JPH0250235A - メモリデータ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＣＰＵとメモリ間のデータ転送方式に関する
ものである。

〔従来の技術〕

第６図はＣＰＵとメモリ間とで行なわれる従来のデータ
転送方式を説明する図であり、図において、（１）はＣ
ＰＵ　、　（２）はメモリ、（３）はメモリ（２）にア
ドレスを送出するアドレスバス、（４）はＣＰＵ　（１
）とメモリ（２）　との間でデータ転送に必要とする制
御信号を送出するコントロールパス、（５）　はｃｐｕ
　（１）　　とメモリ（２）間で転送されるデータを送
出するデータレディである。

次に上記構成にもとづき従来のデータ転送方式を第７図
のタイムチャートに従って説明する。

例えば、メモリ（２）　より複数ビット構成（例えばワ
ード単位）のデータを読み出す場合、ＣＰＵ（１）はア
ドレスバス（３）を介してアドレスをメモリ（２）へ転
送する。次にＣＰｔ１　（１）のコントロールパス（４
）　を介してメモリ（２）へリード信号を送出する。そ
の結果、メモリ（２）からは、アドレスに格納されたデ
ータをデータバス（５）を介して転送するとともに、コ
ントロールパス（４）を介してデータレディをＣＰＵ　
（１）に知らせることにより、ＣＰＵ　（１）はデータ
バス（５）　を通してデータを読み込む。

又、メモリ（２）へのデータ書き込みに関しても同様に
、ＣＰｔ１　（１）はアドレスバス（３）を介してメモ
リ（２）へデータを書き込みアドレスを指定し、次にコ
ントロールバス（４）を介してライト信号を送出する。

その後に、データバス（５）を介し、て上記指定アドレ
スにデータの書き込み動作を開始し、メモリ（２）より
コントロールバス（４）を介してデータレディを受けと
るとデータ転送動作は完了する。

（発明が解決しようとする課Ｎ） 従来のメモリデータ転送方式は以上のように、データを
複数ビット単位、例えば１ワード又は１バイト単位でメ
モリの各アドレスに記憶し複数ビット単位でメモリとＣ
ＰＵ間で転送するため、データを構成する複数ビットの
うち任意のビット位置からデータをＣＰＵとメモリとの
間で転送することができず、データ転送速度、ひいては
データ処理速度に限度があった。

この発明は以上のような問題点を解消するためになされ
たもので、データを構成する複数ビットのうち任意のビ
ット位置からデータを取り出し転送することのできるメ
モリデータ転送方式を得ることを目的とする。

〔課題を解決するための手段〕

この発明によるメモリデータ転送方式は、ＣＰＵより出
力されたアドレスデータをもとにアドレス生成回路で生
成されたアドレス情報をメモリへ入力し、メモリの該当
アドレスから読み出された規定複数ビット構成のデータ
をシフトレジスタへ転送してデータを構成する有意ビッ
ト列を任意ビット数シフトした後、シフトレジスタより
ＣＰＵヘデータを転送するようにしたものである。

〔作用〕

この発明によるシフトレジスタによれば、メモリより複
数ビット単位で転送されてきたデータのうち、ｃｐｕが
先頭読み出しビットとして読み出したいビット位置まで
、データを構成するビット列をシフトして先頭ビットを
変更した後、ＣＰＵヘデータ転送する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は本実施例におけるメモリデータ転送方式を実現する
ためのメモリデータ転送装置の全体構成図である。図に
おいて、（１）　はＣＰｔ１　、　（２）はメモリ、（
３）　はＣＰＵ　（１）よりメモリ（２）ヘアドレスを
送出するアドレスバス、（４）はデータ転送のための制
御信号をＣＰＵ　（１）・とメモリ（２）間で転送する
コントロールバス、（５）はｃｐｕ　（ｉ）とメモリ（
２）間でデータを転送するデータバス、（６）　はＣＰ
ｔ１　（１）より出力されたアドレスに１を加算し、Ｃ
ＰＵ指定によるアドレスと、このアドレスの次のアドレ
スをメモリ（２）へ送出する加算器、（７）はメモリ（
２）より読み出されたデータ、あるいはＣＰＵ　（１）
　より転送されてきたデータを構成するビット列を設定
数シフトするシフトレジスタである。

尚、加算器（６）に入力される＋１加算信号、及びシフ
トカウンタ（７）　に入力されるシフト量は、第５図に
示すようにＣＰＩＩ　（１）のアドレスデータの特定ビ
ット位置に記憶させてもよく、あるいはＣＰＩＩ　（１
）の出力命令で起動するシフトカウント用レジスタを準
備し、データ転送前に加算信号及びシフト量を設定する
ようにしてもよい。

第２図は、本発明に係る上記加算器（６）　とシフトレ
ジスタ（７）の構成を詳細に示す図であり、この図から
明らかなように、ＣＰＵ　（１）からアドレスバス（３
）　を介して送出されたアドレスは加算器（６）　に入
力される。この加算器（６）の他方の入力にはアドレス
を直接入力、又は入力アドレスに１を加算するためシフ
ト信号（６ａ）である「＋０／◆ｌ」信号が入力される
。そしてシフトレジスタ（７）　を構成するバレルシフ
タ（７ａ）には、上記アドレスで指定されたメモリデー
タを保持するレジスタ（７ａ）からのデータと、加算器
（６）により＋１されたメモリアドレスで指定されるデ
ータが入力されている。次にバレルシフタ（７ａ）へ入
力され、シフトカウント信号（７Ｓ）で設定されたシフ
ト量だけビットシフトされたデータはゲート（７Ｃ）を
通してデータバス（５）へ送出されＣＰＩＩ　（１）へ
転送される。ＣＰＵ（１）とメモリ（２）間で直接デー
タを転送する場合は、ゲート（７ｄ）を通してデータを
データバス（５）へ転送する。

第３図はデータ転送時において、メモリ（２）よりシフ
トレジスタ（７）へデータを転送する様子を示した図で
ある。この図に示されているようにシフトレジスタ（７
）は、メモリアドレスａより読み出されたデータを「十
０７＋ＩＪ信号に従って一時記憶するレジスタ（７ａ＋
）　　と、該レジスタ（７ａｋ）より入力されたデータ
とメモリアドレスａ÷１より読み出されたデータを別個
に記憶した後、各データをシフトカウント量だけシフト
して一つのデータとしてデータバス（５）へ転送するバ
レルシフタ部（７ａ２）より構成されている。

次に上記構成に基づき本実施例の動作を第４図のタイム
チャートをも参照して説明する。本動作説明においては
、メモリ（２）のアドレスａとａ＋１に渡って記憶され
たデータを読み出し、データのうちアドレスａとａ◆１
の間にまたがる任意数シフトされたデータをＣｒｔｌ　
（１）へ転送する場合を例にとって説明する。

先ず、ＣＰＵ　（１）よりアドレスバス（３）を介して
アドレスａが加算器（６）へ出力されると、最初の段階
ではアドレスａ中のシフト無効信号である「＋０」が加
算器（６）の他入力端子に加えられ、アドレスａを指定
するアドレス信号がメモリ（２）に人力される。

そして、コントロールバス（４）より出力されたリード
信号により読み出されたアドレスａのデータは、「十０
７÷１」信号が「＋０」から「＋ｌ」へ変化する時レジ
スタ（７ａ＋）に入力されバレルシフタ部（７ａ２）の
Ｒシフタに供給される。又、「＋ｌ」のシフト有効信号
が加算器（６）に入力されると、加算器（６）よりａ＋
１のアドレスがメモリ（２）へ入力され、アドレスａの
次のアドレスａ◆１からデータが、制御信号リードによ
ってバレルシフタ部（７ａ２）のしシフタに入力される
。このように、バレルシフタ部（７ａｚ）の各シフタに
人力された１ワ一ド分のデータはアドレス信号中に記憶
されたシフト量分シフトすることで、２ワ一ド分のデー
タはシフト量分だけビット位置の変った１ワードデータ
としてＣＰＵ　（１）へ転送される。そして、ＣＰＵ　
（１）へデータレディ信号を送出してデータ転送は完了
となる。

〔発明の効果〕

以上のようにこの発明によれば、メモリからのデータを
任意ビット数シフトして取り出すことができる為、任意
ビット位置からのデータ転送が高速に実行することがで
きる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を実行するメモリ制御装置の
全体構成図、第２図、第３図は本実施例におけるメモリ
制御装置の要部の構成を詳細に示した図、第４図は本実
施例の動作を説明するタイムチャート、第５図はＣＰＵ
アドレスのビット配分を示した図、第６図は従来のメモ
リ制御装置の構成図、第７図は従来装置の動作を説明す
るタイムチャートである。 図におイテ、（１）はＣＰｔ１　、　（２）はメモリ、
（６）は加算器、（７）はシフトレジスタ。 なお、各図中、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. ＣＰＵより出力されたアドレスデータをもとにアドレス
   生成回路で生成されたアドレス情報をメモリへ入力し、
   メモリの該当アドレスから読み出された規定複数ビット
   構成のデータをシフトレジスタへ転送してデータを構成
   する有意ビット列を任意ビット数シフトした後、シフト
   レジスタよりＣＰＵへデータを転送することを特徴とす
   るメモリデータ転送方式。