JPH01114952A - 情報処理装置におけるメモリ間転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置におけるメモリ間転送方式に関し
、特に供給側メモリのアクセス単位中の任意のアドレス
からの任意長のデータを、格納側メモリのアクセス単位
中の任意のアドレスからのエリアへ転送するのぐ適した
メモリ間転送方式に関する。

〔従来の技術〕

情報処理装置においては、各所でメモリ間のデータ転送
が行なわれる０例えば第９図の破線で示すように、メモ
リ　（主記憶袋″り　１０１の成るエリアのデータをバ
ス１０３を介して中央処理装置（ＣＰＵ）１００が読取
って再びバス１０３を芥してそのメモリ１０１の別のエ
リアへ書込んだり、例えば第１０図に示すように入出力
コントローラ１０４に接続された入出力装置１０５とメ
モリ１０１間のデータ転送を行なう為に同図の破線■に
示すように、メモリ１０１のデータをバス１０３を介し
て入出力処理装置（ＩＯＰ）１０２が読取って内部のバ
ッファ用のメモリ　（Ｉ　ＯＰ−ＭＥＭ）　１０２０に
一時的に書込んだり、或いはその逆に破線■に示すよう
にメモリ１０２０に書込まれた入出力装置１０５からの
データをメモリ１０１に転送したりすることが行なわれ
る。

第９図の場合は、データの供給側と格納側とが同一のメ
モリとなる例を示し、第１０図の場合は異なるメモリと
なる例を示している。

一般に、高速のメモリ転送を可能とするために、メモリ
１０１．１０２０は複数バイト例えば４バイトや８バイ
トで一つのアクセス単位（ワード等と呼ばれる）が構成
されると共にバス１０３のデータバス幅も１アクセス単
位幅に等しくなっており、中央処理装置１００或いは入
出力処理装置１０２からはアクセス単位でデータのアク
セスが可能である。従って、データの供給側（読出し側
）メモリの一つのアクセス単位の全てのバイトを、デー
タの格納側（書込み側）メモリの一つのアクセス単位に
全て書込む通常の転送では、それぞれのメモリに対する
１回のアクセスによるムーブ命令等を使用した通常の転
送方法で済む。しかし、供給側メモリのアクセス単位の
途中のバイト位置からのデータを格納側メモリのアクセ
ス単位の途中のバイト位置からのエリアへ転送すること
は、通常の方法では実現できない。

第７図（ａｌは、アクセス単位が４バイト境界から始ま
り且つ４バイト単位でアクセス可能なメモリ間で、４バ
イト境界からでなく途中のバイト位置からデータを読出
し、途中のバイト位置へデータを書込む一例を示してい
る。

上述のような転送を実現する方式としては、例えば次の
ような方式が考えられる。

方式（１） 供給側および格納側のメモリのアクセス単位を１バイト
化し、中央処理装置１００或いは入出力処理装置１０２
が、特定バイトのみ有効とする部分書込み機能を使用し
て１バイト単位でデータを読出して書込む方式０例えば
、第７図（ａｌの場合、供給側メモリのアクセス単位Ｗ
Ｓ１の１バイト目のデータｄ１を読出して格納側メモリ
のアクセス単位ＷＤＩの２バイト目に書込み、次に２バ
イト目のデータｄ２を供給側メモリから読出して格納側
メモリのアクセス単位ＷＤＩの３バイト目に書込み、以
下同様の動作を最後のデータｄ９まで繰返すものである
。

方式（２） 中央処理装置１００或いは入出力処理装置１０２が、フ
ァームウェアによるシフト演算、加減算等の演算機能と
部分書込み機能とを使用して複数バイトまとめてデータ
を転送する方式０例えば、第７図（ａｌの場合、供給側
メモリのアクセス単位ＷＳＩの全バイトを読取り、先ず
その内容を右に１バイトだけシフトした内容を２．３バ
イト目を有効として格納側メモリのアクセス単位ＷＤＩ
に部分６込みし、次に上記内容を左に３バイトだけシフ
トした内容をアクセス単位ＷＤ２にＯバイト目だけを有
効として部分書込みし、次にアクセス単位ＷＳ２の全バ
イトを読取り、その内容を右に１バイトだけシフトした
内容を１〜３バイト目を有効としてアクセス単位ＷＤ２
に書込む等の動作を繰返すものである。

〔発明が解決しようとする問題点〕

しかし、上述した方式＋１１は、１バイト転送を行なう
ために、転送速度が非常に遅くなり、また供給側および
格納側メモリに対するアクセスが頻繁に行なわれバス１
０３を専有する期間が長くなるのでバス１０３を共有し
ている他の処理部（第９図の場合は入出力処理装置１０
２等、第１０図の場合は中央処理装置１００等）に性能
上大きな悪影響を与えるという欠点がある。

また、上述した方式（２）は、方式（１）よりはメモリ
に対するアクセス頻度は減少するが、それでも第７図＋
ａ＋で説明した如く格納側メモリの一つのアクセス単位
について２回のアクセスが必要となり、ファームウェア
によりシフト処理を行なっていることも影響して、未だ
転送速度は低く、他の処理部に与える悪影響も少なくな
い。

本発明の目的は、供給側メモリの任意のバイト位置から
の任意長のデータを、格納側メモリの任意のバイト位置
からのエリアへ高速に転送し得るメモリ間転送方式を提
供することにある。

〔問題点を解決するための手段〕

本発明の情報処理装置におけるメモリ間転送方式は、 アクセス単位がＮバイト境界から始まり且つＮバイト単
位でアクセス可能なメモリを含む情報処理装置において
、 供給側メモリの単位アクセス分の読出しデータを格納す
る第１のレジスタと、 該第１のレジスタに読出しデータが格納される毎に直前
に前記第１のレジスタに格納されていた下位（Ｎ−１）
バイトのデータを格納する第２のレジスタと、 前記第１および第２のレジスタに格納されたデータを連
結した（２Ｎ−１）バイトの内から連続するＮバイトを
選択する選択回路とを設け、メモリ間転送に先立って供
給側メモリの転送開始アドレスと格納側メモリの格納開
始アドレスとから選択モードとフラグとを定め、該選択
モードにより転送開始から終了まで前記選択回路の選択
位置を固定化し、供給側メモリから前記第１のレジスタ
に順次データをアクセス単位で読出すと共に前記選択回
路から出力されるデータを格納側メモリにアクセス単位
で順次供給し、且つ、前記フラグによ・って格納側メモ
リへの前記選択回路の出力データの送出を前記第１のレ
ジスタへのデータ読出しの１回目から開始するか、２回
目から開始するかを制？ｎするようにしている。

〔作用〕

第１のレジスタ、第２のレジスタ及び選択回路によるハ
ードウェアの働きにより、供給側メモリの転送開始バイ
ト位置および格納側メモリの格納開始バイト位置がどの
ようなバイト位置であっても、第１のレジスタへのデー
タ読出しの１回目から或いは２回目から、格納側メモリ
の一つのアクセス単位に格納すべきデータが所望のバイ
ト位置に含まれるＮバイトのデータをまとめて選択回路
から取出すことができ、格納側メモリからアクセス単位
のデータを第１のレジスタに読出し、選択回路から出力
されたデータをアクセス単位で供給側メモリに書込むだ
けで、然も途中のアクセス単位については部分書込み処
理を必要とせずに、供給側メモリの任意のバイト位置か
らの任意長のデータを、格納側メモリの任意のバイト位
置からのエリアへ転送することができる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明で使用するデータ転送制御回路の一実施
例のブロック図であり、アクセス単位が４バイトの場合
を示している。このデータ転送制御回路ＩＯは、レジス
タ１．レジスタ２１選択回路３、レジスタ４．フラグ５
１選択モードレジスタ６及び制御回路７で構成され、例
えば第９図の中央処理装置１００における演算ユニッ）
　１０００や、第１０図の入出力処理装置１０２におけ
る制御部１０２１中に組込まれ、第９図の場合は中央処
理装置１００のシーケンサ１００１及び演算ユニット１
０００の他の部分で構成される主制御部、第１０図の場
合は制御部１０２１の他の部分で構成される主制御部か
ら必要な情報が設定され、また起動されることにより動
作を開始する。

データ転送制御回路１０におけるレジスタ１は供給側メ
モリから読出された１アクセス単位のデータを格納・す
る４バイト容量のレジスタであり、レジスタ２はレジス
タ１の下位３バイトを格納するレジスタである。このレ
ジスタ２には、新たにレジスタ１に１アクセス単位の読
出しデータが格納される直前にレジスタ１の下位３バイ
トが移送される。

選択回路３は、レジスタ２に格納された３バイトのデー
タを上位３バイトとし、レジスタｌに格納された４バイ
トのデータを下位４バイトとする７バイトのデータの内
から、選択モードレジスタ６に設定された値に対応する
連続する４バイトを選択する回路である。各選択モード
に対応して選択回路３がどのような４バイトを選択する
かを第２図に示す。

レジスタ４は選択回路３の出力を格納し、格納側メモリ
へ書込むアクセス単位を供給する為のレジスタである。

このレジスタ４は必ずしも必要ではないが、本実施例で
は性能向上のために設けている。即ち、選択回路３の出
力をレジスタ４に格納完了すれば直ちにレジスタ１へ次
のアクセス単位を格納することでき、高速処理が可能と
なる。

フラグ５及び選択モードレジスタ６には、供給側メモリ
の供給開始アドレスおよび格納側メモリの格納開始アド
レスから一義的に定まる情報が保持される。供給側メモ
リの供給開始アドレス、格納側メモリの格納開始アドレ
スに応じてフラグ５及び選択モードレジスタ６にどのよ
うな値が設定されるかを第３図に示す。

制御回路７は、上位制御部から転送すべきデータ長、供
給開始アドレス、格納開始アドレスが設定されて起動さ
れると、本データ転送制御回路１０の制御を開始する回
路であり、その一実施例を第４図に示す。

この実施例の制御回路７は、例えば第５図に示すような
処理を行なうタイミング調整部５０．供給側メモリに対
するデータ読出し制御を行なうデータ読出し制御部５１
．格納側メモリに対するデータ書込み制御を行なうデー
タ書込み制御部５２．格納側アドレスが設定されるレジ
スタ５３．供給側アドレスが設定されるレジスタ５４．
フラグ５及び選択モードレ・ジスタロの値を決定する為
のＲＯＭ２Ｓ。

１回目及び最終書込み時における部分書込み制御情報を
決定する為のＲＯＭ５６．転送バイト数が設定されるレ
ジスタ５７．レジスタ５７に保持されたバイト数がＯ以
下になったか否かを検出する終了判定部５８．１回百書
込み時の部分書込み制御情報を保持するレジスタ５９．
最終回書込み時の部分書込み制御情報を保持するレジス
タ６０．１アクセス単位分のアドレスをレジスタ５３．
５４に加算或いは減算するアドレス加減部６１．６２．
データ読出し制御部５１による１回目のデータ読出し時
にはレジスタ５３の下位２ビツトの値に応じたバイト数
をレジスタ５７から減算し、２回目以降の読出し時は１
アクセス単位のバイト数をレジスタ５７から減算するデ
ータ長減算部６３を含んでいる。

メモリ間転送に先立って上位１Ｎ御部からレジスタ５７
に転送バイト数が、レジスタ５３に供給側メモリの開始
アドレスが、レジスタ５４に格納側メモリの開始アドレ
スが設定され、その後、タイミング調整部５０が起動さ
れる。

ＲＯＭ５５は１６ワードの容量を有し、各ワードに第３
図に示した値の選択モード値とフラグ値とが予め記憶さ
れており、レジスタ５３に設定された格納開始アドレス
の下位２ビツトとレジスタ５４に設定された供給開始ア
ドレスの下位２ビツトがアドレスとして入力され、フラ
グ５へ設定すべき値および選択モードレジスタ６へ設定
すべき値を出力する。

ＲＯＭ５６は６４ワードの容量を有し、各ワードに、格
納メモリに対する１回目の書込み及び最終回の書込み時
に部分書込み制御を必要とするか否か及び必要とすれば
どのバイト位置を有効とすべきかの情報が予め記憶され
ており、レジスタ５３に設定された供給開始アドレスの
下位２ビツト、レジスタ５４に設定された格納開始アド
レスの下位２ビツト及びレジスタ５７に設定された転送
バイト数の下位２ビツトがアドレスとして入力され、１
回目の部分書込み制御情報をレジスタ５９に出力し、最
終回の部分書込み制御情報をレジスタ６０に出力する。

供給開始アドレス、格納開始アドレス及び転送バイト数
の、下位２ビツトの値に対応する部分書込み制御情報を
第６図に示す、なお、ＲＯＭ５５とＲＯＭ５６を同一の
ＲＯＭで実現しても良い。

次に、このように構成された本実施例の動作を簡単な例
をあげて以下説明する。

第７図はフラグ５の値がＯ５即ち格納側メモリへの出力
データの送出をレジスタｌへのデータ読出しの１回目か
ら開始する場合の一例を示し、第８図はフラグ５の値が
１．即ち格納側メモリへの出力データの送出をレジスタ
１へのデータ読出しの２回目から開始する場合の一例を
示している。

何れも転送バイト数は９　（その下位２ビツトは０１）
である、なお、第７図（ａ）、第８図＋８）は供給側メ
モリ及び格納側メモリのアクセス単位を示し、各アクセ
ス単位中に記述されたｄ１〜ｄ９は１バイトのデータ、
００〜１１は供給側アドレス及び格納側アドレスの下位
２ビツトの値である。

〔第７図参照〕 第７図（ａｌは供給側メモリのアクセス単位ＷＳＩの１
バイト目のデータｄ１からアクセス単（立ＷＳ３の１バ
イト目のデータｄ９までの合計９バイトのデータを、格
納側メモリのアクセス単位ＷＤＩの２バイト目からアク
セス単位ＷＤ３の２バイト目までに転送する場合を示し
ている。このとき、上位制御部からレジスタ５３に事前
に設定される供給側開始アドレスＳＳＡの下位２ビツト
は０１゜格納側開始アドレスＳＤＡの下位２ビツトは１
０である。従って、ＲＯＭ５５からはフラグ値−〇。

選択モード値−３が出力される。また、転送バイト数の
下位２ビツトは０１なので、ＲＯＭ５６からは２．３バ
イトを有効とする１回目の部分書込み制御情報が出力さ
れてレジスタ５９に保持され、０〜２バイトを有効とす
る最終回の部分書込み制御情報が出力されてレジスタ６
０に保持される。

上位制御部から制御回路７のタイミング調整部５０が起
動されると、第５図に示す制御が開始される。先ず、タ
イミング調整部５０はセット信号ａ。

ｂを送出することにより、フラグ５にＲＯＭ５５の出力
（ｆ−０）を、選択モードレジスタ６にＲＯＭ５５の出
力（ｇ　＝　３）を設定する（Ｓｌ）、次に、そのフラ
グ５を識別しく３２）、ＯであることからステップＳ３
へ進み、供給側メモリよりの１アクセス単位の読出しを
データ読出し制御部５１へ要求する。

データ読出し制御部５１はこの要求に応じ、レジスタ５
３に設定されたアドレス（今はアクセス単位ＷＳＩに相
当するアドレス）を使用して供給側メモリよりアクセス
単位ＷＳ１の読出し行ない、読出されたアクセス単位Ｗ
ＳＩの内容はレジスタ１に加えられる。また、最初の読
出しが行なわれたことにより、データ長減算部６３によ
ってレジスタ５３の下位２ピントの値に応じた数（今の
場合３バイト）だけレジスタ５７の内容が減算され、６
となる。更に、アドレス加減部６１によってレジスタ５
３のアドレスが１アクセス単位だけ加算され、次のアク
セス単位ＷＳ２を指示する。

タイミング調整部５０はアクセス単位ＷＳ１の内容がレ
ジスタ１に加わるタイミングでセット信号Ｃを送出する
ことによりレジスタ１．２をセットする（Ｓ４）、これ
により、レジスタ１の１〜３バイト目にデータｄ１〜ｄ
３が設定される。なお、このときレジスタ２もセットさ
れるが、レジスタ１の下位３バイトにはその直前にはデ
ータは格納されていなかったので、有為なデータはセン
トされない、このときのレジスタ１．レジスタ２の状態
は第７図（Ｃ１に示される。

次にタイミング調整部５０は、終了判定部５日の出力に
より転送データが尽きたか否かを判定しくＳ５）、今の
場合いまだ尽きていないので、ステップＳ６で格納側メ
モリの動作完了を判定する。この判定は例えばデータ書
込み制御部５２からの通知で行なわれる。今の場合、動
作を完了しているので、タイミング調整部５０はセット
信号ｄを送出することにより、選択回路３の出力をレジ
スタ４にセットする（３７）、この段階でレジスタ４に
は第７図（Ｃ１に示すように、その２，３ビツト目にデ
ータａ１．ａ２が格納される。

タイミング調整部５０は、次に、データ書込み制御部５
２に対し格納側メモリへの１回目の書込みを要求しく３
８）、直ちにステップＳ３に戻って次のアクセ・ス単位
を供給側メモリから読出す処理を開始する。なお、ステ
ップＳ８の下に記述したＴはターミネートの略であり、
何もしないことを意味している。

タイミング調整部５０から１回目の書込み要求が出され
ると、データ書込み制御部５２は、レジスタ５９の内容
を識別し、部分書込み制御の有無を判定する。今の場合
、部分書込み制御が必要なので、レジスタ５４に設定さ
れたアドレス（今は、アクセス単位ＷＤＩに相当するア
ドレス）に対し２．３バイト目を有効とする部分書込み
制御を実施する。

これによって、レジスタ４から出力されたデータｄｉ、
ｄ２がアクセス単位ＷＤＩの開始アドレスから始まる２
バイト目と３バイト目に書込まれる。

また、書込みが行なわれたことにより、アドレス加減部
６２によってレジスタ５４の内容が１アクセス単位分だ
け加算され、次のアクセス単位ＷＤ２を指示する。

タイミング調整部５０がステップＳ３に戻って供給側メ
モリよりの１アクセス単位の読出し要求をデータ読出し
制御部５１に行なうと、データ読出し制御部５１によっ
てアクセス単位ＷＳ２の内容が読出されると共にレジス
タ５３の内容が１アクセス単位分だけ更新され、またデ
ータ長減算部６３によってレジスタ５７の値が１アクセ
ス単位分減算され、「２」となる。そして、上記読出さ
れたアクセス単位ＷＳ２の内容はステップＳ４で出され
るセット信号Ｃによって第７図（ｄ＋に示すようにレジ
スタ１にセントされ、且つレジスタ２にはレジスタ１に
直前に保持されていた下位３バイトがセットされる。こ
の結果、格納側メモリの動作完了時にはステップＳ７で
出されるセット信号ｄによってレジスタ４にデータｄ３
〜ｄ６が第７図＋ｄｌに示すようにセットされ、その内
容がステップＳ８において格納側メモリのアクセス単位
ＷＤ２に書込まれる。このときアドレス加減部６２によ
りレジスタ５４の内容が１アクセス単位分だけ加算され
、次のアクセス１１１位ＷＤ３を指示する。

次に、再びステップ３３．３４が実行され、第７図ｔｅ
ｌに示すようにレジスタ１にアクセス単位ＷＳ３の内・
容がセットされ、レジスタ２に直前にレジスタ１に保持
されていた下位３バイトがセントされ、レジスタ５３．
５７の更新が行なわれた後、ステップＳ５でデータの終
了が判定される。このとき、レジスタ５７は０以下にな
っているので、データ終了と判定され、ステップ３１３
〜３１５が実行される。即ち、格納側メモリのアクセス
単位ＷＤ２への書込み動作の完了時、セント信号ｄによ
りレジスタ４に選択回路３の出力が第７図＋ｅｌに示す
ようにセフ）され、データ書込み制御部５２へ最後の書
込み要求が出される。この最後の書込み要求時、データ
書込み制御部５２は、レジスタ６０に保持された部分書
込み制御情報を参照し、０〜２バイト目を有効として部
分書込みを実行する。これによって、格納側メモリのア
クセス単位ＷＤ３の０〜２バイト目にデータｄ７〜ｄ９
が格納される０以上で、第７図（ａｌに示したメモリ間
転送の動作が終了する。

〔第８図参照〕 第８図（ａｌは供給側メモリのアクセス単位ＷＳＩの２
バイト目のデータｄ１からアクセス単位ＷＳ３の２バイ
ト目のデータｄ９までの合計９バイトのデータを、格納
側メモリのアクセス単位ＷＤＩのＯバイト目からアクセ
ス単位ＷＤ３の０バイト目までに転送する場合を示して
いる。このとき、上位制御部からレジスタ５３．５４に
事前に設定される供給側開始アドレスＳＳＡの下位２ビ
アー）は１０、格納側開始アドレスＳＤＡの下位２ビア
）ば００であるので、ＲＯＭ５５からはフラグ値−１゜
選択モード値＝２が出力される。また、ＲＯＭ５６から
は１回目の書込み時には部分書込み制御が不要の旨がレ
ジスタ５９に出力され、最終回の部分書込み時はＯバイ
ト目を有効とする部分書込み制御を行なう旨の情報がレ
ジスタ６０に保持される。

上位制御部から制御回路７のタイミング調整部５０が起
動さ、れると、第５図に示す制２１８が開始され、第７
図の場合と同様にセット信号ａ、ｂを送出することによ
り、フラグ５にＲＯＭ５５の出力（ｆ＝１）を、選択モ
ードレジスタ６にＲＯＭ５５の出力（ｇ＝２）を設定す
る（Ｓｌ）。次に、そのフラグ５を識・別するが（Ｓ２
）、１であることから、ステップ８９〜Ｓｌｌを経てス
テップＳ３に進む。

即ち、１回余分に読出しを行なう。なお、ステップＳｌ
ｌからレジスタ１．２のセットを行なうステップ３１２
へ進むのは、転送バイト数が４バイト以下のときである
。

データ読出し制御部５１はステップＳ９によるデータ読
出し要求を受けると、レジスタ５３に設定されたアドレ
ス（今はアクセス単位ＷＳＩに相当するアドレス）を使
用して供給側メモリよりアクセス単位ＷＳＩの読出し行
ない、読出されたアクセス単位ＷＳＩの内容はステップ
３１０で出されるセット信号Ｃによってレジスタｌにセ
ットされる。

このときの状態が第８図（Ｃ１に示されている。上記読
出しによってレジスタ５３の値は次のアクセス単位ＷＳ
２を指示し、レジスタ５７の内容は７となる。

続いてステップ３１１を経てステップＳ３に進み、再び
データ読出し制御部５１にデータ読出し要求が加えられ
る。従って、データ読出し制御部５１はレジスタ５３が
指示するアクセス単位ＷＳ２の内容を読出し、この読出
されたアクセス単位ＷＳ２の内容はステップＳ４で出さ
れるセット信号Ｃによってレジスタｌにセットされ、レ
ジスタ１に直前にセットされていた下位３バイトがレジ
スタ２に移送される。このときの状態が第８図（ｄｌに
示される。

そして、上記読出しによってレジスタ５３の値は次のア
クセス単位ＷＳ３を指示し、レジスタ５７の内容は３と
なる。

この後、ステップＳ７で出されるセット信号ｄによって
レジスタ４には第８図（ｄ）に示す内容がセットされ、
次のステップＳ８でレジスタ４の内容が格納側メモリの
アクセス単位ＷＤＩに書込まれる。このときは部分書込
みは不要である。そして、ステップＳ３で出される読出
し要求により次のアクセス単位ＷＳ３の内容がレジスタ
１にセットされ、レジスタ２にはレジスタ１に直前にセ
ットされた下位３ビツトがセットされて第８図（ｅｌに
示す内容となり、ステップＳ７で出されるセット信号ｄ
によりレジスタ４に第８図＋ｅ＋に示す内容がセットさ
れ、これが格納側メモリＷＤ２に書込まれる。

再びステ・ツブＳ３に戻ってデータ読出し制御部５１に
読出し要求が出されるが、このとき読出されるアクセス
単位はアクセス単位ＷＳ３の次のアクセス単位であり、
このサイクルで有用なのはステップＳ４で出されるセッ
ト信号Ｃによってレジスタ１に直前に保持されていたデ
ータｄ８．ｄ９をレジスタ２に移送する処理である。こ
の処理により第８図（ｆｌに示すように選択回路３から
レジスタ４に最終回の書込みで必要なデータｄ９をＯバ
イト目に持つ内容を得ることができ、これが部分書込み
制御により格納側メモリのアクセス単位ＷＤ３に書込ま
れる。

以上本発明の実施例について説明したが、本発明は以上
の実施例にのみ限定されず、その他各種の付加変更が可
能である０例えば、データ転送制御回路１０内に設けた
制御回路７に付加したフラグ５、選択モードレジスタ６
の設定機能、供給アドレス、格納アドレス及び転送バイ
ト数の管理、並びにデータ読出し、書込み機能を上位制
御部側に持たせる構成にすることもできる。

〔発明の効果〕 以上説明したように、本発明によれば、簡単な制御で且
つ少ないハードウェア量でもって、供給側メモリの任意
のバイト位置からの任意長のデータを格納側メモリの任
意のバイト位置からのエリアへ高速に転送することがで
き、然もメモリを共有する他の処理部への悪影響を最小
限に抑えることができる効果がある。

【図面の簡単な説明】

第１図は本発明で使用するデータ転送制御ｎ回路の一実
施例のブロック図、 第２図は選択回路３の動作説明図、 第３図は供給開始アドレス、格納開始アドレスと選択モ
ード、フラグの設定値との関係を示す図、第４図は制御
回路７の実施例の機能ブロック図、第５図はタイミング
調整部５０の処理例を示す流れ図、 第６図は供給開始アドレス、格納開始アドレス及び転送
バイト数と部分書込み制御情報の設定値との関係を示す
図、 第７図・はフラグ５が０となるメモリ間転送の動作説明
図、 第８図はフラグ５が１となるメモリ間転送の動作説明図
、 第９図及び第１０図はメモリ間転送の形態例を示す図で
ある。 図において、 １．２．４・・・レジスタ ３・・・選択回路 ５・・・フラグ ６・・・選択モードレジスタ ７・・・制御回路 ｌＯ・・・データ転送制御回路

Claims (1)

1. 【特許請求の範囲】 アクセス単位がＮバイト境界から始まり且つＮバイト単
   位でアクセス可能なメモリを含む情報処理装置において
   、 供給側メモリの単位アクセス分の読出しデータを格納す
   る第１のレジスタと、 該第１のレジスタに読出しデータが格納される毎に直前
   に前記第１のレジスタに格納されていた下位（Ｎ−１）
   バイトのデータを格納する第２のレジスタと、 前記第１および第２のレジスタに格納されたデータを連
   結した（２Ｎ−１）バイトの内から連続するＮバイトを
   選択する選択回路とを設け、メモリ間転送に先立って供
   給側メモリの転送開始アドレスと格納側メモリの格納開
   始アドレスとから選択モードとフラグとを定め、該選択
   モードにより転送開始から終了まで前記選択回路の選択
   位置を固定化し、供給側メモリから前記第１のレジスタ
   に順次データをアクセス単位で読出すと共に前記選択回
   路から出力されるデータを格納側メモリにアクセス単位
   で順次供給し、且つ、前記フラグによって格納側メモリ
   への前記選択回路の出力データの送出を前記第１のレジ
   スタへのデータ読出しの１回目から開始するか、２回目
   から開始するかを制御するようにしたことを特徴とする
   情報処理装置におけるメモリ間転送方式。