JPS6237429B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は固定長のビツトから成るワードをアク
セス単位とするメモリ装置を用いたデータ処理シ
ステムにおけるダイレクト・メモリ・アクセス制
御装置に関するものである。

従来の一般的なダイレクト・メモリ・アクセス
装置を採用したデータ処理システムの構成を第１
図に示す。ここではプロセツサ１とダイレクト・
メモリ・アクセス制御装置２がメモリ装置３を共
有し、周辺装置４からのデータ転送要求信号
DREQに従つてプロセツサ１のプログラム転送に
依ることなしに、ダイレクト・メモリ・アクセス
制御装置２がメモリ装置３と周辺装置４との間の
データ転送をプロセツサ１のプログラム転送の合
間あるいは強制的にプログラム転送を禁止した上
で行なうことにより、データ転送要求に対して直
ちにデータ転送を応答させることができるため、
大きなデータ転送レートを得ることができる。

またダイレクト・メモリ・アクセス制御装置を
用いたデータ転送方式は前述のように周辺装置と
メモリ装置間のデータ転送に利用できる他に、大
きなデータ転送レートを有するという特長を生か
し、メモリ装置間におけるデータ転送に応用する
ことができる。第２図にメモリ装置間のデータ転
送にダイレクト・メモリ・アクセス制御装置を採
用したデータ処理システムの一般的な構成を示
す。かかる構成においてはメモリ装置１１に配置
されたメモリ空間に対して所定の比率で連続した
データ構造（以下このデータ構造をブロツクと称
する）を、異なつたメモリ装置１２に転送するた
め、プロセツサ１３はダイレクト・メモリ・アク
セス制御装置１４に対してデータ転送要求信号
DREQを発生することにより、ダイレクト・メモ
リ・アクセス制御装置１４はメモリ装置１１に配
置されたブロツク・データをメモリ装置１２に順
次転送することで極めて高速なブロツク・データ
の転送を実現できる。

ところでプロセツサのアクセスし得るメモリ空
間をメモリ装置のアクセス単位であるワード・ア
ドレスからワード・データを構成する各ビツトに
対してアドレスを割り振つたいわゆるビツト・ア
ドレスに展開し、これを第３図に示すように直線
Ｌで表現すると、前述のブロツク・データの転送
はある長さを有した線分ｌが直線Ｌ上を距離ｄだ
け離れた位置に線分l′として複写されることに他
ならない。線分ｌの線分l′への移動距離ｄはブロ
ツク・データ転送におけるブロツク間のビツト・
アドレスの差と対応させることができるが、従来
のダイレクト・メモリ・アクセス制御装置を用い
たデータ転送では１回のデータ転送単位がメモリ
装置のアクセス単位であるワード・アドレスで指
定されるワード・データで行なわれるため、ブロ
ツク・データの大きさｌおよびブロツク間の距離
ｄはワード・データを構成するビツト数ｂの整数
倍に限定されるという欠点を有していた。

さらにグラフイツクスにおける応用に例を見る
ように、メモリ空間をワード・データの集合とし
て取り扱うのではなくビツト・データの集合とし
て取り扱うことを主眼とする応用においては、第
４ａ図に示すようにワード・データ幅ｂと等しい
にもかかわらず２つのワードにまたがつたデータ
構造、あるいは第４ｂ図に示すように１ワード中
に複数のデータまたはデータの一部を含むような
いわゆるビツト可変長のデータ構造をブロツクと
する場合、従来のダイレクト・メモリ・アクセス
制御装置でブロツク・データ転送を試みると転送
先のビツト・アドレスを含むワード・アドレスに
対応するワード・データには本来転送の対象とな
らないビツト・データも同時に転送されることに
なり、本来このワードに含まれていたビツト・デ
ータを失うことになる。したがつてビツト可変長
データのブロツク転送に従来のダイレクト・メモ
リ・アクセス制御装置を採用することは不可能で
ありもつぱら低速なプログラム転送により実現せ
ざるを得なかつた。

本発明は可変長ビツトの転送を可能にしたデー
タ転送制御装置を提供することを目的とし、メモ
リ装置の単位転送となるワード・データ転送時に
ワード・データ幅以下の任意のビツト数分前記ワ
ード・データをシフトし、次に転送すべきワー
ド・データの１部および転送先のワード・データ
と結合して新たなワード・データとして再構成し
た後にワード・データとして転送するようにした
ことを特徴とし、固定長ビツトから成るワード・
データの集合で構成されるメモリ装置を用いたデ
ータ処理システムにおいて、任意のビツト可変長
データをメモリ空間内の任意のビツト・アドレス
にブロツク転送することができ、高速なブロツ
ク・データ転送を可能としたものである。

本発明は被転送ビツト・データ・ブロツクのメ
モリ空間におけるソース・ビツト・アドレスを示
すソース・ビツト・アドレス・レジスタ、前記ソ
ース・ビツト・アドレス・レジスタで示されるビ
ツトを含むワード・データを格納する入力バツフ
ア、前記入力バツフアのワード・データを任意ビ
ツト数シフトするシフタ、転送先ビツト・デー
タ・ブロツクのメモリ空間におけるビツト・アド
レスを示すデイストネーシヨン・ビツト・アドレ
ス・レジスタ、前記デイストネーシヨン・ビツ
ト・アドレス・レジスタで示されるビツトを含む
ワード・データを格納する出力バツフア、前記シ
フタの出力と前記出力バツフアの入力を選択出力
する合成器、転送ビツト数を計数するカウンタ、
前記ソース・ビツト・アドレス・レジスタと前記
デイストネーシヨン・ビツト・アドレス・レジス
タの内容の差を検出する減算器、および前記構成
要素のタイミング制御を行なう制御回路を有する
ことを特徴とする。

以下図面を参照して本発明の一実施例の構成お
よび動作について詳細に説明する。第５図はワー
ド幅として８ビツトを有するいわゆるバイト・デ
ータを取り扱う本発明の一実施例である。被転送
ビツト・データ・ブロツクのビツト・アドレスを
指定するためのソース・ビツト・アドレス・レジ
スタ２１、転送先ビツト・データ・ブロツクのビ
ツト・アドレスを指定するためのデイストネーシ
ヨン・ビツト・アドレス・レジスタ２２、ソー
ス・ビツト・アドレス・レジスタ２１で指定され
たビツトを含んでいるバイト・データを格納する
ための入力バツフア２３、入力バツフア２３に格
納された直前のバイト・データを格納する拡張用
入力バツフア２４、入力バツフア２３および拡張
用入力バツフア２４に格納された一連の16ビツ
ト・データの中から任意の連続した８ビツトを選
択するシフタ２５、シフタ２５の出力とデイスト
ネーシヨン・ビツト・アドレス・レジスタ２２で
指定されたビツトを含んでいるバイト・データを
選択するマルチプレクサ２６、マルチプレクサ２
６の出力を格納する出力バツフア２７、転送ビツ
ト数を計数するためのビツト・カウンタ２８、ビ
ツト・カウンタ２８の内容を更新するためのデク
リメンタ２９、ソース・ビツト・アドレス・レジ
スタ２１とデイストネーシヨン・ビツト・アドレ
ス・レジスタ２２の内容の差を検出する減算器３
０、および前述のすべての構成要素の動作および
タイミングを制御するための制御回路３１を含
む。

つぎにその動作について動作の流れを示した第
６図を用いて説明する。

ソース・ビツト・アドレス・レジスタ２１およ
びデイストネーシヨン・ビツト・アドレス・レジ
スタ２２はそれぞれ現算転送の対象としているビ
ツト・ブロツク・データのビツト・アドレスを保
持しているが、指定されたビツト・データを格納
しているあるいは格納すべきバイト・データを指
定するバイト指定部と、指定されたバイト・デー
タにおけるビツト・データの相対位置を指定する
ビツト指定数を有する。したがつてビツト・アド
レスAbはバイト指定部の内容をＢ、ビツト指定
部の内容をｂ（０〜７）とするとAb＝Ｂ×８＋
ｂで表わされる。

ソース・ビツト・アドレス・レジスタ２１のバ
イト指定部指定されたSB番地のバイト・データ
はストローブ信号IBFSにより入力バツフア２３
に格納される。また入力バツフア２３に格納され
ていた直前のバイト・データは、ストローブ信号
EIBFにより拡張用入力バツフア２４に格納され
る。この時入力バツフア２３に格納されたバイ
ト・データの中にデイストネーシヨン・ビツト・
アドレス・レジスタ２２のバイト指定部で指定さ
れたDB番地にバイト転送する際に過不足のない
ビツト・データを含んでいるかをソース・ビツ
ト・アドレス・レジスタ２１のビツト指定部の内
容Sbとデイストネーシヨン・ビツト・アドレ
ス・レジスタ２２のビツト指定部の内容Dbと減
算器３０で比較することで検査する。減算器３０
はDb−Sbの結果が負ならば入力バツフア２３に
格納されたバイト・データだけではビツト・デー
タが不足することをデータ要求信号MOREで示
し、現在の入力バツフア２３のバイト・データを
ストローブ信号IFBSで拡張用入力バツフア２４
へ転送するとともにSB＋１番地のバイト・デー
タをストローブ信号IBFSにより入力バツフア２
３へ格納する。こうして入力バツフア２３および
拡張用入力バツフア２４は連続した16ビツト・デ
ータを得ることになるが、これはSB番地のバイ
ト・データを第０ビツトを起点として０〜７ビツ
ト右（ビツト・アドレスの減小方向）へシフトし
たバイト・データを得るためには２バイトのデー
タを必要とすることから生ずる。

シフタ２５はソース・ビツト・アドレス・レジ
スタ２１のバイス指定部で示された被転送バイ
ト・データとデイストネーシヨン・ビツト・アド
レス・レジスタ２２のバイト指定部で示された転
送先バイト・データのビツトのずれを補正するた
めに、このずれを示している減算器３０の出力す
なわちソース・ビツト・アドレス・レジスタ２１
のビツト指定部の内容Sbとデイストネーシヨ
ン・ビツト・アドレス・レジスタ２２のビツト指
定部の内容Dbとの差（Sb−Db）をシフト選択信
号SHTnとして、入力バツフア２３および拡張入
力バツフア２４の16ビツト・データをSb−Dbビ
ツト右へ（ビツト・アドレス減小方向へ）シフト
し、下位８ビツトを得る。この時Sb−Sd＜０な
らば左シフト（ビツト・アドレスの増加方向）を
必要とする。

シフタ２５で得られたバイト・データは以下に
述べる２通りの場合を除いて、マルチプレクサ２
７において何の修飾も受けずにストローブ信号
OBFSにより出力バツフアOBFに格納される。

第１にデイストネーシヨン・ビツト・アドレ
ス・レジスタ２２のビツト指定部の内容Dbが０
でない時（１〜７）を考える。前述のとうりデイ
ストネーシヨン・ビツト・アドレス・レジスタ２
２のビツト指定部は転送先バイト・データにおけ
る転送ビツトのビツト位置を示すが、ビツト・デ
ータはバイト・データとして転送されるためビツ
ト・データ・ブロツクの最初のバイト転送時以外
は０にリセツトされている。すなわちDb≠０は
この転送がビツト・データ・ブロツク転送の最初
のバイト転送時でしかもDb以下のビツト・デー
タ（０〜Db−１）はバイト・データ転送により
破壊してはならないことを示している。この時シ
フタ２５の出力は上位Db〜７までのビツトが選
択され、下位０〜Db−１までのビツトはマルチ
プレクサ２６の下位マルチプレクス選択信号
MPXLにより、デイストネーシヨン・ビツト・ア
ドレス・レジスタ２２のバイト指定部で指定され
たDB番地のバイト・データの下位０〜Db−１ま
でのビツト・データが選択され、選択されたバイ
ト・データはストローブ信号OBFSにより出力バ
ツフア２７に格納される。

第２にビツト・カウンタの内容すなわち残り転
送ビツト数BCがバイト・データ構成ビツト数８
未満（BC＜８）になつた時を考える。この状態
は次の転送がビツト・データ・ブロツクの最後の
バイト転送時でしかもBCビツト以上のビツト・
データ（BC〜７）はバイト・データ転送により
破壊してはならないことを示している。この時シ
フタ２５の出力は下位０〜BC−１が選択され、
上位BC〜７までのビツトはマルチプレクサ２６
の上位マルチプレクス選択信号MPXHにより、デ
イストネーシヨン・ビツト・アドレス・レジスタ
２２のバイト指定部で指定されたDB番地のバイ
ト・データの上位BC〜７までのビツト・データ
が選択され、選択されたバイト・データはストロ
ーブ信号OBFSにより出力バツフア２７に格納さ
れる。

上記の２つの条件は８ビツト未満のビツト・デ
ータを転送先バイト・データの第０ビツト以外か
ら転送する時には同時に発生するが、上記の動作
によつて転送先バイト・データのビツト・ブロツ
ク・データ以外のビツト・データは補償される。

出力バツフア２７に格納されたバイト・データ
はデイストネーシヨン・ビツト・アドレス・レジ
スタ２２のバイト指定部で指定されたDB番地へ
転送され、１回のビツト・ブロツク・データの転
送が終了する。

ソース・ビツト・アドレス・レジスタ２１はバ
イト・データを入力バツフア２３に転送する毎に
バイト指定部の内容を増加信号INCSにより１増
し、ビツト指定部は寸前の内容Sbとデイストネ
ーシヨン・ビツト・アドレス・レジスタ２２のビ
ツト指定部の内容Dbとの差Sb−Dbを減算器３０
によつて得たものを設定信号SETSによつて設定
する。この動作によつてソース・ビツト・アドレ
ス・レジスタ２１の内容は常に次に転送すべきビ
ツト・データ・ブロツクの先頭を示すことにな
る。

一方デイストネーシヨン・ビツト・アドレス・
レジスタ２２は出力バツフア２７に格納されたバ
イト・データを外部へ転送する毎にバイト指定部
の内容を増幅信号INCDにより１増し、ビツト指
定部をリセツト信号SETDにより０に設定する。
この動作は最初のバイト転送を除いて、必らずバ
イト・データの第０ビツトからビツト・データを
転送可能であることを示している。

またビツト・カウンタ２８は出力バツフア２７
からバイト・データを転送する毎にデクリメンタ
２９によつて８−Dbを減ずる。この動作は最初
のバイト転送を除いてバイト転送により８ビツト
のビツト・ブロツク・データを転送することを示
している（Dbは前述のとうり２回目以降のバイ
ト転送時は０に設定されている）。またビツト・
カウンタ２８は転送残りビツト数を示すことにな
るため下位３ビツトを超える内容は転送残りバイ
ト数を示しており、下位３ビツト以上の内容が０
であることをBCOで示し、最後の転送であるこ
とを示す。

以上の動作をビツト・カウンタ２７の内容BC
が８以下になることをBCO信号で検出するまで
繰り返すことによつて前記の目的を達することが
できることは明白である。

つぎに本実施例を用いた場合のビツト・ブロツ
ク・データ転送の１列について第７図を用いて説
明する。本例では第７図ａに示すビツト・アドレ
ス10番地から初まり24ビツト長を有するソース・
ビツト・データ・ブロツクを、第７図ｂに示すビ
ツト・アドレス110番地から初まるデイストネー
シヨン・ビツト・データ・ブロツクへ転送するこ
とを目的とする。従つてソース・ビツト・アドレ
ス・レジスタ２１におけるバイト指定部の内容
SB、ビツト指定部の内容Sbおよびデイストネー
シヨン・ビツト・アドレス・レジスタ２２におけ
るバイト指定部の内容Db、ビツト指定部の内容
Dbは次のとうりの値を有する。

SB＝１、Sb＝２、DB＝13、Db＝６ 第７図ｃは第７図ａに示したソース・ビツト・
データ・ブロツクを左へ４ビツト・シフトした状
態を示す。第７図ｄはデイストネーシヨン・ビツ
ト・データ・ブロツクへの最初の転送バイト・デ
ータを示す（13番地）。この時Db−Sb＝６−２＝
420であり入力バツフア２３に格納されたバイ
ト・データは、デイストネーシヨン・ビツト・デ
ータ・ブロツクへのバイト転送に対して十分なビ
ツト・データを含んでいることが判る。ただし
Db＝６≠０であり、13番地のバイト・データの
ビツト０〜Db−１（０〜５）は変更してはなら
ないため、13番地のバイト・データの下位６ビツ
トは保存しなければならない。13番地へのバイ
ト・データ転送後SB、Sb、DBおよびDbは次の
とうりの値を有する。

SB＝２、Sb＝４、DB＝14、Db＝０ 第７図ｅはデイストネーシヨン・ビツト・デー
タ・ブロツクへの２番目の転送バイト・データを
示す（14番地）。この時入力バツフア２３には２
番地のバイト・データ、拡張用入力バツフア２４
には１番地のバイト・データが格納されており、
出力バツフア２７には１番地に格納されていた２
バイト（16ビツト）・データが右（ビツト・アド
レスの減小方向）へSb＝Db＝４−０＝４ビツ
ト・シフトされた下位８ビツトのバイト・データ
が格納され、14番地へ転送される。14番地へのバ
イト・データ転送後SB、Sb、DBおよびDbは次
のとうりの値を有する。

SB＝３、Sb＝４、DB＝15、Db＝０ 第７図ｆはデイストネーシヨン・ビツト・デー
タ・ブロツクへの３番目の転送バイト・データを
示す（15番地）。15番地へのバイト・データ転送
後SB、Sb、DBおよびDbは次のとうりの値を有
する。

SB＝４、Sb＝４、DB＝16、Db＝０ 第７図ｇはデイストネーシヨン・ビツト・デー
タ・ブロツクへの４番目（最後の）転送バイト・
データを示す（16番地）。この時入力バツフア２
３には４番地のバイト・データ、拡張用入力バツ
フア２４には３番地のバイト・データが格納され
ており、デイストネーシヨン・ビツト・データ・
ブロツクへのバイト転送に対して十分なビツト・
データを含んでいるものの、ソース・ビツト・デ
ータ・ブロツクは残り５ビツトを残している
（BC＝６）だけであり、16番地のバイト・データ
のビツトBC〜７（６〜７）は変更してはならな
いため16番地の上位２ビツトは保存される。

この結果前記目的を確実に達成できる。また本
実施例においてソース・ビツト・アドレス・レジ
スタ２１およびデイストネーシヨン・ビツト・ア
ドレス・レジスタ２２のビツト指定部を共に０に
初期設定することで、従来のダイレクト・メモ
リ・アクセス制御装置の機能すなわちバイト・ブ
ロツク・データ転送の機能を果たすことは明白で
ある。

さらに本実施例では転送方向をアドレスの増加
方向に順次転送することに限定したが、ビツト・
アドレス・レジスタの更新することでロケーシヨ
ンの減小方向に転送することができるため、重復
したアドレスを有するデータ・ブロツク間の転送
も支障なく実現できることは明白である。

本発明は以上説明したようにワード・データ転
送時にビツト・データの再構成を行なうことによ
つて、可変長ビツト・データのブロツク転送を高
速で処理することが実現でき、汎用性を有するダ
イレクト・メモリ・アクセス制御装置を得ること
ができる。

【図面の簡単な説明】

第１図はダイレクト・メモリ・アクセス制御装
置を周辺装置とメモリ装置間のデータ転送に応用
した場合の一般的なブロツク図、第２図はダイレ
クト・メモリ・アクセス制御装置をメモリ装置間
のデータ転送に応用した場合の一般的なブロツク
図、第３図は従来のダイレクト・メモリ・アクセ
ス制御装置を用いたデータ転送におけるデータの
移動を示す図、第４ａ図および第４ｂ図はビツト
可変長データの１例を示す図、第５図は本発明の
一実施例を示すブロツク図、第６図は前記実施例
の動作を示す流れ図、第７図は前記実施例におけ
る動作の一例を示す図である。 １……プロセツサ、２……ダイレクト・メモ
リ・アクセス制御装置、３……メモリ装置、４…
…周辺装置、５……システム・バス、１１，１２
……メモリ装置、１３……プロセツサ、１４……
ダイレクト・メモリ・アクセス制御装置、１５…
…システム・バス、２１……ソース・ビツト・ア
ドレス・レジスタ、２２……デイストネーシヨ
ン・ビツト・アドレス・レジスタ、２３……入力
バツフア、２４……拡張用入力バツフア、２５…
…シフタ、２６……マルチプレクサ、２７……出
力バツフア、２８……ビツト・カウンタ、２９…
…デクリメンタ、３０……減算器、３１……制御
回路。

Claims (1)

【特許請求の範囲】
1. １ 被転送ブロツクのビツト・アドレスを示すソ
   ース・ビツト・アドレス・レジスタと、転送先ブ
   ロツクのビツト・アドレスを示すデイストネーシ
   ヨン・ビツト・アドレス・レジスタと、前記ソー
   ス・ビツト・アドレス・レジスタの内容と前記デ
   イストネーシヨン・ビツト・アドレス・レジスタ
   の内容の差を検出する検出回路と、該検出回路の
   出力に応じて前記被転送ブロツクのワード・デー
   タを桁移動するシフト回路とを含み、このシフト
   回路によつて桁補正されたデータと前記転送先ブ
   ロツクのワード・データとを合成して転送するよ
   うにしたことを特徴とするダイレクト・メモリ・
   アクセス制御装置。