JPS61198351A - ダイレクト・メモリ・アクセス制御回路 - Google Patents
ダイレクト・メモリ・アクセス制御回路Info
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- JPS61198351A JPS61198351A JP3927685A JP3927685A JPS61198351A JP S61198351 A JPS61198351 A JP S61198351A JP 3927685 A JP3927685 A JP 3927685A JP 3927685 A JP3927685 A JP 3927685A JP S61198351 A JPS61198351 A JP S61198351A
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- Japan
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- transfer
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、メモリ装置と外部との間で、演算処理装置
を介在せず直接にデータの転送制御を行なうダイレクト
・メモリ・アクセス！１＋１１６１１回路に関する。
を介在せず直接にデータの転送制御を行なうダイレクト
・メモリ・アクセス！１＋１１６１１回路に関する。
［発明の技術向背１］
一般に、マイクロコンピュータ・システムなどの演算処
理装置において大量のデータ転送を行なう場合、マイク
ロプロセッサに代わりダイレクト・メモリ・アクセス制
御回路（以下、Ｄ Ｍ Ａ ＩＩＩ御回路と称する〕を
用いてデータ転送ＩＩＪｔ［Ｉを行なっている。このＤ
Ｍ Ａ ｉｌＪ ６１１回路には二つの方式のものが
あり、一方は内部レジスタに転送制御情報を格納し、単
一のデータ・ブロックのみを転送料（財）する方式であ
り、他方はメモリ上に転送制御情報を配置しておき、複
数のデータ・ブロックを連続して転送する方式である。
理装置において大量のデータ転送を行なう場合、マイク
ロプロセッサに代わりダイレクト・メモリ・アクセス制
御回路（以下、Ｄ Ｍ Ａ ＩＩＩ御回路と称する〕を
用いてデータ転送ＩＩＪｔ［Ｉを行なっている。このＤ
Ｍ Ａ ｉｌＪ ６１１回路には二つの方式のものが
あり、一方は内部レジスタに転送制御情報を格納し、単
一のデータ・ブロックのみを転送料（財）する方式であ
り、他方はメモリ上に転送制御情報を配置しておき、複
数のデータ・ブロックを連続して転送する方式である。
前者の方式のものは転送すべきデータの先頭アドレスで
あるメモリ・アドレス、転送されるデータ・ブロックの
大きさを表わす情報である転送語数、データ転送先のデ
バイス・アドレス等の転送制御情報を内部レジスタに格
納し、これに基づいて指定されたデータ・ブロックの転
送を行なう。後者の方式のものは前者の動作を基本にし
ており、その従来回路の構成を第３図に示す。
あるメモリ・アドレス、転送されるデータ・ブロックの
大きさを表わす情報である転送語数、データ転送先のデ
バイス・アドレス等の転送制御情報を内部レジスタに格
納し、これに基づいて指定されたデータ・ブロックの転
送を行なう。後者の方式のものは前者の動作を基本にし
ており、その従来回路の構成を第３図に示す。
第３図において、１０はｃｐｕ ＜中央演算処理ユニッ
ト〉、２０はＤＭＡ制御回路、３０は上記ｃｐｕ１０の
制御の下にアドレス指定されるメモリ装置でありざらに
４０は上記メモリ装置３０との間でデータ転送を行なう
外部装置もしくは上記メモリ装置３０の一部である被デ
ータ転送装置である。
ト〉、２０はＤＭＡ制御回路、３０は上記ｃｐｕ１０の
制御の下にアドレス指定されるメモリ装置でありざらに
４０は上記メモリ装置３０との間でデータ転送を行なう
外部装置もしくは上記メモリ装置３０の一部である被デ
ータ転送装置である。
上記ＤＭＡ制御回路２０の内部には５個のレジスタ２１
ないし２５が設けられており、レジスタ２１にはメモリ
・アドレスが、レジスタ２２には転送語数が、レジスタ
２３にはＤＭＡ転送する場合に使用される情報を配置し
たテーブルをアドレス指定するための転送制御情報テー
ブル・アドレスが、レジスタ２４にはデータの転送先も
しくは転送元のデバイスのアドレスであるデバイス・ア
ドレスが、レジスタ２５には複数のデータ・ブロック転
送で転送されるデータのブロックの数である転送ブロッ
ク数が各々一つずつ格納されるようになっている。
ないし２５が設けられており、レジスタ２１にはメモリ
・アドレスが、レジスタ２２には転送語数が、レジスタ
２３にはＤＭＡ転送する場合に使用される情報を配置し
たテーブルをアドレス指定するための転送制御情報テー
ブル・アドレスが、レジスタ２４にはデータの転送先も
しくは転送元のデバイスのアドレスであるデバイス・ア
ドレスが、レジスタ２５には複数のデータ・ブロック転
送で転送されるデータのブロックの数である転送ブロッ
ク数が各々一つずつ格納されるようになっている。
このような構成において、ＤＭＡ転送が行われる前に、
まずｃ ｐ ｕ ｉｏがメモリ装置３０上にメモリ・ア
ドレスＡ、Ｂ、・・・それぞれおよび転送語数Ａ。
まずｃ ｐ ｕ ｉｏがメモリ装置３０上にメモリ・ア
ドレスＡ、Ｂ、・・・それぞれおよび転送語数Ａ。
Ｂ、・・・それぞれからなる転送制御情報を配置し、か
つＣＰ ｔＪ １０がＤ Ｍ Ａ Ｉｌｌ ｍ回路２０
内のレジスタ２３に転送制御情報テーブル・アドレスを
、レジスタ２４にデバイス・アドレスを、レジスタ２５
に転送ブロック数をそれぞれ格納した上でＤＭＡｌｌｌ
ｌＩｌｌｌ回路２０を起動する。ＤＭＡ制御回路２０は
データ転送動作に入る前に、先ずレジスタ２３内の転送
制御情報テーブル・アドレスが示すメモリ装置３０の領
域からメモリ・アドレスＡと転送語数Ａとを内部レジス
タ２１．２２にそれぞれ読み込む。次にメモリ・アドレ
スＡの示すメモリ装置３０のデータ・ブロックＡを転送
語数Ａだけデバイス・アドレスの示す被データ転送装置
４０に転送する。また。この逆方向のデータ転送も可能
である。１ブロツクのデータ転送が終了すると、ＤＭＡ
制御回路２０はレジスタ２５内の転送ブロック数を一つ
だけ減らす。そしてＤＭＡ制御回路２０は次の転送制御
情報テーブル・アドレスに基づき、メモリ装置３０の領
域からメモリ・アドレスＢと転送語数Ｂとを内部レジス
タ２１．２２に読み込み、このメモリ・アドレスＢの示
すメモリ装置３０のデータ・ブロックＢをその転送語数
Ｂだけデバイス・アドレスの示す被データ転送装置４０
に転送する。この１ブロツクのデータ転送が終了すると
、再びＤ Ｍ Ａ Ｉ！Ｊ ｍ回路２０はレジスタ２５
内の転送ブロック数を一つだけ減らす。ＤＭＡ制−回路
２０はこのような操作を転送ブロック数が０になるまで
繰返す。
つＣＰ ｔＪ １０がＤ Ｍ Ａ Ｉｌｌ ｍ回路２０
内のレジスタ２３に転送制御情報テーブル・アドレスを
、レジスタ２４にデバイス・アドレスを、レジスタ２５
に転送ブロック数をそれぞれ格納した上でＤＭＡｌｌｌ
ｌＩｌｌｌ回路２０を起動する。ＤＭＡ制御回路２０は
データ転送動作に入る前に、先ずレジスタ２３内の転送
制御情報テーブル・アドレスが示すメモリ装置３０の領
域からメモリ・アドレスＡと転送語数Ａとを内部レジス
タ２１．２２にそれぞれ読み込む。次にメモリ・アドレ
スＡの示すメモリ装置３０のデータ・ブロックＡを転送
語数Ａだけデバイス・アドレスの示す被データ転送装置
４０に転送する。また。この逆方向のデータ転送も可能
である。１ブロツクのデータ転送が終了すると、ＤＭＡ
制御回路２０はレジスタ２５内の転送ブロック数を一つ
だけ減らす。そしてＤＭＡ制御回路２０は次の転送制御
情報テーブル・アドレスに基づき、メモリ装置３０の領
域からメモリ・アドレスＢと転送語数Ｂとを内部レジス
タ２１．２２に読み込み、このメモリ・アドレスＢの示
すメモリ装置３０のデータ・ブロックＢをその転送語数
Ｂだけデバイス・アドレスの示す被データ転送装置４０
に転送する。この１ブロツクのデータ転送が終了すると
、再びＤ Ｍ Ａ Ｉ！Ｊ ｍ回路２０はレジスタ２５
内の転送ブロック数を一つだけ減らす。ＤＭＡ制−回路
２０はこのような操作を転送ブロック数が０になるまで
繰返す。
［背景技術の問題点］
このように、第３図に示すような従来のＤＭＡ制御回路
２０を用いて複数のデータ・ブロックを連続して転送す
る場合、メモリ装置３０上に転送制御情報を配置させて
おくので、データを１ブロツク転送する前に必ずその情
報をＤ Ｍ Ａ ＩＩＩ ｍ１回路２０はメモリ装置３
０から読み込まなければならない。そのため、データ転
送動作に入るのに時間がかかるという欠点がある。また
、転送制御情報がメモリ装置３０上にあることから、デ
ータ転送によりそのａ域が破壊される危険性がある。さ
らにデータ転送の前にｃ ｐ ｕ ｉｏは必ず転送制御
情報をメモリ装＠３０上に配置し、かつＤ Ｍ Ａ制御
回路２０に対してデバイス・アドレス、転送ブロック数
、転送制御情報テーブル・アドレス等を指定しなければ
ならないので、ＣＰ Ｕ １０の制御動作が複雑になる
という欠点もある。
２０を用いて複数のデータ・ブロックを連続して転送す
る場合、メモリ装置３０上に転送制御情報を配置させて
おくので、データを１ブロツク転送する前に必ずその情
報をＤ Ｍ Ａ ＩＩＩ ｍ１回路２０はメモリ装置３
０から読み込まなければならない。そのため、データ転
送動作に入るのに時間がかかるという欠点がある。また
、転送制御情報がメモリ装置３０上にあることから、デ
ータ転送によりそのａ域が破壊される危険性がある。さ
らにデータ転送の前にｃ ｐ ｕ ｉｏは必ず転送制御
情報をメモリ装＠３０上に配置し、かつＤ Ｍ Ａ制御
回路２０に対してデバイス・アドレス、転送ブロック数
、転送制御情報テーブル・アドレス等を指定しなければ
ならないので、ＣＰ Ｕ １０の制御動作が複雑になる
という欠点もある。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、複数のデータ・ブロックを転送する場
合に時間的損失を少なくし、転送制御情報を破壊から保
護することができ、かつ演算処理装置の負担を軽減する
ことができるダイレクト・メモリ・アクセス制御回路を
提供することにある。
ありその目的は、複数のデータ・ブロックを転送する場
合に時間的損失を少なくし、転送制御情報を破壊から保
護することができ、かつ演算処理装置の負担を軽減する
ことができるダイレクト・メモリ・アクセス制御回路を
提供することにある。
［発明の概要］
上記目的を達成するためこの発明のダイレクト・メモリ
・アクセス制御回路にあっては、データ転送を行なうべ
きメモリ領域の先頭アドレスおよび転送語数を１組の転
送制御情報とし、複数組の転送制御情報が格納できる記
憶容量を有する転送制御情報記憶部を設けて、データ転
送に先だち複数組の転送制御情報をこの転送制御情報記
憶部に一度に格納し、データ転送の際にこれらの情報を
順次読み出して転送制御を行なうようにしている。
・アクセス制御回路にあっては、データ転送を行なうべ
きメモリ領域の先頭アドレスおよび転送語数を１組の転
送制御情報とし、複数組の転送制御情報が格納できる記
憶容量を有する転送制御情報記憶部を設けて、データ転
送に先だち複数組の転送制御情報をこの転送制御情報記
憶部に一度に格納し、データ転送の際にこれらの情報を
順次読み出して転送制御を行なうようにしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係るダイレクト・メモリ・アクセス
制御回路を採用したマイクロコンピュータ・システムの
構成を示すブロック図である。第１図において１０は従
来と同様にＣＰＬＪ （中央演算処理ユニット）であり
、５０はこの発明のＤＭ Ａ Ｉｌｌ １１０ 回！、
３０１ｊｆ：記ＣＰ Ｕ １０ノＩｊｌｌｌ（７） 下
ニアドレス指定されるメモリ装置、４０は上記メモリ装
置３０との間でデータ転送を行なう外部装置もしくは上
記メモリ装置３０の一部である被データ転送装置である
。
制御回路を採用したマイクロコンピュータ・システムの
構成を示すブロック図である。第１図において１０は従
来と同様にＣＰＬＪ （中央演算処理ユニット）であり
、５０はこの発明のＤＭ Ａ Ｉｌｌ １１０ 回！、
３０１ｊｆ：記ＣＰ Ｕ １０ノＩｊｌｌｌ（７） 下
ニアドレス指定されるメモリ装置、４０は上記メモリ装
置３０との間でデータ転送を行なう外部装置もしくは上
記メモリ装置３０の一部である被データ転送装置である
。
上記Ｄ Ｍ Ａ ＩＩ ｍ回路５０の内部にはファース
トイン・ファーストアウト型のレジスタ５１とデバイス
・アドレス記憶用のレジスタ５２とが設けられている。
トイン・ファーストアウト型のレジスタ５１とデバイス
・アドレス記憶用のレジスタ５２とが設けられている。
そして一方のレジスタ５１には、メモリ・アドレスおよ
び転送語数とを１組の転送制御情報とし、複数粗分の転
送制御情報が順次格納されるようになっており、レジス
タ５２にはデバイス・アドレスが格納されるようになっ
ている。
び転送語数とを１組の転送制御情報とし、複数粗分の転
送制御情報が順次格納されるようになっており、レジス
タ５２にはデバイス・アドレスが格納されるようになっ
ている。
このような構成において、ＤＭＡ転送が行われる前に、
まずＣＰ ｔＪ １０がＤＭＡ制御回路５０に対して複
数粗分の転送制御情報を順次出力すると共にデバイス・
アドレスを出力する。ＤＭＡ制御回路５０はＣＰＵ１０
から出力され、メモリ・アドレスおよび転送語数を１組
とする複数組の転送制御情報を内部レジスタ５１にその
発生順序で格納し、かつデバイス・アドレスをレジスタ
５２の格納する。
まずＣＰ ｔＪ １０がＤＭＡ制御回路５０に対して複
数粗分の転送制御情報を順次出力すると共にデバイス・
アドレスを出力する。ＤＭＡ制御回路５０はＣＰＵ１０
から出力され、メモリ・アドレスおよび転送語数を１組
とする複数組の転送制御情報を内部レジスタ５１にその
発生順序で格納し、かつデバイス・アドレスをレジスタ
５２の格納する。
次にＣＰ Ｕ １０がＤ Ｍ Ａ ＩＩＩＩＪ ｔ［１
回路５０を起動する。
回路５０を起動する。
するとＤＭＡ制御回路５０はレジスタ５１に最初に格−
納したデータを読み出す。このデータはメモリ・アドレ
スＡと転送語数Ａであり、ＤＭＡ制御回路５０はこのデ
ータに基づき、メモリ・アドレスＡの示すメモリ装置３
０のデータ・ブロックＡを転送語数Ａだけ、レジスタ５
２内のデバイス・アドレスの示す被データ転送装置４０
に転送する。また。この逆方向のデータ転送も可能であ
る。１ブロツクのデータ転送が終了すると、ＤＭＡ制御
回路５０は再びレジスタ５１内に格納されているデータ
を読み出す。次の読み出しデータはメモリ・アドレスＢ
と転送語数８であり、ＤＭＡ制−回路５０はこのデータ
に基づき、上記と同様にしてメモリ・アドレスＢの示す
メモリ装置３０のデータ・ブロックＢを転送語数Ｂだけ
、レジスタ５２内のデバイス・アドレスの示す被データ
転送装置４０に転送する。このようにして、ファースト
イン・ファーストアウト型のレジスタ５１に格納されて
いるメモリ・アドレスと転送語数からなる情報がなくな
るまでデータ転送制御が連続して行われる。
納したデータを読み出す。このデータはメモリ・アドレ
スＡと転送語数Ａであり、ＤＭＡ制御回路５０はこのデ
ータに基づき、メモリ・アドレスＡの示すメモリ装置３
０のデータ・ブロックＡを転送語数Ａだけ、レジスタ５
２内のデバイス・アドレスの示す被データ転送装置４０
に転送する。また。この逆方向のデータ転送も可能であ
る。１ブロツクのデータ転送が終了すると、ＤＭＡ制御
回路５０は再びレジスタ５１内に格納されているデータ
を読み出す。次の読み出しデータはメモリ・アドレスＢ
と転送語数８であり、ＤＭＡ制−回路５０はこのデータ
に基づき、上記と同様にしてメモリ・アドレスＢの示す
メモリ装置３０のデータ・ブロックＢを転送語数Ｂだけ
、レジスタ５２内のデバイス・アドレスの示す被データ
転送装置４０に転送する。このようにして、ファースト
イン・ファーストアウト型のレジスタ５１に格納されて
いるメモリ・アドレスと転送語数からなる情報がなくな
るまでデータ転送制御が連続して行われる。
このようにこの発明によるＤＭＡ制御回路では、転送す
べきメモリ装置３０上のデータに係わる転送制御情報を
データ転送前に一度に格納し、データ転送の際にはこれ
を順次読み出してデータ転送制御を行なうようにしてる
ので、第３図に示す従来のものに比較して、１ブロツク
のデータ転送毎に転送制御情報を読み込む必要がない。
べきメモリ装置３０上のデータに係わる転送制御情報を
データ転送前に一度に格納し、データ転送の際にはこれ
を順次読み出してデータ転送制御を行なうようにしてる
ので、第３図に示す従来のものに比較して、１ブロツク
のデータ転送毎に転送制御情報を読み込む必要がない。
このため、データ転送動作に入る時間が短縮される。ま
た、データ転送に先だち、複数組の転送制御情報がＤＭ
Ａ制御回路５０内のレジスタ５１に一度に格納され、デ
ータ転送時にこれらの情報は既にレジスタ５１内にある
ので、データ転送によりこれらの情報が破壊される危険
性はなくなる。さらに従来、ＣＰＩＪｌｏは転送制御情
報テーブル・アドレス、デバイス・アドレスおよび転送
ブロック数等をＤ Ｍ Ａ ｌ１ｉｌｌ １１１回路に
対して格納させる際にこれらのアドレス指定を必要とし
ていたが、この実施例の場合にアドレス指定を必要する
ものはデバイス・アドレスのみとなる。この結果、従来
に比較してｃ ｐ ｕ ｉｏの制御動作が簡単化される
ものである。
た、データ転送に先だち、複数組の転送制御情報がＤＭ
Ａ制御回路５０内のレジスタ５１に一度に格納され、デ
ータ転送時にこれらの情報は既にレジスタ５１内にある
ので、データ転送によりこれらの情報が破壊される危険
性はなくなる。さらに従来、ＣＰＩＪｌｏは転送制御情
報テーブル・アドレス、デバイス・アドレスおよび転送
ブロック数等をＤ Ｍ Ａ ｌ１ｉｌｌ １１１回路に
対して格納させる際にこれらのアドレス指定を必要とし
ていたが、この実施例の場合にアドレス指定を必要する
ものはデバイス・アドレスのみとなる。この結果、従来
に比較してｃ ｐ ｕ ｉｏの制御動作が簡単化される
ものである。
なお、上記実施例において転送ブロックはメモリ・アド
レスと転送語数との組合せで決定され、また転送ブロッ
ク数はレジスタ５１に格納される転送制御情報の組数に
よって決定されている。このため、サイクル・スチール
・モードでＤＭＡ制御回路５０を使用している場合には
、データ転送動作中でもレジスタ５１の容量がいっばい
になるまで転送制御情報を格納させることができる。
レスと転送語数との組合せで決定され、また転送ブロッ
ク数はレジスタ５１に格納される転送制御情報の組数に
よって決定されている。このため、サイクル・スチール
・モードでＤＭＡ制御回路５０を使用している場合には
、データ転送動作中でもレジスタ５１の容量がいっばい
になるまで転送制御情報を格納させることができる。
第２図はこの発明の他の実施例の構成を示すブロック図
である。上記実施例ではメモリ・アドレスと転送語数と
を１組の転送制御情報としてＤＭＡ ＩＩＩ ｍ回路５
０内のレジスタ５２に格納させる場合について説明した
が、この実施例のＤＭＡ制純回路５０ではレジスタ５１
に格納する１組の転送制御情報としてメモリ・アドレス
、転送語数の他にさらにデータ転送方式情報およびデバ
イス・アドレスを含ませるようにしたものである。なお
、ここでいうデータ転送方式情報とは、転送するデータ
のデータ長の区別、例えば８ビツトや１６ビツト長等の
区別や、データの転送順序が転送先のデバイス・アドレ
スの増加していく方向かあるいは減少していくかの区別
するための情報である。従って、デバイス・アドレス記
憶用のレジスタ５２はこの実施例では省略されてる。
である。上記実施例ではメモリ・アドレスと転送語数と
を１組の転送制御情報としてＤＭＡ ＩＩＩ ｍ回路５
０内のレジスタ５２に格納させる場合について説明した
が、この実施例のＤＭＡ制純回路５０ではレジスタ５１
に格納する１組の転送制御情報としてメモリ・アドレス
、転送語数の他にさらにデータ転送方式情報およびデバ
イス・アドレスを含ませるようにしたものである。なお
、ここでいうデータ転送方式情報とは、転送するデータ
のデータ長の区別、例えば８ビツトや１６ビツト長等の
区別や、データの転送順序が転送先のデバイス・アドレ
スの増加していく方向かあるいは減少していくかの区別
するための情報である。従って、デバイス・アドレス記
憶用のレジスタ５２はこの実施例では省略されてる。
この実施例のマイクロコンピュータ・システムでは被デ
ータ転送装置４０の異なるアドレス領域にそれぞれ異な
るデータ転送方式でデータ転送を行なわせることができ
る。すなわち、例えばメモリ・アドレスＡの指す転送語
数Ａのデータ・ブロックをデバイス・アドレスＡで指定
された被データ転送装置４０の領域にデータ転送方式Ａ
でデータ転送した後は、メモリ・アドレスＢの指す転送
語数Ｂのデータ・ブロックをデバイス・アドレスＢで指
定された被データ転送装置４０の領域にデータ転送方式
Ｂでデータ転送することができ、さらにこの後は、メモ
リ・アドレスＣの指す転送語数Ｃのデータ・ブロックを
デバイス・アドレスＣで１旨定された被データ転送装置
４０の領域にデータ転送方式Ｃでデータ転送することが
できる。
ータ転送装置４０の異なるアドレス領域にそれぞれ異な
るデータ転送方式でデータ転送を行なわせることができ
る。すなわち、例えばメモリ・アドレスＡの指す転送語
数Ａのデータ・ブロックをデバイス・アドレスＡで指定
された被データ転送装置４０の領域にデータ転送方式Ａ
でデータ転送した後は、メモリ・アドレスＢの指す転送
語数Ｂのデータ・ブロックをデバイス・アドレスＢで指
定された被データ転送装置４０の領域にデータ転送方式
Ｂでデータ転送することができ、さらにこの後は、メモ
リ・アドレスＣの指す転送語数Ｃのデータ・ブロックを
デバイス・アドレスＣで１旨定された被データ転送装置
４０の領域にデータ転送方式Ｃでデータ転送することが
できる。
このような構成によれば、複数のデータ・ブロック転送
を種々のデータ転送方式で種々の転送先に転送すること
ができ、汎用性が高いものにされている。
を種々のデータ転送方式で種々の転送先に転送すること
ができ、汎用性が高いものにされている。
なお、この実施例回路において被データ転送装置４０は
図面では一つの装置にされているが、これはもちろん複
数の異なる装置であってもよい。
図面では一つの装置にされているが、これはもちろん複
数の異なる装置であってもよい。
［発明の効果］
以上説明したようにこの発明によれば、複数のデータ・
ブロックを転送する場合に時間的損失を少なくし、転送
制御情報を破壊から保護することができ、かつ演算処理
装置の負担を軽減することができるダイレクト・メモリ
・アクセス制御回路を提供することができる。
ブロックを転送する場合に時間的損失を少なくし、転送
制御情報を破壊から保護することができ、かつ演算処理
装置の負担を軽減することができるダイレクト・メモリ
・アクセス制御回路を提供することができる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図はこの発明の他の実施例の構成を示すブロック図
、第３図は従来回路の構成を示すブ］ツク図である。 １０・・・ＣＰＵ （中央演算処理ユニット）、３０・
・・メモリ装置、４０・・・被データ転送装置、５０・
・・ＤＭＡ制御回路 （ダイレクト・メモリ・アクセス
制御回路）、５１・・・ファーストイン・ファーストア
ウト型のレジスタ、５２・・・デバイス・アドレス記憶
用のレジスタ。
第２図はこの発明の他の実施例の構成を示すブロック図
、第３図は従来回路の構成を示すブ］ツク図である。 １０・・・ＣＰＵ （中央演算処理ユニット）、３０・
・・メモリ装置、４０・・・被データ転送装置、５０・
・・ＤＭＡ制御回路 （ダイレクト・メモリ・アクセス
制御回路）、５１・・・ファーストイン・ファーストア
ウト型のレジスタ、５２・・・デバイス・アドレス記憶
用のレジスタ。
Claims (4)
- （１）データ転送を行なうべきメモリ領域の先頭アドレ
スおよび転送すべきデータの大きさを表わす情報を１組
の転送制御情報とし、複数組の転送制御情報が格納でき
る記憶容量を有する転送制御情報記憶部を備えたことを
特徴とするダイレクト・メモリ・アクセス制御回路。 - （２）前記転送制御情報記憶部はデータ転送中に転送制
御情報を格納するように構成されている特許請求の範囲
第１項に記載のダイレクト・メモリ・アクセス制御回路
。 - （３）前記転送制御情報にはさらにデータ転送方式を区
別するための情報とデータ転送先のデバイス・アドレス
が含まれている特許請求の範囲第１項に記載のダイレク
ト・メモリ・アクセス制御回路。 - （４）前記転送制御情報記憶部がファーストイン・ファ
ーストアウト型のデータ記憶回路で構成されている特許
請求の範囲第１項に記載のダイレクト・メモリ・アクセ
ス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3927685A JPS61198351A (ja) | 1985-02-28 | 1985-02-28 | ダイレクト・メモリ・アクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3927685A JPS61198351A (ja) | 1985-02-28 | 1985-02-28 | ダイレクト・メモリ・アクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198351A true JPS61198351A (ja) | 1986-09-02 |
Family
ID=12548639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3927685A Pending JPS61198351A (ja) | 1985-02-28 | 1985-02-28 | ダイレクト・メモリ・アクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198351A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01237864A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | Ｄｍａ転送制御装置 |
| US6954806B2 (en) | 2002-03-29 | 2005-10-11 | Fujitsu Limited | Data transfer apparatus and method |
-
1985
- 1985-02-28 JP JP3927685A patent/JPS61198351A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01237864A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | Ｄｍａ転送制御装置 |
| US6954806B2 (en) | 2002-03-29 | 2005-10-11 | Fujitsu Limited | Data transfer apparatus and method |
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