JPS59214977A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS59214977A JPS59214977A JP58087414A JP8741483A JPS59214977A JP S59214977 A JPS59214977 A JP S59214977A JP 58087414 A JP58087414 A JP 58087414A JP 8741483 A JP8741483 A JP 8741483A JP S59214977 A JPS59214977 A JP S59214977A
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- JP
- Japan
- Prior art keywords
- operands
- operand
- memory
- buffer storage
- vector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ベクトル命令を処理することのできるデータ
処理装置に関する。
処理装置に関する。
配列型のオペランドを処理するベクトル命令においては
メモリを介したオペレーションが中心であり、一般には
太ぎたメモリスルーブツトが要求される。
メモリを介したオペレーションが中心であり、一般には
太ぎたメモリスルーブツトが要求される。
また、オペランドとしてのベクトルエレメントのメモリ
上の配置も、矛１図の（ａ）に示すように、メモリ上で
連続の場合と、同じり（ｂ）に示すように、メモリ上で
一定間隔ではあるが、非連続の場合がある。
上の配置も、矛１図の（ａ）に示すように、メモリ上で
連続の場合と、同じり（ｂ）に示すように、メモリ上で
一定間隔ではあるが、非連続の場合がある。
この非連続オペランドをもつベクトル命令ヲ、バ・ｌフ
ァ記憶を備えたデータ処理装置で処理する場合に、該ベ
クトル命令のオペランドの参照を、バッファ記憶を介し
て行なおうとすると、例えばこの非連続なオペランドの
間隔が、ブロック転送単位（バッファ記憶にデータが１
ぷい場合に、メモリ上のデータをバッファ記憶に転送す
る単位）より太きいような場合、ブロック転送によりメ
モリから転送して来たデータの一部しか有効に使用され
ず、またブロック転送も頻繁に発生し、性能か大幅に低
下するという問題点があった。
ァ記憶を備えたデータ処理装置で処理する場合に、該ベ
クトル命令のオペランドの参照を、バッファ記憶を介し
て行なおうとすると、例えばこの非連続なオペランドの
間隔が、ブロック転送単位（バッファ記憶にデータが１
ぷい場合に、メモリ上のデータをバッファ記憶に転送す
る単位）より太きいような場合、ブロック転送によりメ
モリから転送して来たデータの一部しか有効に使用され
ず、またブロック転送も頻繁に発生し、性能か大幅に低
下するという問題点があった。
したがって−従来のベクトル命令を処理することのでき
るデータ処理装置においては、ベクトル命令の処理中は
オペランドのメモリ上の配置等の条件により、性能のバ
ラツキの大きいバッファ記憶を介したオペランドの参照
はやらす−すべてメモリから゛直接オペランドを参照す
る方式がとられていた。
るデータ処理装置においては、ベクトル命令の処理中は
オペランドのメモリ上の配置等の条件により、性能のバ
ラツキの大きいバッファ記憶を介したオペランドの参照
はやらす−すべてメモリから゛直接オペランドを参照す
る方式がとられていた。
この発明の目的とする所は一上記のごとき従来の問題点
を解決し、ベクトル命令処理中、該命令のオペランドの
参照において−パ・ソファ記憶から参照するか、メモリ
を直接参照するかを、命令単位に、動的に切り換える手
段を有する改良されたデータ処理装置を提供することに
ある、〔発明の概要〕 この発明の特徴とする所は、ベクトル命令実行時、オペ
ランドのメモリ上の配置が非連続の場合に、この非連続
オペランドの間隔によって、バッファ記憶を参照するか
一メモリを直接参照するかをベクトル命令単位に動的に
切り換えることにある。
を解決し、ベクトル命令処理中、該命令のオペランドの
参照において−パ・ソファ記憶から参照するか、メモリ
を直接参照するかを、命令単位に、動的に切り換える手
段を有する改良されたデータ処理装置を提供することに
ある、〔発明の概要〕 この発明の特徴とする所は、ベクトル命令実行時、オペ
ランドのメモリ上の配置が非連続の場合に、この非連続
オペランドの間隔によって、バッファ記憶を参照するか
一メモリを直接参照するかをベクトル命令単位に動的に
切り換えることにある。
、１′７２図は、ベクトル命令のオペランド診照力法の
一例を示す図である。
一例を示す図である。
メモリ上におかれたベクトルオペランドは、矛２図に示
すように、該オペランド対応にもつ先頭アドレス及びオ
ペランドの間隔を指定するインクリメント値を用いて逐
次参照される。
すように、該オペランド対応にもつ先頭アドレス及びオ
ペランドの間隔を指定するインクリメント値を用いて逐
次参照される。
またこの先頭アドレス、インクリメント値も一般には、
メモリ上におかれまた複数のオペランドをもつベクトル
命令においては、該オペランドに対応して、複数の先頭
アドレス及びインクリメント値が各々定義される。
メモリ上におかれまた複数のオペランドをもつベクトル
命令においては、該オペランドに対応して、複数の先頭
アドレス及びインクリメント値が各々定義される。
メモリ上のベクトルオペランドの配置は、インクリメン
ト値及び該ベクトルオペランドの１要素の長さにより定
まる。例えば−オペランドの１要素が８バイトであり、
インクリメント値が８であれば、ベクトルオペランドは
、メモリ上で連続しておかれている。またこの場合イン
クリメント値が６４であれば、１要素８バイトのオペラ
ンドが、６４バイト間隔でメモリ上におかれろ。
ト値及び該ベクトルオペランドの１要素の長さにより定
まる。例えば−オペランドの１要素が８バイトであり、
インクリメント値が８であれば、ベクトルオペランドは
、メモリ上で連続しておかれている。またこの場合イン
クリメント値が６４であれば、１要素８バイトのオペラ
ンドが、６４バイト間隔でメモリ上におかれろ。
オ６図は、本発明の一実施例を示すデータ処理装置のブ
ロック図である。図中１−１〜１−ｎは、前記インクリ
メント値を保持するレジスタであり、ｎは、ベクトル命
令毎に定まったオペランドの数（一般には１又は２）に
より定まる。また入力は、メモリ（主記憶又はバッファ
記憶）よりのデータバスに接続され、出力は、ベクトル
オペランド読み出し制御回路２ＶＣ接続される。図中６
はリクエスト制御回路であり、ベクトルオペランド読み
出しにおいては一ベクトルオペランド読み出し制御回路
２の制御のもとで、該オペランド読み出しをバッファ記
憶を介して行なうか、直接主記憶を参照するかを含めて
、メモリよりのオペランド読み出しを制御する。
ロック図である。図中１−１〜１−ｎは、前記インクリ
メント値を保持するレジスタであり、ｎは、ベクトル命
令毎に定まったオペランドの数（一般には１又は２）に
より定まる。また入力は、メモリ（主記憶又はバッファ
記憶）よりのデータバスに接続され、出力は、ベクトル
オペランド読み出し制御回路２ＶＣ接続される。図中６
はリクエスト制御回路であり、ベクトルオペランド読み
出しにおいては一ベクトルオペランド読み出し制御回路
２の制御のもとで、該オペランド読み出しをバッファ記
憶を介して行なうか、直接主記憶を参照するかを含めて
、メモリよりのオペランド読み出しを制御する。
矛４図はベクトルオペランド読み出し制御回路２の一構
成例を示す。
成例を示す。
これらはインクリメント値格納レジスタ対応に存在する
が、以下インクリメント値が換言すれば読み出しが必要
なオペランドが１の場合について説明する。
が、以下インクリメント値が換言すれば読み出しが必要
なオペランドが１の場合について説明する。
図中７は該ベクトル命令のオペランドの内。
読み出しが必要なレジスタ１のオペランドのインクリメ
ント値と、レジスタ゛５の該オペランド−要素の長さを
比較する連続／非連続判定回路である。
ント値と、レジスタ゛５の該オペランド−要素の長さを
比較する連続／非連続判定回路である。
図中８は該ベクトル命令のオペランドの内、読み出しが
必要１ｆオペランドのインクリメント値とレジスタ６の
比較長−例えば該データ処理装置のブロック転送単位、
換討すれば、データがバッファ記憶Ｋ Ｔｘい場合−主
記憶とバッファ記憶の間で１度に転送するデータ量を比
較する比較回路である。
必要１ｆオペランドのインクリメント値とレジスタ６の
比較長−例えば該データ処理装置のブロック転送単位、
換討すれば、データがバッファ記憶Ｋ Ｔｘい場合−主
記憶とバッファ記憶の間で１度に転送するデータ量を比
較する比較回路である。
上記回路を用いて、ベクトル命令のオペランドの読み出
しは、以下のように制御される。
しは、以下のように制御される。
まず読み出しが必要なオペランドのインクリメント値は
、オペランドの読み出しに先立ってメモリから一保持レ
ジスタ１−１〜１−Ｈに、オペランド読み出しが必要な
オペランドに対応してセットされ、同時に有効ビット（
１−１〜１−Ｈに含まれる。）がセットされる。また読
み出しが必要なオペランドの１要素の長さは、ヘクトル
命令対応に一意に定まっているので、まｆ、この１要素
の長さと、インクリメント値の内有効ビットが１のもの
が比較され、読み出しが必要なオペランドの中に非連続
なオペランドがあるか否かが連続／非連続判定回路７を
用いて−チェックされる。この場合読入出しが必要なオ
ペランドがすべて連続であれば、該ベクトル命令のオペ
ランドの読み出しは、バッファ記憶を介して実行するこ
とを指示する信号が制御＃４を介して、リクエスト制御
例路３に送られる。また、読み出しが必要な、オペラン
ドの内、非連続なオペランドがある場合は、インクリメ
ント値とブロック転送の単位を、比較し、インクリメン
ト値がブロック転送の単位より大ぎい場合、該ベクトル
命令のオペランドの読み出しはバッファ記憶を介さず、
直接主記憶を介して行なうことを指示する信号が、制御
＃４を介して、メモリリクエスト制御回路乙に送られる
。メモリリクエスト側路回路３は、制御線４の指示に従
って一バッファ記憶又は主記憶に対して該ベクトル命令
のオペランド読み出しを実行する。またこの切り換えは
、ベクトル命令毎に実行されるものとする。また比較長
は、本実施例でのべたようにブロック転送単位でな（、
前もって定められた定数であっても良い。
、オペランドの読み出しに先立ってメモリから一保持レ
ジスタ１−１〜１−Ｈに、オペランド読み出しが必要な
オペランドに対応してセットされ、同時に有効ビット（
１−１〜１−Ｈに含まれる。）がセットされる。また読
み出しが必要なオペランドの１要素の長さは、ヘクトル
命令対応に一意に定まっているので、まｆ、この１要素
の長さと、インクリメント値の内有効ビットが１のもの
が比較され、読み出しが必要なオペランドの中に非連続
なオペランドがあるか否かが連続／非連続判定回路７を
用いて−チェックされる。この場合読入出しが必要なオ
ペランドがすべて連続であれば、該ベクトル命令のオペ
ランドの読み出しは、バッファ記憶を介して実行するこ
とを指示する信号が制御＃４を介して、リクエスト制御
例路３に送られる。また、読み出しが必要な、オペラン
ドの内、非連続なオペランドがある場合は、インクリメ
ント値とブロック転送の単位を、比較し、インクリメン
ト値がブロック転送の単位より大ぎい場合、該ベクトル
命令のオペランドの読み出しはバッファ記憶を介さず、
直接主記憶を介して行なうことを指示する信号が、制御
＃４を介して、メモリリクエスト制御回路乙に送られる
。メモリリクエスト側路回路３は、制御線４の指示に従
って一バッファ記憶又は主記憶に対して該ベクトル命令
のオペランド読み出しを実行する。またこの切り換えは
、ベクトル命令毎に実行されるものとする。また比較長
は、本実施例でのべたようにブロック転送単位でな（、
前もって定められた定数であっても良い。
本発明によれば、ベクトルオペランドのメモリ上の配置
によって、該オペランドの参照ヲ、バッファ記憶を介し
て行Ｙｘ ’ｌか、直接主記憶を介して、行７．．ｃ
ウかを、命令毎に動的に切り換えることができるので、
メモリ上のベクトルオペランド配置による性能のバラツ
キを少な（する効果がある。
によって、該オペランドの参照ヲ、バッファ記憶を介し
て行Ｙｘ ’ｌか、直接主記憶を介して、行７．．ｃ
ウかを、命令毎に動的に切り換えることができるので、
メモリ上のベクトルオペランド配置による性能のバラツ
キを少な（する効果がある。
矛１図はベクトル命令のメモリ上の配置を示す図、矛２
図はベクトル命令のオペランドの参照方法を示す図、１
１３図は本発明の一実施例を示すデータ処理装置のブロ
ック図−矛４図は矛６図の制御回路の具体例を示すブロ
ック図である。 １−１〜１−に；インクリメント値格納レジスタ、 ２；ベクトルオペランド読み出し制御回路、３；リクエ
スト制御回路。 第 ｌ 図 （６７） （ｂ）第 ２ＷＪ 第 ３ 図 メ七り嬰求
図はベクトル命令のオペランドの参照方法を示す図、１
１３図は本発明の一実施例を示すデータ処理装置のブロ
ック図−矛４図は矛６図の制御回路の具体例を示すブロ
ック図である。 １−１〜１−に；インクリメント値格納レジスタ、 ２；ベクトルオペランド読み出し制御回路、３；リクエ
スト制御回路。 第 ｌ 図 （６７） （ｂ）第 ２ＷＪ 第 ３ 図 メ七り嬰求
Claims (1)
- 【特許請求の範囲】 を配列型オペランドを有するベクトル命令を処理するこ
とのできるバッファ記憶を備えたデータ処理装置におい
て、処理すべきベクトル命令のオペランドのメモリ上の
配置が、連続の場合は該命令の一オペランドの参照？バ
ッファ記憶を介して実゛行し、非連続の場合は、オペラ
ンドの間隔に応じて該命令のオペランドの参照をバッフ
ァ記憶を介して行なうか、介さずに行なうかをベクトル
命令毎に切り換えることを特徴とするデータ処理装置。 ２、処理すべ、ぎベクトル命令のオペランドのメモリ上
の配置が非連続の場合、この非連続なオペランドの間隔
が、該データ処理装置のブロック転送の単位より小さい
場合は一該ベクトル命令のオペランドの参照をバッファ
記憶を介して実行し、犬ぎい場合は、該命令のオペラン
ドの参照をバッファ記憶を介さずに実行するように、ベ
クトル命令毎に切り換えることを特徴とする特許請求の
範囲矛１項記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087414A JPS59214977A (ja) | 1983-05-20 | 1983-05-20 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087414A JPS59214977A (ja) | 1983-05-20 | 1983-05-20 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59214977A true JPS59214977A (ja) | 1984-12-04 |
Family
ID=13914213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58087414A Pending JPS59214977A (ja) | 1983-05-20 | 1983-05-20 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59214977A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61221965A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | ベクトル・デ−タ処理装置 |
| JPS61221964A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | ベクトル．デ−タ処理装置 |
| JPH01180669A (ja) * | 1988-01-13 | 1989-07-18 | Hitachi Ltd | 記憶制御方式 |
| WO1992005493A1 (en) * | 1990-09-18 | 1992-04-02 | Fujitsu Limited | System equipped with processor and cache memory, and method of controlling said cache memory |
-
1983
- 1983-05-20 JP JP58087414A patent/JPS59214977A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61221965A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | ベクトル・デ−タ処理装置 |
| JPS61221964A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | ベクトル．デ−タ処理装置 |
| JPH01180669A (ja) * | 1988-01-13 | 1989-07-18 | Hitachi Ltd | 記憶制御方式 |
| WO1992005493A1 (en) * | 1990-09-18 | 1992-04-02 | Fujitsu Limited | System equipped with processor and cache memory, and method of controlling said cache memory |
| JPH04125748A (ja) * | 1990-09-18 | 1992-04-27 | Fujitsu Ltd | キャッシュメモリ制御方式 |
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