JPH01180669A - 記憶制御方式 - Google Patents
記憶制御方式Info
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- JPH01180669A JPH01180669A JP380088A JP380088A JPH01180669A JP H01180669 A JPH01180669 A JP H01180669A JP 380088 A JP380088 A JP 380088A JP 380088 A JP380088 A JP 380088A JP H01180669 A JPH01180669 A JP H01180669A
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- 238000000034 method Methods 0.000 claims description 15
- 230000007423 decrease Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 3
- 241000913681 Questa Species 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計算機システムにおける記憶制御方式に係り
、特に、主記憶装置とバッファ記憶装置間の一致制御に
用いて好適な記憶制御方式に関する。
、特に、主記憶装置とバッファ記憶装置間の一致制御に
用いて好適な記憶制御方式に関する。
主記憶装置（以下単にＭＳという）と、バッファ記憶装
置（以下単にＢＳという）を有するスカラ処理装置（以
下単にＳＰという）と、ＭＳをＳＰと共有する他の処理
装置とから構成される計算機システムにおいて、他の処
理装置からＭＳに対してストア動作が実行された場合の
、ＭＳとＢＳとの間の一致制御を行うための記憶制御方
式に関する従来技術として、他の処理装置からのストア
・リクエストのストア・アドレスにより、ＳＰ内に備え
られているＢＳのＭＳ内アドレスを登録する管理テーブ
ル（以下単にＢＡＡという）を検索し、このストア・リ
クエストにより、ＢＳ内に格納されているデータブロッ
クに対応するＭＳ内データが書替えられる場合、ＢＳの
該当ブロックを無効化する方式が知られている。また、
その他の従来技術として、ＢＡＡを検索するストア・ア
ドレスと先行するストア・アドレスとが、ＢＳ内の同一
ブロックに含まれる場合、後続のストア・リクエストに
よるＢＡＡ検索動作を間引く方式が、例えば、特開昭５
７−１８６２８６号公報等に記載されて知られている。
置（以下単にＢＳという）を有するスカラ処理装置（以
下単にＳＰという）と、ＭＳをＳＰと共有する他の処理
装置とから構成される計算機システムにおいて、他の処
理装置からＭＳに対してストア動作が実行された場合の
、ＭＳとＢＳとの間の一致制御を行うための記憶制御方
式に関する従来技術として、他の処理装置からのストア
・リクエストのストア・アドレスにより、ＳＰ内に備え
られているＢＳのＭＳ内アドレスを登録する管理テーブ
ル（以下単にＢＡＡという）を検索し、このストア・リ
クエストにより、ＢＳ内に格納されているデータブロッ
クに対応するＭＳ内データが書替えられる場合、ＢＳの
該当ブロックを無効化する方式が知られている。また、
その他の従来技術として、ＢＡＡを検索するストア・ア
ドレスと先行するストア・アドレスとが、ＢＳ内の同一
ブロックに含まれる場合、後続のストア・リクエストに
よるＢＡＡ検索動作を間引く方式が、例えば、特開昭５
７−１８６２８６号公報等に記載されて知られている。
一般に、科学技術演算を高速に処理するためのベクトル
処理装置（以下単にｖＰという）は、ベクトルデータを
保持するベクトル・レジスタと、ベクトル・データを演
算する演算器を夫々複数個備え、１つのベクトル命令の
ベクトル・データを複数個の要素に分割して、並列に演
算を実行する要素並列方式を採用して構成されている。
処理装置（以下単にｖＰという）は、ベクトルデータを
保持するベクトル・レジスタと、ベクトル・データを演
算する演算器を夫々複数個備え、１つのベクトル命令の
ベクトル・データを複数個の要素に分割して、並列に演
算を実行する要素並列方式を採用して構成されている。
この場合、ＶＰによるＭＳのアクセスは、分割された要
素単位に並列に行われる。
素単位に並列に行われる。
前記従来技術は、このような構成のｖｐと、ＢＳを有す
るＳＰとにより複合計算機システムにおける、ＭＳとＢ
Ｓとの間の一致制御を行う点についての配慮がなされて
おらず、次のような問題点があった。すなわち、前記従
来技術は、ＶＰが、ベクトル・データを同時に複数のメ
モリ・リクエスタに割り当て、並列に複数のストア・リ
クエストを発行しているが、一般に、時間軸方向のスト
ア・リクエストのストア・アドレスが、ＢＳ内の同一ブ
ロックに含まれる可能性は低く、このため、時間軸方向
にＢＡＡに対する検索動作を間引くだけでは、ＢＡＡ検
索待ちによるストア・リクエストのスルー・プツトの低
下を避けることができないという問題点を有する。
るＳＰとにより複合計算機システムにおける、ＭＳとＢ
Ｓとの間の一致制御を行う点についての配慮がなされて
おらず、次のような問題点があった。すなわち、前記従
来技術は、ＶＰが、ベクトル・データを同時に複数のメ
モリ・リクエスタに割り当て、並列に複数のストア・リ
クエストを発行しているが、一般に、時間軸方向のスト
ア・リクエストのストア・アドレスが、ＢＳ内の同一ブ
ロックに含まれる可能性は低く、このため、時間軸方向
にＢＡＡに対する検索動作を間引くだけでは、ＢＡＡ検
索待ちによるストア・リクエストのスルー・プツトの低
下を避けることができないという問題点を有する。
本発明の目的は、ＶＰが同時に発行した複数のストア・
リクエストを、要素並列方向に間引くことにより、スト
ア・リクエストのＢＡＡ検索待ちによるスルー・プツト
の低下を最少限におさえることを可能とした記憶制御方
式を提供することにある。
リクエストを、要素並列方向に間引くことにより、スト
ア・リクエストのＢＡＡ検索待ちによるスルー・プツト
の低下を最少限におさえることを可能とした記憶制御方
式を提供することにある。
本発明によれば、前記目的は、ＶＰが発行するストア命
令のストア・アドレスが一定間隔で増減する場合、その
ストア・リクエストのベクトル・データのベクトル要素
間隔、ストア・リクエストの終了を示す情報及びＢＳの
ブロック・サイズから、同時に発行される複数のストア
・リクエストの中の、ＢＳ内同−ブロックに対するＢＡ
Ａ検索リクエストを間引くようにすることにより達成さ
れる。
令のストア・アドレスが一定間隔で増減する場合、その
ストア・リクエストのベクトル・データのベクトル要素
間隔、ストア・リクエストの終了を示す情報及びＢＳの
ブロック・サイズから、同時に発行される複数のストア
・リクエストの中の、ＢＳ内同−ブロックに対するＢＡ
Ａ検索リクエストを間引くようにすることにより達成さ
れる。
ｖｐからストア命令が発行された場合、要素並列方式の
ＶＰでは、そのベクトル・ストア・データを複数個のメ
モリ・リクエスタに分割して割り当てる。いま、このス
トア命令のストア・アドレスが、一定間隔で増減するベ
クトル・データをストアすることを示したものとする。
ＶＰでは、そのベクトル・ストア・データを複数個のメ
モリ・リクエスタに分割して割り当てる。いま、このス
トア命令のストア・アドレスが、一定間隔で増減するベ
クトル・データをストアすることを示したものとする。
この場合、本発明は、ベクトル・データのベクトル要素
間隔とＢＳのブロック・サイズとから、複数のストア・
リクエスタに対して同時に割り当てられるベクトル・デ
ータのうち、ＢＳ内の同一ブロック内のベクトル・デー
タがあれば、そのベクトル・データに対するアドレスに
よるＢＡＡのアクセスを間引くように動作する。この間
引きは、ストア・アト ルスで判定するのではな
く、ベクトル・データのベクトル要素間隔で、該ストア
・リクエスト同士がＢＳ内の同一ブロック内にあるか否
かを判定し、その判定結果により行われる。なお、この
ストア・リクエストの最終要素が、ＢＳ内の隣り合うブ
ロックにまたがっていると、ＢＡＡに対するアクセスが
行われずに抜けてしまう可能性があるので、本発明では
、該ストア・リクエストの終了を示す情報を検出すると
、無条件にＢＡＡに対するアクセスを実行して、正常動
作を保証するようにしている。
間隔とＢＳのブロック・サイズとから、複数のストア・
リクエスタに対して同時に割り当てられるベクトル・デ
ータのうち、ＢＳ内の同一ブロック内のベクトル・デー
タがあれば、そのベクトル・データに対するアドレスに
よるＢＡＡのアクセスを間引くように動作する。この間
引きは、ストア・アト ルスで判定するのではな
く、ベクトル・データのベクトル要素間隔で、該ストア
・リクエスト同士がＢＳ内の同一ブロック内にあるか否
かを判定し、その判定結果により行われる。なお、この
ストア・リクエストの最終要素が、ＢＳ内の隣り合うブ
ロックにまたがっていると、ＢＡＡに対するアクセスが
行われずに抜けてしまう可能性があるので、本発明では
、該ストア・リクエストの終了を示す情報を検出すると
、無条件にＢＡＡに対するアクセスを実行して、正常動
作を保証するようにしている。
また、複数のストア・リクエスタに対して同時に割り当
てられるベクトル・データは、ＭＳの独立にアクセス可
能な記憶単位（以下記憶バンクという）に対して、他の
リクエストとの間で優先順位がとられて送出されるが、
同時に割り当てられたベクトル・データが同時にＭＳに
送出されるとは限らない。このため、同時に発行された
ストア・リクエストの中から、ＢＡＡをアクセスするリ
クエストが間引かれた場合、このストア・リクエストの
全てがＭＳに送出されていない時点で、ＢＡＡに対する
アクセス動作を実行してしまうと、ＭＳとＢＳの内容に
不一致を生じる可能性がある。
てられるベクトル・データは、ＭＳの独立にアクセス可
能な記憶単位（以下記憶バンクという）に対して、他の
リクエストとの間で優先順位がとられて送出されるが、
同時に割り当てられたベクトル・データが同時にＭＳに
送出されるとは限らない。このため、同時に発行された
ストア・リクエストの中から、ＢＡＡをアクセスするリ
クエストが間引かれた場合、このストア・リクエストの
全てがＭＳに送出されていない時点で、ＢＡＡに対する
アクセス動作を実行してしまうと、ＭＳとＢＳの内容に
不一致を生じる可能性がある。
そこで、本発明では、ＶＰから同時に送出されたストア
・リクエストの全ての優先順位が決定され、ＭＳに対し
て全てのリクエストが送出されたことを検出し、この検
出時点で、ＢＡＡに対するリクエストを送出するように
して、ＭＳとＢＳとの内容の一致を保障する。
・リクエストの全ての優先順位が決定され、ＭＳに対し
て全てのリクエストが送出されたことを検出し、この検
出時点で、ＢＡＡに対するリクエストを送出するように
して、ＭＳとＢＳとの内容の一致を保障する。
以下、本発明による記憶制御方式の一実施例を図面によ
り詳細に説明する。
り詳細に説明する。
第１図は本発明を適用した計算機システムの主要部の構
成を示すブロック図、第２図は本発明の一実施例の記憶
制御装置を示すブロック図、第３図は第２図におけるＢ
ＡＡアクセス制御回路の構成例を示すブロック図、第４
図は本発明によるＢＡＡアクセスの間引き方法を説明す
る図である。
成を示すブロック図、第２図は本発明の一実施例の記憶
制御装置を示すブロック図、第３図は第２図におけるＢ
ＡＡアクセス制御回路の構成例を示すブロック図、第４
図は本発明によるＢＡＡアクセスの間引き方法を説明す
る図である。
第１図〜第３図において、■は主記憶装置（ＭＳ）、２
は記憶制御装置（以下ＳＣという）、３はスカラ処理装
置（ＳＰ） 、４はベクトル処理装置（ＶＰ）、２１は
ＢＡＡアクセス制御■路、ＩＯＡ〜１００は記憶バンク
、２０Ａ〜２０Ｄ、２１１は優先順位決定回路、３０は
管理テーブル、３１はバッファ記憶装置ｆｆ１（Ｂｓ）
、３２はスカラ演算器、４０Ａ〜４０Ｄはりクエスタ、
４１Ａ〜４１Ｄはベクトル・レジスタ、４２Ａ〜４２Ｄ
はベクトル演算器、２１０は間引き回路、２１１Ａ〜２
１１ＤはＢＡＡアクセス送出口路、２１６，２１９Ａ〜
２１９ＤはＡＮＤ回路である。
は記憶制御装置（以下ＳＣという）、３はスカラ処理装
置（ＳＰ） 、４はベクトル処理装置（ＶＰ）、２１は
ＢＡＡアクセス制御■路、ＩＯＡ〜１００は記憶バンク
、２０Ａ〜２０Ｄ、２１１は優先順位決定回路、３０は
管理テーブル、３１はバッファ記憶装置ｆｆ１（Ｂｓ）
、３２はスカラ演算器、４０Ａ〜４０Ｄはりクエスタ、
４１Ａ〜４１Ｄはベクトル・レジスタ、４２Ａ〜４２Ｄ
はベクトル演算器、２１０は間引き回路、２１１Ａ〜２
１１ＤはＢＡＡアクセス送出口路、２１６，２１９Ａ〜
２１９ＤはＡＮＤ回路である。
本発明を適用した計算機システムは、第１図に示すよう
に、ＭＳＩと、ＳＣ２と、ＳＰ３と、ＶＰ４とにより構
成される。ＭＳＩは、独立にアクセス可能な複数（第１
図の実施例では４個としているがいくつでもよい）の記
憶バンクＩＯＡ〜１０Ｄにより構成され、ＳＣ２は、Ｓ
Ｐ３またはＶＰ４からの複数のリクエスト間の優先順位
を決定し、ＭＳＩ内の各記憶バンクＩＯＡ〜ＩＯＤに対
してリクエストを送出する複数（第１図の実施例では４
個としているがいくつでもよい）の優先順位決定回路２
０Ａ〜２０Ｄと、ＢＡＡアクセスを間引く制御を行うＢ
ＡＡアクセス制御回路２１とにより構成される。ＳＰ３
は、ＭＳの写しを格納するＢ５３１と、Ｂ５３１のＭＳ
ｌＳｌドアドレス録する管理テーブルＢＡＡ３０と、ス
カラ演算を実行するスカラ演算器３２とにより構成され
る。また、ＶＰ４は、夫々複数（第１図の実施例では４
個としているがいくつでもよい）のベクトル・データを
保持するベクトル・レジスタ４１Ａ〜４１Ｄと、ベクト
ル演算を実行するベクトル演算器４２Δ〜４２Ｄと、ベ
クトル・データが要素並列に分割して割り当てられるメ
モリ・リクエスタ４０Ａ〜４０Ｄとにより構成される。
に、ＭＳＩと、ＳＣ２と、ＳＰ３と、ＶＰ４とにより構
成される。ＭＳＩは、独立にアクセス可能な複数（第１
図の実施例では４個としているがいくつでもよい）の記
憶バンクＩＯＡ〜１０Ｄにより構成され、ＳＣ２は、Ｓ
Ｐ３またはＶＰ４からの複数のリクエスト間の優先順位
を決定し、ＭＳＩ内の各記憶バンクＩＯＡ〜ＩＯＤに対
してリクエストを送出する複数（第１図の実施例では４
個としているがいくつでもよい）の優先順位決定回路２
０Ａ〜２０Ｄと、ＢＡＡアクセスを間引く制御を行うＢ
ＡＡアクセス制御回路２１とにより構成される。ＳＰ３
は、ＭＳの写しを格納するＢ５３１と、Ｂ５３１のＭＳ
ｌＳｌドアドレス録する管理テーブルＢＡＡ３０と、ス
カラ演算を実行するスカラ演算器３２とにより構成され
る。また、ＶＰ４は、夫々複数（第１図の実施例では４
個としているがいくつでもよい）のベクトル・データを
保持するベクトル・レジスタ４１Ａ〜４１Ｄと、ベクト
ル演算を実行するベクトル演算器４２Δ〜４２Ｄと、ベ
クトル・データが要素並列に分割して割り当てられるメ
モリ・リクエスタ４０Ａ〜４０Ｄとにより構成される。
前述した第１図に示す計算機システムにおいて、ＳＣ２
のＢＡＡアクセス制御回路２１と優先順位決定回路２０
Ａ〜２０Ｄとは、第２図に示すように接続されている。
のＢＡＡアクセス制御回路２１と優先順位決定回路２０
Ａ〜２０Ｄとは、第２図に示すように接続されている。
以下、第２図によりＢＡＡアクセス動作を説明する。
ＶＰ４のメモリ・リクエスタ４０Ａ〜４０Ｄから発行さ
れるストア・リクエスト２４Ａ〜２４Ｄは、そのリクエ
スト・アドレスに従って、ＭＳＩの記憶バンクＩＯＡ〜
１０Ｄに対応した優先順位決定回路２０Ａ〜２０Ｄに入
力される。優先順位決定回路２０Ａ〜２０Ｄは、ストア
・リクエストの優先順位を決定すると、ＭＳＩの記憶バ
ンク１゜Ａ−１０Ｄの夫々に対してストア・リクエスト
２５八〜２５Ｄを発行する。前記ＶＰ４のメモリ・リク
エスタ４０Ａ〜４０Ｄより発行されるメモリ・リクエス
ト２４Ａ〜２４Ｄは、前述のように優先順位決定回路２
０Ａ〜２０Ｄに入力されると同時に、ＢＡＡアクセス制
御回路２１にも入力され、さらに、ＶＦ６のストア命令
のベクトル要素間隔を示す情報２２と、ストア命令の終
了を示す情報２３とがＢＡＡアクセス制御回路２１に入
力される。また、ＢＡＡアクセス押Ｈ卸回路２１には、
優先順位決定回路２０Ａ〜２０Ｄからの、ＶＦ６のメモ
リ・リクエスタ４０Ａ〜４０Ｄから発行されたストア・
リクエスト２４Ａ〜２４Ｄの優先順位が決定されたこと
を示す信号２６Ａ〜２６Ｄが入力される。
れるストア・リクエスト２４Ａ〜２４Ｄは、そのリクエ
スト・アドレスに従って、ＭＳＩの記憶バンクＩＯＡ〜
１０Ｄに対応した優先順位決定回路２０Ａ〜２０Ｄに入
力される。優先順位決定回路２０Ａ〜２０Ｄは、ストア
・リクエストの優先順位を決定すると、ＭＳＩの記憶バ
ンク１゜Ａ−１０Ｄの夫々に対してストア・リクエスト
２５八〜２５Ｄを発行する。前記ＶＰ４のメモリ・リク
エスタ４０Ａ〜４０Ｄより発行されるメモリ・リクエス
ト２４Ａ〜２４Ｄは、前述のように優先順位決定回路２
０Ａ〜２０Ｄに入力されると同時に、ＢＡＡアクセス制
御回路２１にも入力され、さらに、ＶＦ６のストア命令
のベクトル要素間隔を示す情報２２と、ストア命令の終
了を示す情報２３とがＢＡＡアクセス制御回路２１に入
力される。また、ＢＡＡアクセス押Ｈ卸回路２１には、
優先順位決定回路２０Ａ〜２０Ｄからの、ＶＦ６のメモ
リ・リクエスタ４０Ａ〜４０Ｄから発行されたストア・
リクエスト２４Ａ〜２４Ｄの優先順位が決定されたこと
を示す信号２６Ａ〜２６Ｄが入力される。
ＢＡＡアクセス制御回路２１は、これらの入力情報に基
づいて、間引くべきＢＡＡアクセスを決定し、必要なり
ＡＡアクセス・リクエスト２７をＳＦ３に送出する。
づいて、間引くべきＢＡＡアクセスを決定し、必要なり
ＡＡアクセス・リクエスト２７をＳＦ３に送出する。
ＢＡＡアクセス制御回路２１は、第３図に示すように、
間引き回路２１０、ＢＡＡアクセス送出制御回路２１１
Ａ〜２１１ Ｄ、優先順位決定回路２２１及びＡＮＤ回
路２１６．２１９Ａ〜２１９Ｄにより構成され、ＢＡＡ
アクセス制御回路２１１Ａ〜２１１ Ｄは、フリップ・
フロップ（ＦＦ） ２１２Ａ〜２１２ＤとＮＡＮＤ回
路２１４とにより構成されている。このように構成され
たＢＡＡアクセス制御回路２１の動作を第３図により説
明する。
間引き回路２１０、ＢＡＡアクセス送出制御回路２１１
Ａ〜２１１ Ｄ、優先順位決定回路２２１及びＡＮＤ回
路２１６．２１９Ａ〜２１９Ｄにより構成され、ＢＡＡ
アクセス制御回路２１１Ａ〜２１１ Ｄは、フリップ・
フロップ（ＦＦ） ２１２Ａ〜２１２ＤとＮＡＮＤ回
路２１４とにより構成されている。このように構成され
たＢＡＡアクセス制御回路２１の動作を第３図により説
明する。
ＶＦ６のメモリ・リクエスタ４０Ａ〜４０Ｄから発行さ
れるストア・リクエスト２４Ａ〜２４Ｄと、ＶＦ６から
のストア命令のベクトル要素間隔を示す情報２２と、ス
トア命令の終了を示す情報２３とは、間引き回路２１０
に入力され、核間引き回路２１０によって、後述する方
法でストア・リフニスｌ−２４Ａ〜２４Ｄに対する間引
きの有無を示す信号２１８Ａ〜２１８Ｄとして出力され
る。
れるストア・リクエスト２４Ａ〜２４Ｄと、ＶＦ６から
のストア命令のベクトル要素間隔を示す情報２２と、ス
トア命令の終了を示す情報２３とは、間引き回路２１０
に入力され、核間引き回路２１０によって、後述する方
法でストア・リフニスｌ−２４Ａ〜２４Ｄに対する間引
きの有無を示す信号２１８Ａ〜２１８Ｄとして出力され
る。
また、ストア・リクエスト２４Ａと、このストア・リク
エスト２４ＡがＭＳＩの記憶バンクＩＯＡ〜ＩＯＤに対
応して設けられた優先順位決定回路２０Ａ〜２０Ｄによ
り優先順位がとられたという信号２６Ａ〜２６ＤとがＢ
ＡＡアクセス送出制御回路２１１Ａに入力される。ＢＡ
Ａアクセス送出制御回路２１１Ａは、ＭＳＩの記憶バン
クＩＯＡ〜ＩＯＤに対応したＦＦ２１２Ａ〜２１２Ｄを
有し、これらのＦＦ２１２Ａ〜２１２Ｄは、ストア・リ
クエスト２４Ａのリクエスト・アドレスにより該当する
ものがセットされ、このストア・リクエスト２４Ａが、
ＭＳＩの記憶バンクに対応して設けられた優先順位決定
回路２０Ａ〜２０Ｄで優先順位が取られたという信号２
６Ａ〜２６Ｄにより、リセットされる。これらのＦＦ２
１１Ａ〜２１１Ｄの出力信号２１３Ａ〜２１３Ｄは、Ｎ
ＡＮＤ回路２１４に入力され、該ＮＡＮＤ回路２１４は
、その入力が全て“０”であるとき、すなわち、ストア
・リクエスト２４ＡがＭＳＩの記憶バンク１０Ａ−１０
Ｄに対応して設けられた優先順位決定回路２０Ａ〜２０
Ｄを通過し、ＭＳＩに対してリクエストが送出された時
点で、その出力２１５Ａの論理値を“１”とする。ＢＡ
Ａアクセス送出回路２１１Ｂ〜２１１Ｄは、同様にスト
ア・リクエスト２４Ｂ〜２４Ｄに対する処理を行い、出
力２１５Ｂ〜２１５Ｄを出力する。ＢＡＡ送出制御回路
２１１Ａ〜２１１Ｄの出力信号２１５Ａ〜２１５Ｄは、
ＡＮＤ回路２１６に入力される。ＡＮＤ回路２１６は、
この入力信号であるＢＡＡ送出制御回路２１１Ａ〜２１
１Ｄの出力信号２１５Ａ〜２１５Ｄが全て“１”の場合
、すなわち、前記ストア・リクエスト２４Ａ〜２４Ｄの
全てが優先順位をとられ、ＭＳＩに送出された時点でそ
の出力信号２１７を“１”とする。この出力信号２１７
は、間引き回路２１０で間引きされた信号２１８Ａ〜２
１８Ｄに対応して設けられたＡＮＤ回路２１９Ａ〜２１
９Ｄにこれらの信号２１８Ａ〜２１８Ｄとともに入力さ
れ、ＡＮＤ回路２１９Ａ〜２１９Ｄは、ＡＮＤ回路２１
６の出力信号２１７が“ｌ”となったときに能動化され
、その出力信号２２０Ａ〜２２０Ｄを優先順位決定回路
２２１に入力する。この優先順位決定回路２２１を通過
した信号２７は、ＢＡＡアクセス・リクエスト信号とし
てＳＦ３に送出される。
エスト２４ＡがＭＳＩの記憶バンクＩＯＡ〜ＩＯＤに対
応して設けられた優先順位決定回路２０Ａ〜２０Ｄによ
り優先順位がとられたという信号２６Ａ〜２６ＤとがＢ
ＡＡアクセス送出制御回路２１１Ａに入力される。ＢＡ
Ａアクセス送出制御回路２１１Ａは、ＭＳＩの記憶バン
クＩＯＡ〜ＩＯＤに対応したＦＦ２１２Ａ〜２１２Ｄを
有し、これらのＦＦ２１２Ａ〜２１２Ｄは、ストア・リ
クエスト２４Ａのリクエスト・アドレスにより該当する
ものがセットされ、このストア・リクエスト２４Ａが、
ＭＳＩの記憶バンクに対応して設けられた優先順位決定
回路２０Ａ〜２０Ｄで優先順位が取られたという信号２
６Ａ〜２６Ｄにより、リセットされる。これらのＦＦ２
１１Ａ〜２１１Ｄの出力信号２１３Ａ〜２１３Ｄは、Ｎ
ＡＮＤ回路２１４に入力され、該ＮＡＮＤ回路２１４は
、その入力が全て“０”であるとき、すなわち、ストア
・リクエスト２４ＡがＭＳＩの記憶バンク１０Ａ−１０
Ｄに対応して設けられた優先順位決定回路２０Ａ〜２０
Ｄを通過し、ＭＳＩに対してリクエストが送出された時
点で、その出力２１５Ａの論理値を“１”とする。ＢＡ
Ａアクセス送出回路２１１Ｂ〜２１１Ｄは、同様にスト
ア・リクエスト２４Ｂ〜２４Ｄに対する処理を行い、出
力２１５Ｂ〜２１５Ｄを出力する。ＢＡＡ送出制御回路
２１１Ａ〜２１１Ｄの出力信号２１５Ａ〜２１５Ｄは、
ＡＮＤ回路２１６に入力される。ＡＮＤ回路２１６は、
この入力信号であるＢＡＡ送出制御回路２１１Ａ〜２１
１Ｄの出力信号２１５Ａ〜２１５Ｄが全て“１”の場合
、すなわち、前記ストア・リクエスト２４Ａ〜２４Ｄの
全てが優先順位をとられ、ＭＳＩに送出された時点でそ
の出力信号２１７を“１”とする。この出力信号２１７
は、間引き回路２１０で間引きされた信号２１８Ａ〜２
１８Ｄに対応して設けられたＡＮＤ回路２１９Ａ〜２１
９Ｄにこれらの信号２１８Ａ〜２１８Ｄとともに入力さ
れ、ＡＮＤ回路２１９Ａ〜２１９Ｄは、ＡＮＤ回路２１
６の出力信号２１７が“ｌ”となったときに能動化され
、その出力信号２２０Ａ〜２２０Ｄを優先順位決定回路
２２１に入力する。この優先順位決定回路２２１を通過
した信号２７は、ＢＡＡアクセス・リクエスト信号とし
てＳＦ３に送出される。
間引き回路２１０は、ストア命令のベクトル要素間隔を
示す情報２２と、ストア命令の終了を示す情報とにより
、ストア・リクエスト２４Ａ〜２４Ｄに対するＢＡＡア
クセス・リクエストの間引きの有無を決定して、間引き
の有無を示す信号２１８Ａ〜２１８Ｄを出力するが、次
に、この間引き回路２１０における間引き方法の例を第
４図により説明する。この例では、Ｂ５３１のブロック
サイズを６４バイトとする。また、第４図において、○
印は、ＢＡＡアクセスの対象とすることを、Δ印は、最
終要素の場合のみＢＡＡアクセスの対象とすることを、
−印は、ＢＡＡアクセスの対象としないことを意味する
。
示す情報２２と、ストア命令の終了を示す情報とにより
、ストア・リクエスト２４Ａ〜２４Ｄに対するＢＡＡア
クセス・リクエストの間引きの有無を決定して、間引き
の有無を示す信号２１８Ａ〜２１８Ｄを出力するが、次
に、この間引き回路２１０における間引き方法の例を第
４図により説明する。この例では、Ｂ５３１のブロック
サイズを６４バイトとする。また、第４図において、○
印は、ＢＡＡアクセスの対象とすることを、Δ印は、最
終要素の場合のみＢＡＡアクセスの対象とすることを、
−印は、ＢＡＡアクセスの対象としないことを意味する
。
いま、ＶＰ４からのストア命令のベクトル要素間隔を示
す情報２２が１６バイト以下であるとすると、ＶＰ４の
メモリ・リクエスタ４０Ａ〜４０Ｄから発行されるスト
ア・リクエスト２４Ａ〜２４Ｄは、ＭＳ３１の連続する
６４バイト内のストアとなる。従って、このストア・リ
クエスト２４Ａ〜２４ＤのＢＡＡ３０に対するアクセス
・リクエストは、いずれか１つのストア・リクエストの
ＢＡＡ３０に対するアクセス・リクエストで代表させる
ことが可能である。第４図に示す例では、ストア・リク
エスト２４ＡをＢＡＡアクセス・リクエストとし、２４
Ｂ〜２４Ｄは、ＢＡＡアクセス・リクエストとしないよ
うに間引き回路２１０がその処理を行う。ただし、スト
ア命令のストア・アドレスは、Ｂ５３１のブロックサイ
ズである６４バイトの境界の先頭から開始されるという
保障がないので、このストア命令の終了を示す情報２３
が人力された時点では、ストア・リクエスト２４Ａに追
加して、ストア・リクエスト２４ＤもＢＡＡアクセス・
リクエストの対象とする。
す情報２２が１６バイト以下であるとすると、ＶＰ４の
メモリ・リクエスタ４０Ａ〜４０Ｄから発行されるスト
ア・リクエスト２４Ａ〜２４Ｄは、ＭＳ３１の連続する
６４バイト内のストアとなる。従って、このストア・リ
クエスト２４Ａ〜２４ＤのＢＡＡ３０に対するアクセス
・リクエストは、いずれか１つのストア・リクエストの
ＢＡＡ３０に対するアクセス・リクエストで代表させる
ことが可能である。第４図に示す例では、ストア・リク
エスト２４ＡをＢＡＡアクセス・リクエストとし、２４
Ｂ〜２４Ｄは、ＢＡＡアクセス・リクエストとしないよ
うに間引き回路２１０がその処理を行う。ただし、スト
ア命令のストア・アドレスは、Ｂ５３１のブロックサイ
ズである６４バイトの境界の先頭から開始されるという
保障がないので、このストア命令の終了を示す情報２３
が人力された時点では、ストア・リクエスト２４Ａに追
加して、ストア・リクエスト２４ＤもＢＡＡアクセス・
リクエストの対象とする。
同様に、ベクトル要素間隔を示す情報２２が、１７バイ
ト以上、３２バイト以下であることを示している場合、
ストア・リクエスト２４Ａ、２４Ｂと、ストア・リクエ
スト２４Ｃ，２４Ｄは、ＭＳｌの連続する６４バイト内
のストアとなるため、間引き回路２１０は、ストア・リ
クエスト２４Ａ。
ト以上、３２バイト以下であることを示している場合、
ストア・リクエスト２４Ａ、２４Ｂと、ストア・リクエ
スト２４Ｃ，２４Ｄは、ＭＳｌの連続する６４バイト内
のストアとなるため、間引き回路２１０は、ストア・リ
クエスト２４Ａ。
２４ＣをＢＡＡアクセス・リクエストの対象とし、スト
ア命令の終了を示す情報２３が入力されたときにのみ、
ストア・リクエスト２４ＤをＢＡＡアクセス・リクエス
トの対象とするように、出力信号２１８Ａ〜２１８Ｄを
出力する。
ア命令の終了を示す情報２３が入力されたときにのみ、
ストア・リクエスト２４ＤをＢＡＡアクセス・リクエス
トの対象とするように、出力信号２１８Ａ〜２１８Ｄを
出力する。
また、ベクトル要素間隔を示す情報２２が、３３バイト
以上か、一定間隔で増減していないことを示している場
合、ＢＡＡアクセス・リクエストを間引くことができな
いので、全てのストア・リクエスト２４Ａ〜２４ＤをＢ
ＡＡアクセス・リクエストの対象とする。
以上か、一定間隔で増減していないことを示している場
合、ＢＡＡアクセス・リクエストを間引くことができな
いので、全てのストア・リクエスト２４Ａ〜２４ＤをＢ
ＡＡアクセス・リクエストの対象とする。
前述した本発明の実施例は、Ｂ５３１のＭＳＩ内アドア
ドレス録するＢＡＡ３０を、ＳＰ３の命令実行時におけ
る参照と、ＶＰ４の命令実行時における参照のどちらの
場合にもアクセスするように構成されているが、ＳＰ３
とＶＰ４とのＢＡＡアクセスの競合を低減するために、
ストア命令を処理する専用のＢＡＡの写しを別に設けて
もよい。
ドレス録するＢＡＡ３０を、ＳＰ３の命令実行時におけ
る参照と、ＶＰ４の命令実行時における参照のどちらの
場合にもアクセスするように構成されているが、ＳＰ３
とＶＰ４とのＢＡＡアクセスの競合を低減するために、
ストア命令を処理する専用のＢＡＡの写しを別に設けて
もよい。
以上説明したように、本発明によれば、要素並列方式で
動作するＶＰと、ＢＳを有するＳＰとによる複合計算機
システムにおいて、ＶＰからのストア命令のストア・ア
ドレスが一定間隔で増減する場合に、ＭＳとＢＳとの間
の内容の一致制御を行うためのＢＡＡアクセス・リクエ
ストを、ベクトル要素方向に簡単に間引くことが可能に
なるので、ＢＡＡアクセス待ちによるストア命令のスル
ー・ブツｌの低下を最少比におさえることができ、計算
機システムの処理の高速化を図ることができる。
動作するＶＰと、ＢＳを有するＳＰとによる複合計算機
システムにおいて、ＶＰからのストア命令のストア・ア
ドレスが一定間隔で増減する場合に、ＭＳとＢＳとの間
の内容の一致制御を行うためのＢＡＡアクセス・リクエ
ストを、ベクトル要素方向に簡単に間引くことが可能に
なるので、ＢＡＡアクセス待ちによるストア命令のスル
ー・ブツｌの低下を最少比におさえることができ、計算
機システムの処理の高速化を図ることができる。
第１図は本発明を適用した計算機システムの主要部の構
成を示すブロック図、第２図は本発明の一実施例の記ｔ
α制御装置を示すブロック図、第３図は第２図における
ＢＡＡアクセス制御回路の構成例を示すブロック図、第
４図は本発明によるＢＡＡアクセスの間引き方法を説明
する図である。 ■・・−−−−一主記憶装置（ＭＳ） 、２−−−−−
一記憶制御装置（ＳＣ）、３・−・−スカラ処理装置（
ＳＰ） 、４−−−−−−・ベクトル処理装置（ＶＰ）
、ＩＯＡ〜ｌ０Ｄ−−−−一−・記↑αバンク、２０Ａ
〜２０Ｄ、 ２１１−・−優先順位決定回路、２１
’−−−−−− Ｂ Ａ Ａアクセス制御回路、３０−
・−−一−−管理テーブル（Ｂ Ａ Ａ） 、３１−−
−−−−−バッファ記憶装置（Ｂ Ｓ） 、３２−−−
−一・−スカラ演算器、４０Ａ〜４０Ｄ−・−・・リク
エスタ、４１Ａ〜４１Ｄ−−−−−−−ベクトル・レジ
スタ、４２Ａ〜４２ Ｄ−−−−−−−ベクトル演算器
、２１０−・−間引き回路、２１１Ａ〜２１１ Ｄ−−
−−−−Ｂ Ａ Ａアクセス送出回路、２１６゜２１９
Ａ〜２１９Ｄ・−・−・ＡＮＤ回路。 第１図 第２図 ＶＰ４ｔ）”３ 第４図
成を示すブロック図、第２図は本発明の一実施例の記ｔ
α制御装置を示すブロック図、第３図は第２図における
ＢＡＡアクセス制御回路の構成例を示すブロック図、第
４図は本発明によるＢＡＡアクセスの間引き方法を説明
する図である。 ■・・−−−−一主記憶装置（ＭＳ） 、２−−−−−
一記憶制御装置（ＳＣ）、３・−・−スカラ処理装置（
ＳＰ） 、４−−−−−−・ベクトル処理装置（ＶＰ）
、ＩＯＡ〜ｌ０Ｄ−−−−一−・記↑αバンク、２０Ａ
〜２０Ｄ、 ２１１−・−優先順位決定回路、２１
’−−−−−− Ｂ Ａ Ａアクセス制御回路、３０−
・−−一−−管理テーブル（Ｂ Ａ Ａ） 、３１−−
−−−−−バッファ記憶装置（Ｂ Ｓ） 、３２−−−
−一・−スカラ演算器、４０Ａ〜４０Ｄ−・−・・リク
エスタ、４１Ａ〜４１Ｄ−−−−−−−ベクトル・レジ
スタ、４２Ａ〜４２ Ｄ−−−−−−−ベクトル演算器
、２１０−・−間引き回路、２１１Ａ〜２１１ Ｄ−−
−−−−Ｂ Ａ Ａアクセス送出回路、２１６゜２１９
Ａ〜２１９Ｄ・−・−・ＡＮＤ回路。 第１図 第２図 ＶＰ４ｔ）”３ 第４図
Claims (1)
- 【特許請求の範囲】 １、独立にアクセス可能な複数の記憶単位で構成される
主記憶装置と、該主記憶装置に、複数のストア・リクエ
ストを並列に発行するベクトル処理装置と、バッファ記
憶装置を有するスカラ処理装置と、前記ベクトル処理装
置からの複数のストア・リクエストとスカラ処理装置か
らのストア・リクエストとの間の優先順位を決定し、前
記主記憶装置の複数の記憶単位にストア・リクエストを
送出する記憶制御装置とを備える計算機システムにおい
て、前記記憶制御装置は、ベクトル処理装置からのスト
ア・リクエストのベクトル要素間隔、ストア・リクエス
トの終了を示す情報及びバッファ記憶装置のブロックサ
イズに基づいて、バッファ記憶装置の主記憶装置内アド
レスを登録している管理テーブルをアクセスするリクエ
ストを間引くことを特徴とする記憶制御方式。 ２、前記記憶制御装置は、ベクトル処理装置から同一時
刻に送出された複数個の要素並列ストア・リクエストの
全てが優先順位をとられ、前記主記憶装置に送出された
ことを検出し、この検出時点で前記管理テーブルをアク
セスするリクエストを送出することを特徴とする特許請
求の範囲第１項記載の記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003800A JP2634834B2 (ja) | 1988-01-13 | 1988-01-13 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003800A JP2634834B2 (ja) | 1988-01-13 | 1988-01-13 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01180669A true JPH01180669A (ja) | 1989-07-18 |
| JP2634834B2 JP2634834B2 (ja) | 1997-07-30 |
Family
ID=11567272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63003800A Expired - Lifetime JP2634834B2 (ja) | 1988-01-13 | 1988-01-13 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634834B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123973A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | ベクトルデ−タ記憶制御方式 |
| JPS59214977A (ja) * | 1983-05-20 | 1984-12-04 | Hitachi Ltd | デ−タ処理装置 |
| JPS61221964A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | ベクトル．デ−タ処理装置 |
-
1988
- 1988-01-13 JP JP63003800A patent/JP2634834B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123973A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | ベクトルデ−タ記憶制御方式 |
| JPS59214977A (ja) * | 1983-05-20 | 1984-12-04 | Hitachi Ltd | デ−タ処理装置 |
| JPS61221964A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | ベクトル．デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2634834B2 (ja) | 1997-07-30 |
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