JP2634834B2 - 記憶制御方式 - Google Patents
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- JP2634834B2 JP2634834B2 JP63003800A JP380088A JP2634834B2 JP 2634834 B2 JP2634834 B2 JP 2634834B2 JP 63003800 A JP63003800 A JP 63003800A JP 380088 A JP380088 A JP 380088A JP 2634834 B2 JP2634834 B2 JP 2634834B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムにおける記憶制御方式に係
り、特に、主記憶装置とバツフア記憶装置間の一致制御
に用いて好適な記憶制御方式に関する。
り、特に、主記憶装置とバツフア記憶装置間の一致制御
に用いて好適な記憶制御方式に関する。
主記憶装置（以下単にMSという）と、バツフア記憶装
置（以下単にBSという）を有するスカラ処理装置（以下
単にSPという）と、MSをSPと共有する他の処理装置とか
ら構成される計算機システムにおいて、他の処理装置か
らMSに対してストア動作が実行された場合の、MSとBSと
の間の一致制御を行うための記憶制御方式に関する従来
技術として、他の処理装置からのストア・リクエストの
ストア・アドレスにより、SP内に備えられているBSのMS
内アドレスを登録する管理テーブル（以下単にBAAとい
う）を検索し、このストア・リクエストにより、BS内に
格納されているデータブロツクに対応するMS内データが
書替えられる場合、BSの該当ブロツクを無効化する方式
が知られている。また、その他の従来技術として、BAA
を検索するストア・アドレスと先行するストア・アドレ
スとが、BS内の同一ブロツクに含まれる場合、後続のス
トア・リクエストによるBAA検索動作を間引く方式が、
例えば、特開昭57−186286号公報等に記載されて知られ
ている。
置（以下単にBSという）を有するスカラ処理装置（以下
単にSPという）と、MSをSPと共有する他の処理装置とか
ら構成される計算機システムにおいて、他の処理装置か
らMSに対してストア動作が実行された場合の、MSとBSと
の間の一致制御を行うための記憶制御方式に関する従来
技術として、他の処理装置からのストア・リクエストの
ストア・アドレスにより、SP内に備えられているBSのMS
内アドレスを登録する管理テーブル（以下単にBAAとい
う）を検索し、このストア・リクエストにより、BS内に
格納されているデータブロツクに対応するMS内データが
書替えられる場合、BSの該当ブロツクを無効化する方式
が知られている。また、その他の従来技術として、BAA
を検索するストア・アドレスと先行するストア・アドレ
スとが、BS内の同一ブロツクに含まれる場合、後続のス
トア・リクエストによるBAA検索動作を間引く方式が、
例えば、特開昭57−186286号公報等に記載されて知られ
ている。
一般に、科学技術演算を高速に処理するためのベクト
ル処理装置（以下単にVPという）は、ベクトルデータを
保持するベクトル・レジスタと、ベクトル・データを演
算する演算器を夫々複数個備え、１つのベクトル命令の
ベクトル・データを複数個の要素に分割して、並列に演
算を実行する要素並列方式を採用して構成されている。
この場合、VPによるMSのアクセスは、分割された要素単
位に並列に行われる。
ル処理装置（以下単にVPという）は、ベクトルデータを
保持するベクトル・レジスタと、ベクトル・データを演
算する演算器を夫々複数個備え、１つのベクトル命令の
ベクトル・データを複数個の要素に分割して、並列に演
算を実行する要素並列方式を採用して構成されている。
この場合、VPによるMSのアクセスは、分割された要素単
位に並列に行われる。
前記従来技術は、このような構成のVPと、BSを有する
SPとにより複合計算機システムにおける、MSとBSとの間
の一致制御を行う点についての配慮がなされておらず、
次のような問題点があつた。すなわち、前記従来技術
は、VPが、ベクトル・データを同時に複数のメモリ・リ
クエストに割り当て、並列に複数のストア・リクエスト
を発行しているが、一般に、時間軸方向のストア・リク
エストのストア・アドレスが、BS内の同一ブロツクに含
まれる可能性は低く、このため、時間軸方向にBAAに対
する検索動作を間引くだけでは、BAA検索待ちによるス
トア・リクエストのスルー・プツトの低下を避けること
ができないという問題点を有する。
SPとにより複合計算機システムにおける、MSとBSとの間
の一致制御を行う点についての配慮がなされておらず、
次のような問題点があつた。すなわち、前記従来技術
は、VPが、ベクトル・データを同時に複数のメモリ・リ
クエストに割り当て、並列に複数のストア・リクエスト
を発行しているが、一般に、時間軸方向のストア・リク
エストのストア・アドレスが、BS内の同一ブロツクに含
まれる可能性は低く、このため、時間軸方向にBAAに対
する検索動作を間引くだけでは、BAA検索待ちによるス
トア・リクエストのスルー・プツトの低下を避けること
ができないという問題点を有する。
本発明の目的は、VPが同時に発行した複数のストア・
リクエストを、要素並列方向に間引くことにより、スト
ア・リクエストのBAA検索待ちによるスルー・プツトの
低下を最少限におさえることを可能とした記憶制御方式
を提供することにある。
リクエストを、要素並列方向に間引くことにより、スト
ア・リクエストのBAA検索待ちによるスルー・プツトの
低下を最少限におさえることを可能とした記憶制御方式
を提供することにある。
本発明によれば、前記目的は、VPが発行するストア命
令のストア・アドレスが一定間隔で増減する場合、その
ストア・リクエストのベクトル・データのベクトル要素
間隔、ストア・リクエストの終了を示す情報及びBSのブ
ロツク・サイズから、同時に発行される複数のストア・
リクエストの中の、BS内同一ブロツクに対するBAA検索
リクエストを間引くようにし、さらに、VPから同一時刻
に送出された複数個の要素並列ストア・リクエストの全
ての優先順位がとられ、要素並列ストア・リクエストが
前記MSに送出されたことを検出し、この検出時点でBAA
をアクセスするリクエストを送出するようにすることに
より達成される。
令のストア・アドレスが一定間隔で増減する場合、その
ストア・リクエストのベクトル・データのベクトル要素
間隔、ストア・リクエストの終了を示す情報及びBSのブ
ロツク・サイズから、同時に発行される複数のストア・
リクエストの中の、BS内同一ブロツクに対するBAA検索
リクエストを間引くようにし、さらに、VPから同一時刻
に送出された複数個の要素並列ストア・リクエストの全
ての優先順位がとられ、要素並列ストア・リクエストが
前記MSに送出されたことを検出し、この検出時点でBAA
をアクセスするリクエストを送出するようにすることに
より達成される。
VPからストア命令が発行された場合、要素並列方式の
VPでは、そのベクトル・ストア・データを複数個のメモ
リ・リクエスタに分割して割り当てる。いま、このスト
ア命令のストア・アドレスが、一定間隔で増減するベク
トル・データをストアすることを示したものとする。こ
の場合、本発明は、ベクトル・データのベクトル要素間
隔とBSのブロツク・サイズとから、複数のストア・リク
エスタに対して同時に割り当てられるベクトル・データ
のうち、BS内の同一ブロツク内のベクトル・データがあ
れば、そのベクトル・データに対するアドレスによるBA
Aのアクセスを間引くように動作する。この間引きは、
ストア・アドレスで判定するのではなく、ベクトル・デ
ータのベクトル要素間隔で、該ストア・リクエスト同士
がBS内の同一ブロツク内にあるか否かを判定し、その判
定結果により行われる。なお、このストア・リクエスト
の最終要素が、BS内の隣り合うブロツクにまたがつてい
ると、BAAに対するアクセスが行われずに抜けてしまう
可能性があるので、本発明では、該ストア・リクエスト
の終了を示す情報を検出すると、無条件にBAAに対する
アクセスを実行して、正常動作を保証するようにしてい
る。
VPでは、そのベクトル・ストア・データを複数個のメモ
リ・リクエスタに分割して割り当てる。いま、このスト
ア命令のストア・アドレスが、一定間隔で増減するベク
トル・データをストアすることを示したものとする。こ
の場合、本発明は、ベクトル・データのベクトル要素間
隔とBSのブロツク・サイズとから、複数のストア・リク
エスタに対して同時に割り当てられるベクトル・データ
のうち、BS内の同一ブロツク内のベクトル・データがあ
れば、そのベクトル・データに対するアドレスによるBA
Aのアクセスを間引くように動作する。この間引きは、
ストア・アドレスで判定するのではなく、ベクトル・デ
ータのベクトル要素間隔で、該ストア・リクエスト同士
がBS内の同一ブロツク内にあるか否かを判定し、その判
定結果により行われる。なお、このストア・リクエスト
の最終要素が、BS内の隣り合うブロツクにまたがつてい
ると、BAAに対するアクセスが行われずに抜けてしまう
可能性があるので、本発明では、該ストア・リクエスト
の終了を示す情報を検出すると、無条件にBAAに対する
アクセスを実行して、正常動作を保証するようにしてい
る。
また、複数のストア・リクエスタに対して同時に割り
当てられるベクトル・データは、MSの独立にアクセス可
能な記憶単位（以下記憶バンクという）に対して、他の
リクエストとの間で優先順位がとられて送出されるが、
同時に割り当てられたベクトル・データが同時にMSに送
出されるとは限らない。このため、同時に発行されたス
トア・リクエストの中から、BAAをアクセスするリクエ
ストが間引かれた場合、このストア・リクエストの全て
がMSに送出されていない時点で、BAAに対するアクセス
動作を実行してしまうと、MSとBSの内容に不一致を生じ
る可能性がある。そこで、本発明では、VPから同時に送
出されたストア・リクエストの全ての優先順位が決定さ
れ、MSに対して全てのリクエストが送出されたことを検
出し、この検出時点で、BAAに対するリクエストを送出
するようにして、MSとBSとの内容の一致を保障する。
当てられるベクトル・データは、MSの独立にアクセス可
能な記憶単位（以下記憶バンクという）に対して、他の
リクエストとの間で優先順位がとられて送出されるが、
同時に割り当てられたベクトル・データが同時にMSに送
出されるとは限らない。このため、同時に発行されたス
トア・リクエストの中から、BAAをアクセスするリクエ
ストが間引かれた場合、このストア・リクエストの全て
がMSに送出されていない時点で、BAAに対するアクセス
動作を実行してしまうと、MSとBSの内容に不一致を生じ
る可能性がある。そこで、本発明では、VPから同時に送
出されたストア・リクエストの全ての優先順位が決定さ
れ、MSに対して全てのリクエストが送出されたことを検
出し、この検出時点で、BAAに対するリクエストを送出
するようにして、MSとBSとの内容の一致を保障する。
以下、本発明による記憶制御方式の一実施例を図面に
より詳細に説明する。
より詳細に説明する。
第１図は本発明を適用した計算機システムの主要部の
構成を示すブロツク図、第２図は本発明の一実施例の記
憶制御装置を示すブロツク図、第３図は第２図における
BAAアクセス制御回路の構成例を示すブロツク図、第４
図は本発明によるBAAアクセスの間引き方法を説明する
図である。第１図〜第３図において、１は主記憶装置
（MS）、２は記憶制御装置（以下SCという）、３はスカ
ラ処理装置（SP）、４はベクトル処理装置（VP）、21は
BAAアクセス制御回路、10A〜10Dは記憶バンク、20A〜20
D,211は優先順位決定回路、30は管理テーブル、31はバ
ツフア記憶装置（BS）、32はスカラ演算器、40A〜40Dは
リクエスタ、41A〜41Dはベクトル・レジスタ、42A〜42D
はベクトル演算器、210は間引き回路、211A〜211DはBAA
アクセス送出回路、216,219A〜219DはAND回路である。
構成を示すブロツク図、第２図は本発明の一実施例の記
憶制御装置を示すブロツク図、第３図は第２図における
BAAアクセス制御回路の構成例を示すブロツク図、第４
図は本発明によるBAAアクセスの間引き方法を説明する
図である。第１図〜第３図において、１は主記憶装置
（MS）、２は記憶制御装置（以下SCという）、３はスカ
ラ処理装置（SP）、４はベクトル処理装置（VP）、21は
BAAアクセス制御回路、10A〜10Dは記憶バンク、20A〜20
D,211は優先順位決定回路、30は管理テーブル、31はバ
ツフア記憶装置（BS）、32はスカラ演算器、40A〜40Dは
リクエスタ、41A〜41Dはベクトル・レジスタ、42A〜42D
はベクトル演算器、210は間引き回路、211A〜211DはBAA
アクセス送出回路、216,219A〜219DはAND回路である。
本発明を適用した計算機システムは、第１図に示すよ
うに、MS1と、SC2と、SP3と、VP4とにより構成される。
MS1は、独立にアクセス可能な複数（第１図の実施例で
は４個としているがいくつでもよい）の記憶バンク10A
〜10Dにより構成され、SC2は、SP3またはVP4からの複数
のリクエスト間の優先順位を決定し、MS1内の各記憶バ
ンク10A〜10Dに対してリクエストを送出する複数（第１
図の実施例では４個としているがいくつでもよい）の優
先順位決定回路20A〜20Dと、BAAアクセスを間引く制御
を行うBAAアクセス制御回路21とにより構成される。SP3
は、MSの写しを格納するBS31と、BS31のMS1内アドレス
を登録する管理テーブルBAA30と、スカラ演算を実行す
るスカラ演算器32とにより構成される。また、VP4は、
夫々複数（第１図の実施例では４個としているがいくつ
でもよい）のベクトル・データを保持するベクトル・レ
ジスタ41A〜41Dと、ベクトル演算を実行するベクトル演
算器42A〜42Dと、ベクトル・データが要素並列に分割し
て割り当てられるメモリ・リクエスタ40A〜40Dとにより
構成される。
うに、MS1と、SC2と、SP3と、VP4とにより構成される。
MS1は、独立にアクセス可能な複数（第１図の実施例で
は４個としているがいくつでもよい）の記憶バンク10A
〜10Dにより構成され、SC2は、SP3またはVP4からの複数
のリクエスト間の優先順位を決定し、MS1内の各記憶バ
ンク10A〜10Dに対してリクエストを送出する複数（第１
図の実施例では４個としているがいくつでもよい）の優
先順位決定回路20A〜20Dと、BAAアクセスを間引く制御
を行うBAAアクセス制御回路21とにより構成される。SP3
は、MSの写しを格納するBS31と、BS31のMS1内アドレス
を登録する管理テーブルBAA30と、スカラ演算を実行す
るスカラ演算器32とにより構成される。また、VP4は、
夫々複数（第１図の実施例では４個としているがいくつ
でもよい）のベクトル・データを保持するベクトル・レ
ジスタ41A〜41Dと、ベクトル演算を実行するベクトル演
算器42A〜42Dと、ベクトル・データが要素並列に分割し
て割り当てられるメモリ・リクエスタ40A〜40Dとにより
構成される。
前述した第１図に示す計算機システムにおいて、SC2
のBAAアクセス制御回路21と優先順位決定回路20A〜20D
とは、第２図に示すように接続されている。以下、第２
図によりBAAアクセス動作を説明する。
のBAAアクセス制御回路21と優先順位決定回路20A〜20D
とは、第２図に示すように接続されている。以下、第２
図によりBAAアクセス動作を説明する。
VP4のメモリ・リクエスタ40A〜40Dから発行されるス
トア・リクエスト24A〜24Dは、そのリクエスト・アドレ
スに従つて、MS1の記憶バンク10A〜10Dに対応した優先
順位決定回路20A〜20Dに入力される。優先順位決定回路
20A〜20Dは、ストア・リクエストの優先順位を決定する
と、MS1の記憶バンク10A〜10Dの夫々に対してストア・
リクエスト25A〜25Dを発行する。前記VP4のメモリ・リ
クエスタ40A〜40Dより発行されるメモリ・リクエスト24
A〜24Dは、前述のように優先順位決定回路20A〜20Dに入
力されると同時に、BAAアクセス制御回路21にも入力さ
れ、さらに、VP4のストア命令のベクトル要素間隔を示
す情報22と、ストア命令の終了を示す情報23とがBAAア
クセス制御回路21に入力される。また、BAAアクセス制
御回路21には、優先順位決定回路20A〜20Dからの、VP4
のメモリ・リクエスタ40A〜40Dから発行されたストア・
リクエスト24A〜24Dの優先順位が決定されたことを示す
信号26A〜26Dが入力される。
トア・リクエスト24A〜24Dは、そのリクエスト・アドレ
スに従つて、MS1の記憶バンク10A〜10Dに対応した優先
順位決定回路20A〜20Dに入力される。優先順位決定回路
20A〜20Dは、ストア・リクエストの優先順位を決定する
と、MS1の記憶バンク10A〜10Dの夫々に対してストア・
リクエスト25A〜25Dを発行する。前記VP4のメモリ・リ
クエスタ40A〜40Dより発行されるメモリ・リクエスト24
A〜24Dは、前述のように優先順位決定回路20A〜20Dに入
力されると同時に、BAAアクセス制御回路21にも入力さ
れ、さらに、VP4のストア命令のベクトル要素間隔を示
す情報22と、ストア命令の終了を示す情報23とがBAAア
クセス制御回路21に入力される。また、BAAアクセス制
御回路21には、優先順位決定回路20A〜20Dからの、VP4
のメモリ・リクエスタ40A〜40Dから発行されたストア・
リクエスト24A〜24Dの優先順位が決定されたことを示す
信号26A〜26Dが入力される。
BAAアクセス制御回路21は、これらの入力情報に基づ
いて、間引くべきBAAアクセスを決定し、必要なBAAアク
セス・リクエスト27をSP3に送出する。
いて、間引くべきBAAアクセスを決定し、必要なBAAアク
セス・リクエスト27をSP3に送出する。
BAAアクセス制御回路21は、第３図に示すように、間
引き回路210、BAAアクセス送出制御回路211A〜211D、優
先順位決定回路221及びAND回路216、219A〜219Dにより
構成され、BAAアクセス制御回路211A〜211Dは、フリツ
プ・フロツプ（FF）212A〜212DとNAND回路214とにより
構成されている。このように構成されたBAAアクセス制
御回路21の動作を第３図により説明する。
引き回路210、BAAアクセス送出制御回路211A〜211D、優
先順位決定回路221及びAND回路216、219A〜219Dにより
構成され、BAAアクセス制御回路211A〜211Dは、フリツ
プ・フロツプ（FF）212A〜212DとNAND回路214とにより
構成されている。このように構成されたBAAアクセス制
御回路21の動作を第３図により説明する。
VP4のメモリ・リクエスタ40A〜40Dから発行されるス
トア・リクエスト24A〜24Dと、VP4からのストア命令の
ベクトル要素間隔を示す情報22と、ストア命令の終了を
示す情報23とは、間引き回路210に入力され、該間引き
回路210によつて、後述する方法でストア・リクエスト2
4A〜24Dに対する間引きの有無を示す信号218A〜218Dと
して出力される。また、ストア・リクエスト24Aと、こ
のストア・リクエスト24AがMS1の記憶バンク10A〜10Dに
対応して設けられた優先順位決定回路20A〜20Dにより優
先順位がとられたという信号26A〜26DとがBAAアクセス
送出制御回路211Aに入力される。BAAアクセス送出制御
回路211Aは、MS1の記憶バンク10A〜10Dに対応したFF212
A〜212Dを有し、これらのFF212A〜212Dは、ストア・リ
クエスト24Aのリクエスト・アドレスにより該当するも
のがセツトされ、このストア・リクエスト24Aが、MS1の
記憶バンクに対応して設けられた優先順位決定回路20A
〜20Dで優先順位が取られたという信号26A〜26Dによ
り、リセツトされる。これらのFF221A〜211Dの出力信号
213A〜213Dは、NAND回路214に入力され、該NAND回路214
は、その入力が全て“0"であるとき、すなわち、ストア
・リクエスト24AがMS1の記憶バンク10A〜10Dに対応して
設けられた優先順位決定回路20A〜20Dを通過し、MS1に
対してリクエストが送出された時点で、その出力215Aの
論理値を“1"とする。BAAアクセス送出回路211B〜211D
は、同様にストア・リクエスト24B〜24Dに対する処理を
行い、出力215B〜215Dを出力する。BAA送出制御回路211
A〜211Dの出力信号215A〜215Dは、AND回路216に入力さ
れる。AND回路216は、この入力信号であるBAA送出制御
回路211A〜211Dの出力信号215A〜215Dが全て“1"の場
合、すなわち、前記ストア・リクエスト24A〜24Dの全て
が優先順位をとられ、MS1に送出された時点でその出力
信号217を“1"とする。この出力信号217は、間引き回路
210で間引きされた信号218A〜218Dに対応して設けられ
たAND回路219A〜219Dにこれらの信号218A〜218Dととも
に入力され、AND回路219A〜219Dは、AND回路216の出力
信号217が“1"となつたときに能動化され、その出力信
号220A〜220Dを優先順位決定回路221に入力する。この
優先順位決定回路221を通過した信号27は、BAAアクセス
・リクエスト信号としてSP3に送出される。
トア・リクエスト24A〜24Dと、VP4からのストア命令の
ベクトル要素間隔を示す情報22と、ストア命令の終了を
示す情報23とは、間引き回路210に入力され、該間引き
回路210によつて、後述する方法でストア・リクエスト2
4A〜24Dに対する間引きの有無を示す信号218A〜218Dと
して出力される。また、ストア・リクエスト24Aと、こ
のストア・リクエスト24AがMS1の記憶バンク10A〜10Dに
対応して設けられた優先順位決定回路20A〜20Dにより優
先順位がとられたという信号26A〜26DとがBAAアクセス
送出制御回路211Aに入力される。BAAアクセス送出制御
回路211Aは、MS1の記憶バンク10A〜10Dに対応したFF212
A〜212Dを有し、これらのFF212A〜212Dは、ストア・リ
クエスト24Aのリクエスト・アドレスにより該当するも
のがセツトされ、このストア・リクエスト24Aが、MS1の
記憶バンクに対応して設けられた優先順位決定回路20A
〜20Dで優先順位が取られたという信号26A〜26Dによ
り、リセツトされる。これらのFF221A〜211Dの出力信号
213A〜213Dは、NAND回路214に入力され、該NAND回路214
は、その入力が全て“0"であるとき、すなわち、ストア
・リクエスト24AがMS1の記憶バンク10A〜10Dに対応して
設けられた優先順位決定回路20A〜20Dを通過し、MS1に
対してリクエストが送出された時点で、その出力215Aの
論理値を“1"とする。BAAアクセス送出回路211B〜211D
は、同様にストア・リクエスト24B〜24Dに対する処理を
行い、出力215B〜215Dを出力する。BAA送出制御回路211
A〜211Dの出力信号215A〜215Dは、AND回路216に入力さ
れる。AND回路216は、この入力信号であるBAA送出制御
回路211A〜211Dの出力信号215A〜215Dが全て“1"の場
合、すなわち、前記ストア・リクエスト24A〜24Dの全て
が優先順位をとられ、MS1に送出された時点でその出力
信号217を“1"とする。この出力信号217は、間引き回路
210で間引きされた信号218A〜218Dに対応して設けられ
たAND回路219A〜219Dにこれらの信号218A〜218Dととも
に入力され、AND回路219A〜219Dは、AND回路216の出力
信号217が“1"となつたときに能動化され、その出力信
号220A〜220Dを優先順位決定回路221に入力する。この
優先順位決定回路221を通過した信号27は、BAAアクセス
・リクエスト信号としてSP3に送出される。
間引き回路210は、ストア命令のベクトル要素間隔を
示す情報22と、ストア命令の終了を示す情報とにより、
ストア・リクエスト24A〜24Dに対するBAAアクセス・リ
クエストの間引きの有無を決定して、間引きの有無を示
す信号218A〜218Dを出力するが、次に、この間引き回路
210における間引き方法の例を第４図により説明する。
この例では、BS31のブロツクサイズを64バイトとする。
また、第４図において、○印は、BAAアクセスの対象と
することを、△印は、最終要素の場合のみBAAアクセス
の対象とすることを、−印は、BAAアクセスの対象とし
ないことを意味する。
示す情報22と、ストア命令の終了を示す情報とにより、
ストア・リクエスト24A〜24Dに対するBAAアクセス・リ
クエストの間引きの有無を決定して、間引きの有無を示
す信号218A〜218Dを出力するが、次に、この間引き回路
210における間引き方法の例を第４図により説明する。
この例では、BS31のブロツクサイズを64バイトとする。
また、第４図において、○印は、BAAアクセスの対象と
することを、△印は、最終要素の場合のみBAAアクセス
の対象とすることを、−印は、BAAアクセスの対象とし
ないことを意味する。
いま、VP4からのストア命令のベクトル要素間隔を示
す情報22が16バイト以下であるとすると、VP4のメモリ
・リクエスタ40A〜40Dから発行されるストア・リクエス
ト24A〜24Dは、MS31の連続する64バイト内のストアとな
る。従つて、このストア・リクエスト24A〜24DのBAA30
に対するアクセス・リクエストは、いずれか１つのスト
ア・リクエストのBAA30に対するアクセス・リクエスト
で代表させることが可能である。第４図に示す例では、
ストア・リクエスト24AをBAAアクセス・リクエストと
し、24B〜24Dは、BAAアクセス・リクエストとしないよ
うに間引き回路210がその処理を行う。ただし、ストア
命令のストア・アドレスは、BS31のブロツクサイズであ
る64バイトの境界の先頭から開始されるという保障がな
いので、このストア命令の終了を示す情報23が入力され
た時点では、ストア・リクエスト24Aに追加して、スト
ア・リクエスト24DもBAAアクセス・リクエストの対象と
する。
す情報22が16バイト以下であるとすると、VP4のメモリ
・リクエスタ40A〜40Dから発行されるストア・リクエス
ト24A〜24Dは、MS31の連続する64バイト内のストアとな
る。従つて、このストア・リクエスト24A〜24DのBAA30
に対するアクセス・リクエストは、いずれか１つのスト
ア・リクエストのBAA30に対するアクセス・リクエスト
で代表させることが可能である。第４図に示す例では、
ストア・リクエスト24AをBAAアクセス・リクエストと
し、24B〜24Dは、BAAアクセス・リクエストとしないよ
うに間引き回路210がその処理を行う。ただし、ストア
命令のストア・アドレスは、BS31のブロツクサイズであ
る64バイトの境界の先頭から開始されるという保障がな
いので、このストア命令の終了を示す情報23が入力され
た時点では、ストア・リクエスト24Aに追加して、スト
ア・リクエスト24DもBAAアクセス・リクエストの対象と
する。
同様に、ベクトル要素間隔を示す情報22が、17バイト
以上、32バイト以下であることを示している場合、スト
ア・リクエスト24A,24Bと、ストア・リクエスト24C,24D
は、MS1の連続する64バイト内のストアとなるため、間
引き回路210は、ストア・リクエスト24A,24CをBAAアク
セス・リクエストの対象とし、ストア命令の終了を示す
情報23が入力されたときにのみ、ストア・リクエスト24
DをBAAアクセス・リクエストの対象とするように、出力
信号218A〜218Dを出力する。
以上、32バイト以下であることを示している場合、スト
ア・リクエスト24A,24Bと、ストア・リクエスト24C,24D
は、MS1の連続する64バイト内のストアとなるため、間
引き回路210は、ストア・リクエスト24A,24CをBAAアク
セス・リクエストの対象とし、ストア命令の終了を示す
情報23が入力されたときにのみ、ストア・リクエスト24
DをBAAアクセス・リクエストの対象とするように、出力
信号218A〜218Dを出力する。
また、ベクトル要素間隔を示す情報22が、33バイト以
上か、一定間隔で増減していないことを示している場
合、BAAアクセス・リクエストを間引くことができない
ので、全てのストア・リクエスト24A〜24DをBAAアクセ
ス・リクエストの対象とする。
上か、一定間隔で増減していないことを示している場
合、BAAアクセス・リクエストを間引くことができない
ので、全てのストア・リクエスト24A〜24DをBAAアクセ
ス・リクエストの対象とする。
前述した本発明の実施例は、BS31のMS1内アドレスを
登録するBAA30を、SP3の命令実行時における参照と、VP
4の命令実行時における参照のどちらの場合にもアクセ
スするように構成されているが、SP3とVP4とのBAAアク
セスの競合を低減するために、ストア命令を処理する専
用のBAAの写しを別に設けてもよい。
登録するBAA30を、SP3の命令実行時における参照と、VP
4の命令実行時における参照のどちらの場合にもアクセ
スするように構成されているが、SP3とVP4とのBAAアク
セスの競合を低減するために、ストア命令を処理する専
用のBAAの写しを別に設けてもよい。
以上説明したように、本発明によれば、要素並列方式
で動作するVPと、BSを有するSPとによる複合計算機シス
テムにおいて、VPからのストア命令のストア・アドレス
が一定間隔で増減する場合に、MSとBSとの間の内容の一
致制御を行うためのBAAアクセス・リクエストを、ベク
トル要素方向に簡単に間引くことが可能になるので、BA
Aアクセス待ちによるストア命令のスルー・プツトの低
下を最少限におさえることができ、計算機システムの処
理の高速化を図ることができる。
で動作するVPと、BSを有するSPとによる複合計算機シス
テムにおいて、VPからのストア命令のストア・アドレス
が一定間隔で増減する場合に、MSとBSとの間の内容の一
致制御を行うためのBAAアクセス・リクエストを、ベク
トル要素方向に簡単に間引くことが可能になるので、BA
Aアクセス待ちによるストア命令のスルー・プツトの低
下を最少限におさえることができ、計算機システムの処
理の高速化を図ることができる。
第１図は本発明を適用した計算機システムの主要部の構
成を示すブロツク図、第２図は本発明の一実施例の記憶
制御装置を示すブロツク図、第３図は第２図におけるBA
Aアクセス制御回路の構成例を示すブロツク図、第４図
は本発明によるBAAアクセスの間引き方法を説明する図
である。 １……主記憶装置（MS）、２……記憶制御装置（SC）、
３……スカラ処理装置（SP）、４……ベクトル処理装置
（VP）、10A〜10D……記憶バンク、20A〜20D,211……優
先順位決定回路、21……BAAアクセス制御回路、30……
管理テーブル（BAA）、31……バツフア記憶装置（B
S）、32……スカラ演算器、40A〜40D……リクエスタ、4
1A〜41D……ベクトル・レジスタ、42A〜42D……ベクト
ル演算器、210……間引き回路、211A〜211D……BAAアク
セス送出回路、216,219A〜219D……AND回路。
成を示すブロツク図、第２図は本発明の一実施例の記憶
制御装置を示すブロツク図、第３図は第２図におけるBA
Aアクセス制御回路の構成例を示すブロツク図、第４図
は本発明によるBAAアクセスの間引き方法を説明する図
である。 １……主記憶装置（MS）、２……記憶制御装置（SC）、
３……スカラ処理装置（SP）、４……ベクトル処理装置
（VP）、10A〜10D……記憶バンク、20A〜20D,211……優
先順位決定回路、21……BAAアクセス制御回路、30……
管理テーブル（BAA）、31……バツフア記憶装置（B
S）、32……スカラ演算器、40A〜40D……リクエスタ、4
1A〜41D……ベクトル・レジスタ、42A〜42D……ベクト
ル演算器、210……間引き回路、211A〜211D……BAAアク
セス送出回路、216,219A〜219D……AND回路。
Claims (1)
- 【請求項１】独立にアクセス可能な複数の記憶単位で構
成される主記憶装置と、該主記憶装置に、複数のストア
・リクエストを並列に発行するベクトル処理装置と、バ
ツフア記憶装置を有するスカラ処理装置と、前記ベクト
ル処理装置からの複数のストア・リクエストとスカラ処
理装置からのストア・リクエストとの間の優先順位を決
定し、前記主記憶装置の複数の記憶単位にストア・リク
エストを送出する記憶制御装置とを備える計算機システ
ムにおいて、前記記憶制御装置は、ベクトル処理装置か
らのストア・リクエストのベクトル要素間隔、ストア・
リクエストの終了を示す情報及びバツフア記憶装置のブ
ロツクサイズに基づいて、バツフア記憶装置の主記憶装
置内アドレスを登録している管理テーブルをアクセスす
るリクエストを間引き、かつ、ベクトル処理装置から同
一時刻に送出された複数個の要素並列ストア・リクエス
トの全ての優先順位がとられ、要素並列ストア・リクエ
ストが前記主記憶装置に送出されたことを検出し、この
検出時点で前記管理テーブルをアクセスするリクエスト
を送出することを特徴とする記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003800A JP2634834B2 (ja) | 1988-01-13 | 1988-01-13 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003800A JP2634834B2 (ja) | 1988-01-13 | 1988-01-13 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01180669A JPH01180669A (ja) | 1989-07-18 |
| JP2634834B2 true JP2634834B2 (ja) | 1997-07-30 |
Family
ID=11567272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63003800A Expired - Lifetime JP2634834B2 (ja) | 1988-01-13 | 1988-01-13 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634834B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123973A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | ベクトルデ−タ記憶制御方式 |
| JPS59214977A (ja) * | 1983-05-20 | 1984-12-04 | Hitachi Ltd | デ−タ処理装置 |
| JPS61221964A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | ベクトル．デ−タ処理装置 |
-
1988
- 1988-01-13 JP JP63003800A patent/JP2634834B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01180669A (ja) | 1989-07-18 |
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