JPS59123973A - ベクトルデ−タ記憶制御方式 - Google Patents
ベクトルデ−タ記憶制御方式Info
- Publication number
- JPS59123973A JPS59123973A JP57231894A JP23189482A JPS59123973A JP S59123973 A JPS59123973 A JP S59123973A JP 57231894 A JP57231894 A JP 57231894A JP 23189482 A JP23189482 A JP 23189482A JP S59123973 A JPS59123973 A JP S59123973A
- Authority
- JP
- Japan
- Prior art keywords
- data
- main memory
- address
- store
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ベクトルデータ処理装置における記憶制御方
式に関し、特に複数エレメントデータを比較的少ないデ
ータバッファを用いて高速ストアするための記憶制御方
式に関する。
式に関し、特に複数エレメントデータを比較的少ないデ
ータバッファを用いて高速ストアするための記憶制御方
式に関する。
第１図は、ベクトルデータ処理装置の記憶制御機構の概
略を、ブロック図で示したものである。
略を、ブロック図で示したものである。
図中、ｌはアクセスパイプライン、２はベクトルレジス
タ、３はマスクレジスタ、４は複数エレメントデータの
バウンダリを変換するためのアライン回路、５はブロッ
クデータのための先頭アドレス生成および論理アドレス
／実アドレス変換を行なうアドレス操作部、６け主メモ
リ制御部、７はＦＣＣ生成およびチェックあるいはパー
シャルストアの際のマージ処理などを行なうデータ操作
部、８はアドレスパイプラインおよびプライオリティ回
路、９は主メモリを表わす。 ４ 一般の汎用計算機では、キャッシュメモリ等のバッファ
システムをそなえているため、メモリリクエストと同時
にストアデータをメモリ側に供給する方式をとっていて
も、メモリのアクセス待チになったときのデータの待機
スペースは十分に確保できる。
タ、３はマスクレジスタ、４は複数エレメントデータの
バウンダリを変換するためのアライン回路、５はブロッ
クデータのための先頭アドレス生成および論理アドレス
／実アドレス変換を行なうアドレス操作部、６け主メモ
リ制御部、７はＦＣＣ生成およびチェックあるいはパー
シャルストアの際のマージ処理などを行なうデータ操作
部、８はアドレスパイプラインおよびプライオリティ回
路、９は主メモリを表わす。 ４ 一般の汎用計算機では、キャッシュメモリ等のバッファ
システムをそなえているため、メモリリクエストと同時
にストアデータをメモリ側に供給する方式をとっていて
も、メモリのアクセス待チになったときのデータの待機
スペースは十分に確保できる。
しかし、上記のようなバッファシステムをもたないベク
トルデータ処理装置では、たとえば４エレメント（３２
バイト）もの並列データの同時ストアが行なわれるため
、主メモリ制御部に、大量のデータを保持できる機能を
もたせなければならない。たとえば、主メモリのアクセ
スにおいて、チャネルや他のスカラ処理装置からのアク
セスと競合するため、主メモリ制御部にアドレスバッフ
ァと同じ段数のストアバッファとが必要になり、ｔ ２
パーシャルストア時には、ＦＣＣ生成のため、一旦、
主メモリの同一アドレスからデータをフェッチし、スト
アデータとマージしてから主メそすへ書き込む操作が必
要になる。この場合、たとえば１５サイクル程度の時間
を要しているから、主メモリ制御部に、１５段程度のア
ドレスパイプラインが必要となり、したがってストアデ
ータについても同じ段数のデータバッファが必要となっ
て、ハードウェア量が増大する。
トルデータ処理装置では、たとえば４エレメント（３２
バイト）もの並列データの同時ストアが行なわれるため
、主メモリ制御部に、大量のデータを保持できる機能を
もたせなければならない。たとえば、主メモリのアクセ
スにおいて、チャネルや他のスカラ処理装置からのアク
セスと競合するため、主メモリ制御部にアドレスバッフ
ァと同じ段数のストアバッファとが必要になり、ｔ ２
パーシャルストア時には、ＦＣＣ生成のため、一旦、
主メモリの同一アドレスからデータをフェッチし、スト
アデータとマージしてから主メそすへ書き込む操作が必
要になる。この場合、たとえば１５サイクル程度の時間
を要しているから、主メモリ制御部に、１５段程度のア
ドレスパイプラインが必要となり、したがってストアデ
ータについても同じ段数のデータバッファが必要となっ
て、ハードウェア量が増大する。
本発明の目的は、ベクトルデータ処理装置において、処
理速度を損わずにデータバッファ量ヲ削減することにあ
り、そのため、主メモリ制御部に対するメモリリクエス
ト信号およびアドレスの供給とデータの供給とを分離し
、メモリリクエスト信号およびアドレスの供給をまず行
なって主メモリへのアクセスが許可される場合に、主メ
モリ制御部へのデータ供給を行なうようにするものであ
る。
理速度を損わずにデータバッファ量ヲ削減することにあ
り、そのため、主メモリ制御部に対するメモリリクエス
ト信号およびアドレスの供給とデータの供給とを分離し
、メモリリクエスト信号およびアドレスの供給をまず行
なって主メモリへのアクセスが許可される場合に、主メ
モリ制御部へのデータ供給を行なうようにするものであ
る。
本発明の構成は、それにより、ベクトルレジスタト主メ
モリと、該ベクトルレジスタおよび主メモリの間でデー
タ転送を行なうアクセスパイプラインと、主メモリ制御
部とを有するベクトルデータ処理装置において、上記ア
クセスパイプラインはデータバッファをそなえ、ストア
命令により、メモリリクエストおよびアドレスを主メモ
リ制御部へ供給するとともに、ストアデータをベクトル
レジスタから読み出してデータバッファに貯、ｔておき
、主メモリへのストアが可能になったとき、主メモリ制
御部から出力されるストア許可信号によりデータバッフ
ァから主メモリ制御部へストアデータを読み出して、主
メモリヘスドアするように制御することを特徴とする。
モリと、該ベクトルレジスタおよび主メモリの間でデー
タ転送を行なうアクセスパイプラインと、主メモリ制御
部とを有するベクトルデータ処理装置において、上記ア
クセスパイプラインはデータバッファをそなえ、ストア
命令により、メモリリクエストおよびアドレスを主メモ
リ制御部へ供給するとともに、ストアデータをベクトル
レジスタから読み出してデータバッファに貯、ｔておき
、主メモリへのストアが可能になったとき、主メモリ制
御部から出力されるストア許可信号によりデータバッフ
ァから主メモリ制御部へストアデータを読み出して、主
メモリヘスドアするように制御することを特徴とする。
以下に、本発明を実施例にしたがって説明する。
第２図は、本発明実施例の構成図であり、第３図（α）
、（ｂ）はその動作シーケンスを示すタイムチャートで
ある。
、（ｂ）はその動作シーケンスを示すタイムチャートで
ある。
第２図において、ｌＯはアクセスパイプライン、ｌｌＦ
！、主メモリ制御部、１２は主メモリ、１３は加算器、
１４はアドレス変換部、１５はアドレスバッファ、１６
はアドレスパイプライン、１７乃至２２は一時保持用レ
ジスタ、２３はアクセス制御回路、２４はベクトル出力
レジスタＶＯＲ，２５はデータバッファ、２６はアライ
ン回路、２７はデータ操作部を示す。
！、主メモリ制御部、１２は主メモリ、１３は加算器、
１４はアドレス変換部、１５はアドレスバッファ、１６
はアドレスパイプライン、１７乃至２２は一時保持用レ
ジスタ、２３はアクセス制御回路、２４はベクトル出力
レジスタＶＯＲ，２５はデータバッファ、２６はアライ
ン回路、２７はデータ操作部を示す。
ベクトルデータは、４バイトあるいは８バイトをｌエレ
メントとして処理され、更にメモリアクセスは、４エレ
メントを同時並列に実行する。
メントとして処理され、更にメモリアクセスは、４エレ
メントを同時並列に実行する。
第３図（α）は、４エレメントのサイズ全体のデータを
そのままストアするベクトルフルストアラ実行する場合
のタイミングチャートであり、以下、この図に沿って説
明する。
そのままストアするベクトルフルストアラ実行する場合
のタイミングチャートであり、以下、この図に沿って説
明する。
まず、ベクトルストア命令が発信されたことにより、ア
クセスパイプライン１０の加算器１３は。
クセスパイプライン１０の加算器１３は。
ロジカルアドレスとディスタンス（８バイト）トにより
、エレメントの先頭アドレスを生成し、アドレス変換部
１４は、これを主メモリ１２の実アドレスに変換し、主
メモリ制御部１１にリクエストする。この実アドレスは
、主メモリ制御部１１に供給され、その中の８段構成の
アドレスバッファ１５に一旦格納される。他方、４エレ
メントのデータは、ＶＯＲ，２４からアクセスパイプラ
インのデータバッファ２５に一旦格納される。
、エレメントの先頭アドレスを生成し、アドレス変換部
１４は、これを主メモリ１２の実アドレスに変換し、主
メモリ制御部１１にリクエストする。この実アドレスは
、主メモリ制御部１１に供給され、その中の８段構成の
アドレスバッファ１５に一旦格納される。他方、４エレ
メントのデータは、ＶＯＲ，２４からアクセスパイプラ
インのデータバッファ２５に一旦格納される。
主メモリ制御部１１のアクセス制御回路２３は、プライ
オリティ制御機能をもち、プライオリティをとって主メ
モリ１２へのアクセスが許可される場合、主メモリ制御
部１１と主メモリ１２側の記憶制御部との間でＤＴＷ信
号（Ｄａｔａ ＴｒａｒＬｓｆｅｒＷａｒｒＬＬす）を
やりとりし、またアクセスパイプライン１０に対してプ
ライオリティ許可信号を送る。
オリティ制御機能をもち、プライオリティをとって主メ
モリ１２へのアクセスが許可される場合、主メモリ制御
部１１と主メモリ１２側の記憶制御部との間でＤＴＷ信
号（Ｄａｔａ ＴｒａｒＬｓｆｅｒＷａｒｒＬＬす）を
やりとりし、またアクセスパイプライン１０に対してプ
ライオリティ許可信号を送る。
アクセスパイプライン１０は、これによりデータバッフ
ァ２５からアライン回路２６へ、４エレメントのストア
データを並列に読み出し、主メモリ１２内のデータ配列
とインタフェースをとるためのアラインを行なう。なお
、データバッファ２５は、アドレスバッファ１５の段数
と同じ８段で構成されている。
ァ２５からアライン回路２６へ、４エレメントのストア
データを並列に読み出し、主メモリ１２内のデータ配列
とインタフェースをとるためのアラインを行なう。なお
、データバッファ２５は、アドレスバッファ１５の段数
と同じ８段で構成されている。
アラインされたストアデータは、直ちに主メモリ制御部
１１のデータ操作部２７に供給され、Ｅｃｃ（エラーチ
ェックコード）が付加される。
１１のデータ操作部２７に供給され、Ｅｃｃ（エラーチ
ェックコード）が付加される。
ここで、主メモリ制御部１１は、主メモリ１２ヘスドア
リクエストおよびアドレス、ストアデータを送り、デー
タのストアを実行させる。
リクエストおよびアドレス、ストアデータを送り、デー
タのストアを実行させる。
第３図（ｂ）は、パーシャルストアを実行する場合のタ
イミングチャートである。パーシャルストアの場合には
、ストアデータがストア単位である４エレメントのフル
サイズになっていないため、主メモリ内の有効データを
破壊しないよう、一旦、主メモリの対応アドレスのデー
タをフェッチして、そのフェッチデータとストアデータ
をマージし、そのマージされたデータについてＥＣＣを
作成してからストアする手順がとられる。
イミングチャートである。パーシャルストアの場合には
、ストアデータがストア単位である４エレメントのフル
サイズになっていないため、主メモリ内の有効データを
破壊しないよう、一旦、主メモリの対応アドレスのデー
タをフェッチして、そのフェッチデータとストアデータ
をマージし、そのマージされたデータについてＥＣＣを
作成してからストアする手順がとられる。
したがって、パーシャルストアでは、メモリリクエスト
についてのプライオリティが許可されたあとに主メモリ
フェッチの動作が挿入され、またアライ／のあとにＥＣ
Ｃ付加とともにマージ処理が行なわれる点が、第３図（
α）のフルストアの動作シーケンスと相違しているとこ
ろである０具体的な動作では、上記した主メモリのフェ
ッチ動作の間（たとえば、１５サイクルの時間とする）
、そのアドレスは、１５段のアドレスパイプライン１６
を回され、そこから主メモリへのアドレス出力レジスタ
２２へ現われるようにされる。
についてのプライオリティが許可されたあとに主メモリ
フェッチの動作が挿入され、またアライ／のあとにＥＣ
Ｃ付加とともにマージ処理が行なわれる点が、第３図（
α）のフルストアの動作シーケンスと相違しているとこ
ろである０具体的な動作では、上記した主メモリのフェ
ッチ動作の間（たとえば、１５サイクルの時間とする）
、そのアドレスは、１５段のアドレスパイプライン１６
を回され、そこから主メモリへのアドレス出力レジスタ
２２へ現われるようにされる。
そしてその間の適切なタイミングにおいて、アクセスパ
イプライン１０へ制御信号を出力し、データバッファ２
５からアライン回路２６への、ストアデータの読み出し
を行ない、アラインしたあと、データ操作部２７に供給
する。データ操作部２７では、上記したようにＥＣＣ付
加と、先にフェッチしたデータとの間でのマージを行な
い、主メモ＼、 す１２へ出力する。なお、上記したタイミングは、ちょ
うどこのとき、アドレスパイプライン１６を回っていた
アドレスがレジスタ２２に出力されているように選ばれ
る０このようにして、パーシャルストアが実行される。
イプライン１０へ制御信号を出力し、データバッファ２
５からアライン回路２６への、ストアデータの読み出し
を行ない、アラインしたあと、データ操作部２７に供給
する。データ操作部２７では、上記したようにＥＣＣ付
加と、先にフェッチしたデータとの間でのマージを行な
い、主メモ＼、 す１２へ出力する。なお、上記したタイミングは、ちょ
うどこのとき、アドレスパイプライン１６を回っていた
アドレスがレジスタ２２に出力されているように選ばれ
る０このようにして、パーシャルストアが実行される。
データバッファ２５に空きが生じると、アクセスパイプ
ライン１０は自動的にレジスタの読み出しの制御回路に
より、ベクトルレジスタあるいは９
、へ。
ライン１０は自動的にレジスタの読み出しの制御回路に
より、ベクトルレジスタあるいは９
、へ。
マスクレジスタにある次のストアデータを読み出し、ｖ
ＯＲを介してデータバッファ２５へ転送させる。
ＯＲを介してデータバッファ２５へ転送させる。
以上のように、本発明によれば、ストアデータは、常に
主メモリへのアクセスが可能になった場合に限り主メモ
リ制御部へ供給されるため、従来、メモリリクエストと
、同時に無条件にストアデータを供給していたのにくら
べ、データバッファの利用効率が上り、データバッファ
の容量を削減することができる。
主メモリへのアクセスが可能になった場合に限り主メモ
リ制御部へ供給されるため、従来、メモリリクエストと
、同時に無条件にストアデータを供給していたのにくら
べ、データバッファの利用効率が上り、データバッファ
の容量を削減することができる。
第１図はベクトルデータ処理装置における記憶制御機構
のブロック図、第２図は本発明実施例の構成図、第３図
（ＬＬ）、（Ａ）は実施例動作を示すタイムチャートで
ある。 図中、ｌ（ｌアクセスパイプライン、１１は主メモリ制
御部、１２は主メそ’Ｌ１３Ｆｉ加算器、１４はアドレ
ス変換部、１５Ｆｉアドレスバツフア、０ １６はアドレスパイプライン、２３はアクセス制御回路
、２５はデータバッファ、２６はアライン回路、２７は
データ操作部を表わす。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣 （外１名）
のブロック図、第２図は本発明実施例の構成図、第３図
（ＬＬ）、（Ａ）は実施例動作を示すタイムチャートで
ある。 図中、ｌ（ｌアクセスパイプライン、１１は主メモリ制
御部、１２は主メそ’Ｌ１３Ｆｉ加算器、１４はアドレ
ス変換部、１５Ｆｉアドレスバツフア、０ １６はアドレスパイプライン、２３はアクセス制御回路
、２５はデータバッファ、２６はアライン回路、２７は
データ操作部を表わす。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣 （外１名）
Claims (2)
- （１） ベクトルレジスタと主メモリと、該ベクトル
レジスタおよび主メモリの間でデータ転送を行なうアク
セスパイプラインと、主メモリ制御部とを有するベクト
ルデータ処理装置において、上記アクセスパイプライン
はデータバッファをそなえ、ストア命令により、メモリ
リクエストおよびアルドレスを主メモリ制御部へ供給す
るとともに、ストアデータをベクトルレジスタから読み
出してデータバッファに貯えておき、主メモリへのスト
アが可能になったとき、主メモリ制御部から出方される
ストア許可信号によりデータバッファから主メモリ制御
部へストアデータを読み出して、主メモリヘスドアする
ように制御することを特徴とするベクトルデータ記憶制
御方式。 - （２） 前記第１項において、主メモリ制御部から出
力されるストア許可信号は、フルストアの場合にプライ
オリティ許可信号であり、かつパーシャルストアの場合
にアドレスパイプラインからのタイミング信号であるこ
とを特徴とするベクトルデータ記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231894A JPS59123973A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231894A JPS59123973A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123973A true JPS59123973A (ja) | 1984-07-17 |
| JPS6341106B2 JPS6341106B2 (ja) | 1988-08-15 |
Family
ID=16930697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231894A Granted JPS59123973A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123973A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180669A (ja) * | 1988-01-13 | 1989-07-18 | Hitachi Ltd | 記憶制御方式 |
-
1982
- 1982-12-29 JP JP57231894A patent/JPS59123973A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180669A (ja) * | 1988-01-13 | 1989-07-18 | Hitachi Ltd | 記憶制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6341106B2 (ja) | 1988-08-15 |
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