JPH04120652A - 並列処理装置 - Google Patents
並列処理装置Info
- Publication number
- JPH04120652A JPH04120652A JP2242141A JP24214190A JPH04120652A JP H04120652 A JPH04120652 A JP H04120652A JP 2242141 A JP2242141 A JP 2242141A JP 24214190 A JP24214190 A JP 24214190A JP H04120652 A JPH04120652 A JP H04120652A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- memory
- data
- string
- fifo memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 69
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 101150098958 CMD1 gene Proteins 0.000 description 3
- 101100382321 Caenorhabditis elegans cal-1 gene Proteins 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Advance Control (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、複数のプロセッサによりパイプライン方式
でデータ処理を行う並列処理装置に関する。
でデータ処理を行う並列処理装置に関する。
従来の技術
従来のパイプライン方式の並列処理装置の基本的な構成
を第２図に示している。この例では説明を簡単にするた
め、プロセッサ数を３としている。
を第２図に示している。この例では説明を簡単にするた
め、プロセッサ数を３としている。
各プロセッサ１．２．３および共有メモリ６ｏとが共通
のバス４ｏで結合され、バス調停回路６０の制御によっ
て各プロセッサ１．２．３がバス４０上で競合しないよ
うに動作する。また、共有メモＩＪ ｓｏには第３図に
示す各エリアが設定されている。
のバス４ｏで結合され、バス調停回路６０の制御によっ
て各プロセッサ１．２．３がバス４０上で競合しないよ
うに動作する。また、共有メモＩＪ ｓｏには第３図に
示す各エリアが設定されている。
プロセンサ１は共有メモリ６０上の入カデータバノファ
ア０内のデータを読み取って処理し、その結果をバνフ
ァ１２に書き込む。プロセッサ２はバッファ１２のデー
タを読み取って処理し、その結果をバッファ２３に書き
込む。プロセッサ３はバッファ２３のデータを読み取っ
て処理し、その結果を出力データバッファ８０に書き込
む。この動作が並行的に進められ、パイプライン処理が
行われる。
ア０内のデータを読み取って処理し、その結果をバνフ
ァ１２に書き込む。プロセッサ２はバッファ１２のデー
タを読み取って処理し、その結果をバッファ２３に書き
込む。プロセッサ３はバッファ２３のデータを読み取っ
て処理し、その結果を出力データバッファ８０に書き込
む。この動作が並行的に進められ、パイプライン処理が
行われる。
前記の動作において、プロセッサｉ （ｉ ： １．２
．３）はバスリクエスト信号ｒｉをバス調停回路６０に
出力し、調停回路６ｏからのバスアクノリッジ信号ａ１
を得てから、バス４０を専有して共有メモリ６０にアク
セスすることができる。
．３）はバスリクエスト信号ｒｉをバス調停回路６０に
出力し、調停回路６ｏからのバスアクノリッジ信号ａ１
を得てから、バス４０を専有して共有メモリ６０にアク
セスすることができる。
プロセッサ１とプロセッサ２はバッファ１２を共有して
いるが、−例として、バッファ１２がトグルバッファと
して使用されるものとする。この場合、ブロックＢ１と
ブロックＢ２とに等分されていて、プロセッサ１かもの
データによってどちらか一方のブロックが満杯になると
、プロセッサ１は共有メモリ６０上のコマンドエリア１
２に満杯になったブロックの番号と処理スタートコマン
ドとパラメータを書き込んで、プロセッサ２に割り込み
信号ｉｘ２を送る。一方プロセッサ２は、コマンドエリ
ア１２で指定された処理を終了すると、コマンドエリア
２１に終了コマンドを書き、プロセッサ１に割り込み信
号１２１を送る。この信号２１を受けてプロセッサ１は
、バッファ１２の前記の満杯ブロックが再び空になり、
そこにデータを書き込めることを知る。
いるが、−例として、バッファ１２がトグルバッファと
して使用されるものとする。この場合、ブロックＢ１と
ブロックＢ２とに等分されていて、プロセッサ１かもの
データによってどちらか一方のブロックが満杯になると
、プロセッサ１は共有メモリ６０上のコマンドエリア１
２に満杯になったブロックの番号と処理スタートコマン
ドとパラメータを書き込んで、プロセッサ２に割り込み
信号ｉｘ２を送る。一方プロセッサ２は、コマンドエリ
ア１２で指定された処理を終了すると、コマンドエリア
２１に終了コマンドを書き、プロセッサ１に割り込み信
号１２１を送る。この信号２１を受けてプロセッサ１は
、バッファ１２の前記の満杯ブロックが再び空になり、
そこにデータを書き込めることを知る。
バッファ２３を使ってデータを受は渡しするプロセッサ
２とプロセッサ３についても、前記と同様に、共有メモ
リ６０上のコマンドエリア２３と３２、それに割り込み
信号＋２３と１３２によってバッファアクセスや処理の
スタート／エンドの同期をとっている。
２とプロセッサ３についても、前記と同様に、共有メモ
リ６０上のコマンドエリア２３と３２、それに割り込み
信号＋２３と１３２によってバッファアクセスや処理の
スタート／エンドの同期をとっている。
発明が解決しようとする課題
前述した従来の装置では、複数のプロセッサがバスを共
有する構造であるため、バスの競合を調停する回路が当
然必要であり、各プロセッサはバスをリクエストしてか
らバスを専有可能になるまで待たされる。つまり、バス
調停回路という複雑なハードウェアが必要であるととも
に、バス調停の待ち時間のために全体として処理スピー
ドが低下する。
有する構造であるため、バスの競合を調停する回路が当
然必要であり、各プロセッサはバスをリクエストしてか
らバスを専有可能になるまで待たされる。つまり、バス
調停回路という複雑なハードウェアが必要であるととも
に、バス調停の待ち時間のために全体として処理スピー
ドが低下する。
また、各プロセッサがバッファのデータを読み書きする
場合、バッファが満杯か空かをチエツクしたり、リード
／ライトポインタの更新を行う必要があり、これらの操
作を行うためのソフトウェアが複雑化し、そのため処理
スピードが低下する。
場合、バッファが満杯か空かをチエツクしたり、リード
／ライトポインタの更新を行う必要があり、これらの操
作を行うためのソフトウェアが複雑化し、そのため処理
スピードが低下する。
また、プロセッサ間の処理の同期を割り込みによってと
っているが、その割り込み処理のためのソフトウェアの
構造が複雑になり、デバンクも難しくなる。
っているが、その割り込み処理のためのソフトウェアの
構造が複雑になり、デバンクも難しくなる。
この発明は前述した従来の問題点に鑑みなされたもので
、その目的は、ハードウェアおよびソフトウェアを簡素
化することができ、しかも従来よりも高速にパイプライ
ン処理を実行することができるようにした並列処理装置
を提供することにある。
、その目的は、ハードウェアおよびソフトウェアを簡素
化することができ、しかも従来よりも高速にパイプライ
ン処理を実行することができるようにした並列処理装置
を提供することにある。
課題を解決するための手段
そこでこの発明では、複数のプロセッサをＦＩＦＯ（フ
ァーストイン・ファーストアウト）メモリを介して直列
的に結合するとともに、先頭のプロセッサに入力データ
メモリを、末尾のプロセッサに出力データメモリをそれ
そ′れ結合し、前記入力データメモリに格納されている
処理対象のデータ列と処理内容を示すコマンド列とを先
頭のプロセッサが読み取って前記ＦＩＦＯメモリを介し
て後段のプロセッサに順送りするとともに、各プロセッ
サは指定されたデータ列に指定された処理を施し、その
処理済みのデータ列に識別子を付加して前記ＦＩＦＯメ
モリを介して後段のプロセッサに順送りし、末尾のプロ
セッサが前記出力データメモリに最終的な処理済みデー
タ列を書き込むように構成した。
ァーストイン・ファーストアウト）メモリを介して直列
的に結合するとともに、先頭のプロセッサに入力データ
メモリを、末尾のプロセッサに出力データメモリをそれ
そ′れ結合し、前記入力データメモリに格納されている
処理対象のデータ列と処理内容を示すコマンド列とを先
頭のプロセッサが読み取って前記ＦＩＦＯメモリを介し
て後段のプロセッサに順送りするとともに、各プロセッ
サは指定されたデータ列に指定された処理を施し、その
処理済みのデータ列に識別子を付加して前記ＦＩＦＯメ
モリを介して後段のプロセッサに順送りし、末尾のプロ
セッサが前記出力データメモリに最終的な処理済みデー
タ列を書き込むように構成した。
作用
各プロセッサは前記ＦＩＦＯメモリを予め定められたア
ドレスでアクセスすることができ、ＦＩＦＯメモリから
のエンプティ信号とフル信号とを見ながらＦＩＦＯメモ
リへの読み書きを制御することができる。また各プロセ
ッサは、コマンド列を前記ＦＩＦＯメモリを介して後段
のブロモｙすに順送りすることで、プロセッサ間の処理
の同期をとる。
ドレスでアクセスすることができ、ＦＩＦＯメモリから
のエンプティ信号とフル信号とを見ながらＦＩＦＯメモ
リへの読み書きを制御することができる。また各プロセ
ッサは、コマンド列を前記ＦＩＦＯメモリを介して後段
のブロモｙすに順送りすることで、プロセッサ間の処理
の同期をとる。
実施例
第１図は３つのプロセッサで構成した本発明による並列
処理装置の一実施例を示し２ている。
処理装置の一実施例を示し２ている。
各プロセッサ１．２．３はそれぞれ独立した８ビツト幅
のバス６．７．８を有している。先頭のプロセｙす１に
は入力データメモリ９とＦＩＦＯメモリ４の入力端がバ
ス６を介して接続され、プロセッサ２にはＦＩＦＯメモ
リ４の出力端とＦＩＦＯメモリ５０入力端がバス７を介
して接続され、プロセッサ３にはＦＩＦＯメモリ６の出
力端と出力データメモ１Ｊ１ｏがバス８を介して接続さ
れている。
のバス６．７．８を有している。先頭のプロセｙす１に
は入力データメモリ９とＦＩＦＯメモリ４の入力端がバ
ス６を介して接続され、プロセッサ２にはＦＩＦＯメモ
リ４の出力端とＦＩＦＯメモリ５０入力端がバス７を介
して接続され、プロセッサ３にはＦＩＦＯメモリ６の出
力端と出力データメモ１Ｊ１ｏがバス８を介して接続さ
れている。
ＦＩＦＯメモリ４は９ビツト幅で、バス６上の８ビツト
幅の信号にプロセッサ１の出力する１ビツトの識別信号
Ｃ１が付加されて書き込まれる。
幅の信号にプロセッサ１の出力する１ビツトの識別信号
Ｃ１が付加されて書き込まれる。
同様にＦＩＦＯメモリ６も９ビツト幅で、バス７上の８
ビツト幅の信号にプロセッサ２の出力する１ビツトの識
別信号Ｃ２が付加されて書き込まれる。
ビツト幅の信号にプロセッサ２の出力する１ビツトの識
別信号Ｃ２が付加されて書き込まれる。
また第１図にお℃・て、ｆ４とＣ４はそれぞれＦＩＦＯ
メモリ４のフル信号とエンプティ信号、ｆ５とＣ５はそ
れぞれＦＩＦＯメモリ５のフル信号とエンプティ信号、
ｒｌとｗｉ（ｉ＝１．２．３）はそれぞれプロセッサ１
のリード信号とライト信号である。
メモリ４のフル信号とエンプティ信号、ｆ５とＣ５はそ
れぞれＦＩＦＯメモリ５のフル信号とエンプティ信号、
ｒｌとｗｉ（ｉ＝１．２．３）はそれぞれプロセッサ１
のリード信号とライト信号である。
以上のように構成された並列処理装置について、以下そ
のパイプライン処理の動作を説明する。
のパイプライン処理の動作を説明する。
入力データメモリ９には、プロセッサ１に対して実行す
べき処理内容を指定するコマンドｃｍｄ １と、プロセ
ッサ２に対して実行すべき処理内容を指定するコマンド
ｃｍｄ ２と、プロセッサ３に対して実行すべき処理内
容を指定するコマンドｃｍｄ ３と、処理対象となるデ
ータ列ＤＯが格納されている。
べき処理内容を指定するコマンドｃｍｄ １と、プロセ
ッサ２に対して実行すべき処理内容を指定するコマンド
ｃｍｄ ２と、プロセッサ３に対して実行すべき処理内
容を指定するコマンドｃｍｄ ３と、処理対象となるデ
ータ列ＤＯが格納されている。
フロセッサ１は入力データメモリ９にリード信号ｒｌを
与え、前記のコマンドｃｍｄ １、ｃｍｄ ２、ｃｍｄ
３およびデータ列Ｄｏをメモリ９かも読み出し、そのう
ちのコマンドｃｍｄ １で指定された処理を前記データ
列Ｄｏに対して実行する。その処理が終ったらプロセッ
サ１は、残りのコマンドｃｍｄ２、ｃｍｄ ３と処理済
みのデータ列Ｄ＋、それにＥＯＤ （エンド・オプ・デ
ータ）コマンドを順番にＦＩＦＯメモリ４に入力する。
与え、前記のコマンドｃｍｄ １、ｃｍｄ ２、ｃｍｄ
３およびデータ列Ｄｏをメモリ９かも読み出し、そのう
ちのコマンドｃｍｄ １で指定された処理を前記データ
列Ｄｏに対して実行する。その処理が終ったらプロセッ
サ１は、残りのコマンドｃｍｄ２、ｃｍｄ ３と処理済
みのデータ列Ｄ＋、それにＥＯＤ （エンド・オプ・デ
ータ）コマンドを順番にＦＩＦＯメモリ４に入力する。
そのとき同時に、コマンドｃｍｄ２、ｃｍｄ ３とＥＯ
Ｄコマンドには識別信号Ｃに“１“を付加し、処理済み
データ列Ｄ１には識別信号ＣＨ−”Ｏ″を付加して、そ
れぞれＦ工ＦＯメモリ４に入力する。なお、プロセッサ
１はＦＩＦＯメモリ４に入力を行う際に、フル信号ｆ４
によってＦＩＦＯメモリ４が満杯か否かをチエツクし、
満杯であれば待ち、そうでなければライト信号ｗ１を発
してＦＩＦＯメモリ４に入力を行う。
Ｄコマンドには識別信号Ｃに“１“を付加し、処理済み
データ列Ｄ１には識別信号ＣＨ−”Ｏ″を付加して、そ
れぞれＦ工ＦＯメモリ４に入力する。なお、プロセッサ
１はＦＩＦＯメモリ４に入力を行う際に、フル信号ｆ４
によってＦＩＦＯメモリ４が満杯か否かをチエツクし、
満杯であれば待ち、そうでなければライト信号ｗ１を発
してＦＩＦＯメモリ４に入力を行う。
プロセッサ２はＦＩＦＯメモリ４のエンプティ信号ｅ４
を随時チエツクし、ＦＩＦＯメモリ４が空でない場合は
リード信号ｒ２を発してＦＩＰＯメモリ４の内容を順次
読み出す。こうすることで、プロセッサ１がＦＩＦＯメ
モリ４に入力した前記コマンドｃｍｄ ２、ｃｍｄ ３
、データ列Ｄ１、ＥＯＤコマンドをプロセッサ２が順番
に受けとる。プロセッサ２は前記の識別信号ＣＩ（Ｃ１
′）によってコマンドとデータとを識別し、そのうちの
コマンドｃｍｄ ２で指定された処理を前記データ列Ｄ
１に対ｌ−で実行する。その処理が終ったらプロセッサ
２は、残りのコマンドｃｍｄ３と処理済みのデータ列Ｄ
２、それにＥＯＤコマンドをそれぞれに識別信号Ｃ２（
コマンドに”１″、データに”０”）を付加してＦＩＦ
Ｏメモリ５に入力する。プロセッサ２がＦ’ＩＦＯメモ
リ６に入力を行う際に、フル信号ｆ５によってＦＩＦＯ
メモリ６が満杯か否かをチエツクし、満杯であれば待ち
、そうでなければライト信号Ｗ２を発してＦＩＦＯメモ
リ５に入力を行う。
を随時チエツクし、ＦＩＦＯメモリ４が空でない場合は
リード信号ｒ２を発してＦＩＰＯメモリ４の内容を順次
読み出す。こうすることで、プロセッサ１がＦＩＦＯメ
モリ４に入力した前記コマンドｃｍｄ ２、ｃｍｄ ３
、データ列Ｄ１、ＥＯＤコマンドをプロセッサ２が順番
に受けとる。プロセッサ２は前記の識別信号ＣＩ（Ｃ１
′）によってコマンドとデータとを識別し、そのうちの
コマンドｃｍｄ ２で指定された処理を前記データ列Ｄ
１に対ｌ−で実行する。その処理が終ったらプロセッサ
２は、残りのコマンドｃｍｄ３と処理済みのデータ列Ｄ
２、それにＥＯＤコマンドをそれぞれに識別信号Ｃ２（
コマンドに”１″、データに”０”）を付加してＦＩＦ
Ｏメモリ５に入力する。プロセッサ２がＦ’ＩＦＯメモ
リ６に入力を行う際に、フル信号ｆ５によってＦＩＦＯ
メモリ６が満杯か否かをチエツクし、満杯であれば待ち
、そうでなければライト信号Ｗ２を発してＦＩＦＯメモ
リ５に入力を行う。
プロセッサ３はＦ’ＩＦＯメモリ５のエンプティ信号ｅ
５を随時チエツクし、ＦＩＦＯメモリ６が空でない場合
はリード信号ｒ３を発してＦＩＦＯメモリ６の内容を順
次読み出す。こうすることで、プロセッサ２がＦＩＦＯ
メモリ６に入力したコマンドｃｍｄ ３、データ列Ｄ２
、ＥＯＤコマンドをフロセッサ３が順番に受けとる。プ
ロセッサ３は前記の識別信号ｃ２（ｃ２’）によってコ
マンドとデータとを識別し、そのうちのコマンドｃｍｄ
３で指定された処理を前記データ列Ｄ２に対して実行し
、その結果データ列Ｄ３を得る。そして、ライト信号ｗ
３を発して出力データメモリ１０に処理済みのデータ列
Ｄ３を書き込む。
５を随時チエツクし、ＦＩＦＯメモリ６が空でない場合
はリード信号ｒ３を発してＦＩＦＯメモリ６の内容を順
次読み出す。こうすることで、プロセッサ２がＦＩＦＯ
メモリ６に入力したコマンドｃｍｄ ３、データ列Ｄ２
、ＥＯＤコマンドをフロセッサ３が順番に受けとる。プ
ロセッサ３は前記の識別信号ｃ２（ｃ２’）によってコ
マンドとデータとを識別し、そのうちのコマンドｃｍｄ
３で指定された処理を前記データ列Ｄ２に対して実行し
、その結果データ列Ｄ３を得る。そして、ライト信号ｗ
３を発して出力データメモリ１０に処理済みのデータ列
Ｄ３を書き込む。
以上の動作を連続的、並列的に行うことでパイプライン
処理が行われる。
処理が行われる。
発明の効果
以上詳細に説明したように、この発明の並列グ理では、
各プロセッサがバスの競合を起こすことな（ＦＩＦＯメ
モリにアクセスできるので、従牙のようなバス調停の必
要がなく、ハードウェアＣ簡素化と処理速度の向上が可
能となる。また、省プロセッサはＦＩＦＯメモリのエン
プティ信号とフル信号とを見ながら予め定められたアド
レスてＦＩＦＯメモリにアクセスするので、データをフ
ロック単位で管理する必要がなくなり、したがってソフ
トウェアによるバッファ管理が著しく蘭学になり、処理
速度が向上する。また、ＦＩＦＯメモリを介してコマン
ド列とデータ列とを受は渡すことでプロセンサ間の同期
がとれるので、割り込み処理で同期をとる必要がなくな
り、ソフトウェアを大幅に簡素化することができる。
各プロセッサがバスの競合を起こすことな（ＦＩＦＯメ
モリにアクセスできるので、従牙のようなバス調停の必
要がなく、ハードウェアＣ簡素化と処理速度の向上が可
能となる。また、省プロセッサはＦＩＦＯメモリのエン
プティ信号とフル信号とを見ながら予め定められたアド
レスてＦＩＦＯメモリにアクセスするので、データをフ
ロック単位で管理する必要がなくなり、したがってソフ
トウェアによるバッファ管理が著しく蘭学になり、処理
速度が向上する。また、ＦＩＦＯメモリを介してコマン
ド列とデータ列とを受は渡すことでプロセンサ間の同期
がとれるので、割り込み処理で同期をとる必要がなくな
り、ソフトウェアを大幅に簡素化することができる。
さらに、処理対象のデータ列とともに処理内容を示すコ
マンド列をＦＩＦＯメモリを介して各プロセッサに流す
ように構成したので、最初の入力データメモリにセット
するコマンド列を変更するだけでバイブライン処理の内
容を変えることができ、フレキシビリティに富んた゛汎
用性の高い装置となる。
マンド列をＦＩＦＯメモリを介して各プロセッサに流す
ように構成したので、最初の入力データメモリにセット
するコマンド列を変更するだけでバイブライン処理の内
容を変えることができ、フレキシビリティに富んた゛汎
用性の高い装置となる。
【図面の簡単な説明】
第１図は本発明の一実施例による並列処理装置のブロッ
ク図、第２図は従来の並列処理装置のブロック図、第３
図は第２図の従来装置における共有メモリのデータ配置
図である。 ６、ア、８・・・バス＞ ｆ４、ｆ ５−・・フル信
号、ｅ４、ｅ５”’エンプティ信号ｓ ｒｌ、ｒ２、
ｒ３”’リード信号、ｗｌ、ｗ２、ｗ３・・・ライト信
号、ｃｌ、ｃ２・・・識別信号。
ク図、第２図は従来の並列処理装置のブロック図、第３
図は第２図の従来装置における共有メモリのデータ配置
図である。 ６、ア、８・・・バス＞ ｆ４、ｆ ５−・・フル信
号、ｅ４、ｅ５”’エンプティ信号ｓ ｒｌ、ｒ２、
ｒ３”’リード信号、ｗｌ、ｗ２、ｗ３・・・ライト信
号、ｃｌ、ｃ２・・・識別信号。
Claims (1)
- 複数のプロセッサをＦＩＦＯメモリを介して直列的に
結合するとともに、先頭のプロセッサに入力データメモ
リを、末尾のプロセッサに出力データメモリをそれぞれ
結合し、前記入力データメモリに格納されている処理対
象のデータ列と処理内容を示すコマンド列とを先頭のプ
ロセッサが読み取つて前記ＦＩＦＯメモリを介して後段
のプロセッサに順送りするとともに、各プロセッサは指
定されたデータ列に指定された処理を施し、その処理済
みのデータ列に識別子を付加して前記ＦＩＦＯメモリを
介して後段のプロセッサに順送りし、末尾のプロセッサ
が前記出力データメモリに最終的な処理済みデータ列を
書き込むことを特徴とする並列処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242141A JPH07104845B2 (ja) | 1990-09-11 | 1990-09-11 | 並列処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242141A JPH07104845B2 (ja) | 1990-09-11 | 1990-09-11 | 並列処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04120652A true JPH04120652A (ja) | 1992-04-21 |
| JPH07104845B2 JPH07104845B2 (ja) | 1995-11-13 |
Family
ID=17084926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2242141A Expired - Fee Related JPH07104845B2 (ja) | 1990-09-11 | 1990-09-11 | 並列処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104845B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06266284A (ja) * | 1993-03-11 | 1994-09-22 | Nec Corp | 暗号化装置 |
| US6741596B1 (en) * | 1998-12-03 | 2004-05-25 | Nec Corporation | Pipeline type processor for asynchronous transfer mode (ATM) cells |
| WO2006013839A1 (ja) * | 2004-08-04 | 2006-02-09 | Matsushita Electric Industrial Co., Ltd. | アレイ型演算装置 |
| JP2009093501A (ja) * | 2007-10-10 | 2009-04-30 | Canon Inc | 画像処理装置及びその制御方法 |
| JP2011141791A (ja) * | 2010-01-08 | 2011-07-21 | Mitsubishi Electric Corp | 並列信号処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205965A (ja) * | 1989-02-03 | 1990-08-15 | Pfu Ltd | パイプラインプロセッサシステムの構成方式 |
-
1990
- 1990-09-11 JP JP2242141A patent/JPH07104845B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205965A (ja) * | 1989-02-03 | 1990-08-15 | Pfu Ltd | パイプラインプロセッサシステムの構成方式 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06266284A (ja) * | 1993-03-11 | 1994-09-22 | Nec Corp | 暗号化装置 |
| US6741596B1 (en) * | 1998-12-03 | 2004-05-25 | Nec Corporation | Pipeline type processor for asynchronous transfer mode (ATM) cells |
| WO2006013839A1 (ja) * | 2004-08-04 | 2006-02-09 | Matsushita Electric Industrial Co., Ltd. | アレイ型演算装置 |
| US7606996B2 (en) | 2004-08-04 | 2009-10-20 | Panasonic Corporation | Array type operation device |
| JP2009093501A (ja) * | 2007-10-10 | 2009-04-30 | Canon Inc | 画像処理装置及びその制御方法 |
| JP2011141791A (ja) * | 2010-01-08 | 2011-07-21 | Mitsubishi Electric Corp | 並列信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07104845B2 (ja) | 1995-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920006851A (ko) | 데이터 처리시스템 및 방법 | |
| JPS5975365A (ja) | ベクトル処理装置 | |
| JPH04306748A (ja) | 情報処理装置 | |
| JPH04120652A (ja) | 並列処理装置 | |
| JPH08161254A (ja) | 情報処理システムおよびそのバス調停方式 | |
| US5623685A (en) | Vector register validity indication to handle out-of-order element arrival for a vector computer with variable memory latency | |
| EP0073081B1 (en) | Data processing system having a control device for controlling an intermediate memory during a bulk data transport between a source device and a destination device | |
| JPS6120906B2 (ja) | ||
| JPH07319829A (ja) | データ転送方法 | |
| JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
| JPS6381557A (ja) | デユアルポ−トメモリ | |
| JP2000305751A (ja) | 並列ソート装置及び該装置のプログラムを記録した記録媒体 | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPS6024666A (ja) | 高速ｄｍａ装置 | |
| JPS61136131A (ja) | 情報処理装置 | |
| JPH0322053A (ja) | ムーブ・イン・バッファ制御方式 | |
| JPS60134366A (ja) | ダイレクト・メモリ・アクセス・アドレス管理方式 | |
| EP0098170A2 (en) | Access control processing system in computer system | |
| JPS63187349A (ja) | 記憶装置 | |
| JPS62144256A (ja) | ２アドレスポ−ト・メモリシステム | |
| JPS6257050A (ja) | 共有メモリ装置 | |
| JPH01191964A (ja) | メモリバスデータ転送方法 | |
| JPS61156454A (ja) | デ−タ転送制御装置 | |
| JPH09259074A (ja) | メモリーアクセス回路 | |
| JPH0423159A (ja) | 共有メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |