JPH0463430B2

JPH0463430B2 -

Info

Publication number: JPH0463430B2
Application number: JP58123245A
Authority: JP
Inventors: Koichiro Omoda; Shigeo Nagashima
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-07-08
Filing date: 1983-07-08
Publication date: 1992-10-09
Also published as: DE3485166D1; EP0131284B1; EP0131284A2; EP0131284A3; US4680730A; JPS6015771A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はベクトル演算を高速に実行可能なベク
トルプロセツサに関し、特に、DOループ等の操
返し処理中に条件文を含む処理に於て、条件が不
成立となる処理での本来不要なベクトルデータを
削除し、効率良いメモリへのデータアクセスを行
なうベクトルプロセツサの記憶制御方式に関す
る。

〔発明の背景〕

第１図は科学技術計算で一般的に用いられてい
るFORTRANプログラムでの条件文を含むDOル
ープの１例である。

このDOループ処理は従来のベクトルプロセツ
サでは、第２図に示すような手順で行なわれてい
た。即ち、まず、主記憶に格納されたベクトルデ
ータＡ（１−ｎ）を順次読出してベクトルレジス
タVR₀（１−ｎ）に格納する。

そして、VR₀（１−ｎ）を0.0と比較し、その結
果等しいとき１を、等しくないとき０をベクトル
マスクレジスタVMR₀（１−ｎ）の対応する要素
番号に順次格納する。次に、ベクトルデータＣ
（１〜ｎ），Ｄ（１〜ｎ）を主記憶から読出して、
各々、ベクトルレジスタVR₁（１〜ｎ），VR₂（１
〜ｎ）に格納する。

引続いて、VMR₀（１〜ｎ）を順次読出して、
値が１であればVR₂（１〜ｎ）の対応する要素番
号の内容をVR₃（１〜ｎ）の対応する要素番号に
格納し、値が０であればVR₁（１〜ｎ）の対応す
る要素番号の内容、VR₃（１〜ｎ）の対応する要
素番号に格納し、最後に、VR₃（１〜ｎ）を主記
憶上のオベランドＢ（１〜ｎ）に書込む。

ここで、図中のの処理で、ベクトルデータＣ
（１〜ｎ）の読出しに於て、VMR₀（１〜ｎ）のう
ち値が１に対応する要素の読出しデータは本来不
要であり、また、の処理でベクトルデータＤ
（１〜ｎ）の読出しに於て、VMR₀（１〜ｎ）のう
ち値が０に対応する要素の読出しデータも本来不
要であるため、主記憶からの無駄な読出しが発生
してしまうという問題点があつた。

また、，の処理に於て、上述した如くベク
トルデータＣ（１〜ｎ），Ｄ（１〜ｎ）の読出しで
有効データのみをベクトルレジスタに格納でき、
また、の処理でベクトルレジスタVR₂をVR₁に
換えれば、の処理は削除可能となる。

但し、この場合、の処理ではVR₃をVR₁にす
る必要がある。更に、の処理が削除可能と同時
に、使用するベクトルレジスタの個数も減少でき
るという効果もある。，のようにマスク情報
に基づいた主記憶からのデータ読出し処理を、マ
スク付きデータ読出しと呼ぶこととする。

〔発明の目的〕

従つて、本発明は上述した従来技術の問題点を
除去し、処理に必要なデータのみをベクトルレジ
スタに読出すように制御し、効率良いベクトルプ
ロセツサを提供することが目的である。

〔発明の概要〕

第３図は第１図の例題を本発明に基づく処理方
式で実行した場合の手順を示している。

図中、，，は、各々第２図の，，
と同様の処理である。但し、のVR₃はでは
VR₁となる。では、ベクトルデータＣ（１〜ｎ）
の読出しに対して、ベクトルマスクレジスタ
VMR₀（１〜ｎ）でマススクの値が０である対応
する要素番号のデータのみ、即ち、有効なデータ
のみをベクトルレジスタVR₁（１〜ｎ）に格納し、
また、では、ベクトルデータＤ（１〜ｎ）の読
出しに対して、VMR₀（１〜ｎ）でマスクの値が
１である対応する要素番号のデータのみをVR₁
（１〜ｎ）に格納する。そして、最後に、の処
理でVR₁（１〜ｎ）を主記憶上のオペランドＢ（１
〜ｎ）に書込むようにすることにより、第１図と
等価な処理が可能となる。

〔発明の実施例〕

第４図は本発明の１実施例を示す概略構成図で
ある。図中、１−１はメモリ装置、１−１−１は
８個の異なつたバンクで構成されるメモリモジユ
ール、１−１−２はオーダパイプライン、１−１
−５０はセレクタ、２−１は反転回路、２−２は
セレクタ、３−１はデコーダ、３−２はレジス
タ、３−３はプラス１回路、１０はメモリリクエ
スタ、２０はリクエストスタツク、３０はメモリ
ポートである。

第５図は、主記憶１に格納されているベクトル
データＡ，１〜８を、マスクレジスタVMR₀，１
〜８のマスク情報に基づいて読出して（VMR₀，
１〜８の値が１である対応するデータを読出す）
ベクトルレジスタVR₀に格納する様子を示したも
のである。図中、１は主記憶、２はマスクレジス
タ群、３はベクトルレジスタ群である。ベクトル
Ａ，１〜８の第２，第４，第５要素に対応するマ
クスレジスタVMR₀の値が１のため、これらの要
素に対してのみ読出しを行なつてベクトルレジス
タVR₀の対応する要素に格納すれば良く、その他
の要素については読出す必要がない。この第５図
に示した例題での処理をもとに以後の説明をす
る。

メモリリクエスタ１０から出力されるリクエス
ト信号、メモリアドレス、ストアデータ（主記憶
からの読出しであれば不要）、リクエストオーダ
（読出し／書込み識別情報）は、一旦、リクエス
トタツク２０にスタツクされ、要素番号の低い順
に順次メモリポート３０を経由してメモリ装置１
−１に転送されるが、これらの実現手段は周知で
ある。このとき、マスクレジスタVMR₀のマスク
情報を上記のリクエスト信号に同期して読出し
（もし必要ならば値を反転回路２−１で反転）て、
セレクタ２−２を介してリクエストスタツク２０
にスタツクする。そして、このマスク情報は、リ
クエストオーダの１部として追加され、メモリポ
ート３０を経由してメモリ装置１−１に転送され
る。

なお、メモリポート３０は、メモリアドレスを
解読し、メモリ装置１−１の対応するバンクの使
用状況（バンクビジイの有無）を調べ、ビジイで
なければただちにメモリ装置１−１にリクエスト
信号を送出するが、もし、ビジイであれば空くま
でリクエスト信号の送出を待たせるような制御が
行なわれる。

メモリ装置１−１は、リクエスト信号を受取る
と、同時に転送されるメモリアドレスの下位３ビ
ツトを解読して、メモリモジユール１−１−１の
必要なバンクに起動をかけ、また、リクエストオ
ーダの読出し／書込み識別情報をもとに読出しあ
るいは書込みの指示を行なう。なお、１ビツトの
読出し／書込み識別情報の値が０のとき読出し
を、１のとき書込みを示すものとする。

読出しリクエストであれば、読出しリクエスト
があることを示すリードバリツド情報、リードバ
リツド情報が１（ON）でかつマスク情報が１で
あることを示すデータバリツド情報、メモリアド
レスの下位３ビツト（バンクアドレス情報と呼
ぶ）をオーダパイプライン１−１−２に流し込
む。このパイプライン１−１−２は、対応するリ
クエストの起動がバンクにかけられ、その読出す
データがバンクから出力されるまでのサイクル数
に等しいパイプラインステージで構成される。

そして、このパイプライン１−１−２の最終ス
テージから出力されるバンクアドレス情報をもと
にセレクタ１−１−５０を介して読出しデータを
選択して、ベクトルレジスタVR₀へ、また、リー
ドバリツド情報は書込みアドレス更新信号として
プラス１回路３−３に転送し、レジスタ３−２の
要素アドレスをプラス１（次読出しデータを格納
するためのアドレス更新）する。また、データバ
リツド情報は書込み許可信号としてデコーダ３−
１に転送し、レジスタ３−２で指定されるベクト
ルレジスタVR₀の要素アドレスに読出しデータを
格納する。

なお、第６図は上述したオーダパイプライン１
−１−２の入出力情報を具体的に示したものであ
る。

図中、１−１−２００はNOT回路、１−１−
２０１，１−１−２０２はAND回路である。

メモリリクエスタ１０からは、要素番号の若い
順番にリクエストが送出され、この順番に従つて
メモリ装置１−１へ転送されて読出しデータが、
ベクトルレジスタVR₀の先頭アドレスから順次格
納されるものとする。このとき、マスク情報が０
に対応する要素の読出しデータはベクトルレジス
タVR₀の対応する要素アドレスに書込む必要はな
いが、即ち、書込み許可信号をデコード３−１に
転送する必要はないが、次要素のデータを書込む
ためのアドレス更新信号はプラス１回路３−３に
転送する必要があるため、マスク情報が０の場合
でもオーダパイプライン１−１−２には必要な情
報を流し込む必要がある。

なお、本発明に関するマスク付きデータ読出し
でない、通常のデータ読出しでは、第６図に於
て、メモリポート３０からのマスク情報、AND
回路１−１−２０２、オーダパイプライン１−１
−２の中でデータバリツド情報のフイールド部分
が不要となる。そして、この場合書込み許可信号
は書込みアドレス更新信号を利用すれば良い。メ
モリモジユール１−１−１は８個のバンクで構成
され、各バンクは起動開始から終了まで一般的に
は複数サイクルを要するため、同一バンクには毎
サイクルリクエスト信号が送出されず、プライオ
リテイ回路３０は絶えずバンクの使用状況（バン
クビジイ）を見てリクエストを発行する必要があ
る。なお、バンクが異なれば１サイクル毎のリク
エスト発行を可能とする。

第７図にメモリアドレスとバンクの対応を示
す。ここで、各データの単位を８Ｂ（バイト）と
し、アドレスは16進表示とする。

第８図は、ベクトルデータＡ，１〜８のリクエ
ストに対するメモリアドレスのバンク割当てを、
各々バンク１〜８とし、オーダパイプライン１−
１−２のステージサイクル数を８とした場合の、
メモリ装置１−１の動作、およびベクトルレジス
タVR₀への読出しデータの書込み動作を示したも
のである。

このケースでは、バンクが全て異なるため、他
リクエスタからのリクエストがなければ、メモリ
装置１−１へのリクエスト送出は毎サイクル可能
となる。

第９図は、ベクトルデータＡ（１〜８のリクエ
ストに対するメモリアドレスのバンク割当てを
各々バンク１，５，１，５，１，５，１，５とし
た場合である。

この場合には、バンク１と５に４個ずつのリク
エストが集中するため、メモリ装置１−１へのリ
クエスト送出は毎サイクル送出できず、18サイク
ルもの空きが生じることがある。

第４図の実施例を用いれば前述した如く、有効
なデータのみをベクトルレジスタに格納でき、従
来技術の説明に用いた第２図の処理が削減で
き、また、使用するベクトルレジスタの個数を削
減できるという効果がある。さらにこのように、
メモリアドレスの違いにより空きサイクルが生
じ、更に、複数リクエスタからのリクエストがあ
ればそれらの競合により空きサイクルが増加する
傾向にあり、この点を改善すれば良り大きな効果
が期待できることになる。

マスク情報が０の場合、読出しデータをベクト
ルレジスタVR₀へ書込む必要がないため、該当す
るバンクのビジイは本質的には不要となるが、書
込みアドレス更新信号を送出する必要がある。こ
のため、第４図の実施例では、マスク情報の０／
１にかかわらず、あたかもマスク情報が全て１と
見做してメモリポート３０がリクエスト信号を送
出（従来技術から容易に実現可能）していたため
不要なバンクがビジイとなるために生ずるバンク
競合によつて、後続リクエストが発行できないた
めに空サイクルが生ずる。

第１０図はマスク情報が０の場合、不要なバン
クをビジイとしないとした場合の処理を示すタイ
ムチヤートである。本図は、第９図と同様に、ベ
クトルデータＡ，１〜８のリクエストに対するメ
モリアドレスのバンクを、各々バンク１，５，
１，５，１，５，１，５とした場合である。

Ａ(1)のリクエストはマスク情報が０のため、第
１サイクルでバンク１はビジイとならず（図中の
破線で囲んだバンクはビジイとならないものとす
る）、オーダパイプライン１−１−２のステージ
１にのみ必要情報を流し込む。Ａ(2)のリクエスト
は第２サイクルで、マスク情報が１のためバンク
５をビジイとし、同時にステージ１に必要情報を
流し込む。

Ａ(3)のリクエストはマスク情報が０のため、バ
ンクの使用状況にかかわらずＡ(2)のリクエストに
手続き、第３サイクルでステージ１に必要情報を
流し込む（なお、バンク１はビジイとせず）。第
９図と比較すると、第９図では、マスク情報が０
でも、対応するバンクをビジイとするため、Ａ(3)
のリクエスト処理は、Ａ(1)のリクエストによつて
ビジイにされたバンク１が空くまで待たされる。

このようにリクエストを処理することにより、
第９図での空きサイクル数18が第１０図では６サ
イクルに削減できる効果が更に追加されることに
なる。

第１１図は本発明の他の実施例を示す概略構成
図であり、１−１〜１−４はメモリ装置、１−１
−１〜１−４−１は８個のバンクで構成されるメ
モリモジユール、１−１−２〜１−４−２はオー
ダパイプライン、２はマスクレジスタ群、２−
１，２−３はNOT回路、２−２，２−４はセレ
クタ、３はベクトルレジスタ群、３−１００は読
出しデータを指定されたベクトルレジスタへ書込
むためのデータパスセレクト回路、４はベクトル
命令を処理するベクトル処理装置（VU）、５は
スカラ命令を処理するスカラ処理装置（SU）、６
は入出力を行なうチヤネルプロセツサ（CHP）、
７は記憶制御装置（MCU）、１０，１１はメモリ
リクエスタ、２０，２１は、VUからのメモリリ
クエストをスタツクするリクエストスタツク、２
２，２３は各々、CHPとSUからのメモリリクエ
ストをスタツクするリクエストスタツク、３０〜
３３は、各々、メモリ装置１−３，１−４，１−
１，１−２に対するメモリポート、４０，４１
は、VUのメモリリクエスタ１０，１１から送出
される読出しリクエストに対する読出しデータを
メモリ装置１−１〜１−４から選択し、ベクトル
レジスタ群３に転送する選択回路、４２，４３
は、各々、CHP、SUに対する選択回路である。

第１２図はリクエストスタツク２０（但し、リ
クエストスタツク２１〜２３も同様の機能をも
つ）の構成図である。

２０−１〜２０−８はメモリリクエスタから信
号線ｌ２０−１〜ｌ２０−４を介して転送される
リクエスト情報をスタツクする複数個からなるス
タツクレジスタ群であり、２０−１はリクエスト
信号（１ビツト）、２０−２はマスク情報（１ビ
ツト）、２０−３は読出／書込み識別情報（１ビ
ツトで、０のとき読出し、１のとき書込み）、２
０−４はアクセス要求元情報（２ビツトで構成さ
れ、例えば、00はメモリリクエスタ１０、０１は
メモリリクエスタ１１，１０はSU、１１はCHP
とする）、２０−５は上位アドレス、２０−６は
バンクアドレス（３ビツト）、２０−７はポート
アドレス（２ビツト）、２０−８はストアデータ
を格納するレジスタ群である。２０−１０は書込
みポインタ、２０−１４は読出しポインタ、２０
−１１と２０−１５はプラス１回路、２０−１
２，２０−１３，２０−１７はデコーダ、２０−
１６はOR回路、２０−１８〜２０−２１はAND
回路、ｌ２０−１〜ｌ２０−４，ｌ２０−１０〜
ｌ２０−２１，ｌ３０−６，ｌ３１−６，ｌ３２
−６，ｌ３３−６は信号線である。

信号線ｌ２０−１を介してリクエスト信号が送
出されると、書込みポインタ２０−１０の値がデ
コーダ２０−１２で解読され、指定された番号の
スタツクレジスタにリクエスト情報がスタツクさ
れ、また、ポインタ２０−１０の値はプラス１回
路２０−１１で＋１されて再セツトされ、次リク
エストのためのスタツクレジスタ番号値が準備さ
れる。

読出しポインタ２０−１４の値はデコーダ２０
−１３で解読され指定された番号のスタツクレジ
スタのリクエスト情報が読出される。このとき、
レジスタ群２０−１から出力されるリクエスト信
号が信号線ｌ２０−１０を介してAND回路２０
−１８〜２０−２１に入力され、また、レジスタ
群２０−７から出力されるポートアドレスがデコ
ーダ２０−１７で解読され、図に示すように
AND回路２０−１８〜２０−２１に入力され、
これら２入力でANDがとられる。即、リクエス
ト信号が１のとき、２ビツトのポートアドレスが
解読され、AND回路２０−１８〜２０−２１の
どれか１つから１が出力される。

ポートアドレスが00，01，10，11のとき、
各々、信号線ｌ２０−１６〜ｌ２０−１９が１と
なり、ポートリクエスト信号として各々ポート３
２，３３，３０，３１へ送出され、このとき同時
に、マスク情報、読出し／書込み識別情報、アク
セス要求元情報、上位アドレス、バツクアドレ
ス、ストアデータが、各々、信号線ｌ２０−１
１，ｌ２０−１２，ｌ２０−１３，ｌ２０−１
４，ｌ２０−１５，ｌ２０−２０は介してポート
３０〜３３の全てに送出される。

そして、ポート３０〜３３に送出されたポート
リクエストは、他のリクエストスタツクからのポ
ートリクエストとの間でプライオリテイが取ら
れ、対応するメモリ装置へメモリリクエストが送
出されたことを示すアクセプト信号が、ポート３
２，３３，３０，３１から、各々信号線ｌ３２−
６，ｌ３３−６，ｌ３０−６，ｌ３１−６を介し
て返送される。これらの信号はOR回路２０−１
６でORされて信号線ｌ２０−２１を介してプラ
ス１回路２０−１５に入力され、読出しポインタ
２０−１４の値を＋１更新するのに使用される。
この信号線ｌ２０−２１は、同時にまた、対応す
るメモリリクエスタへ転送し、メモリリクエスタ
から送出されたリクエストが処理されたことを伝
える（必要であれば新たなリクエストの送出が可
能となる）。

第１３図は、上位アドレス、バンクアドレス、
ポートアドレスの内訳を示している。例えば、メ
モリ容量を16MB、メモリアドレスをバイト単位
とすれば、32ビツトのアドレスを要する。そし
て、メモリアクセス時のデータ処理単位を８バイ
トとすれば、メモリアドレスの下３ビツトを無視
（all“０”と見做す）できる。

第１４図はポート３２の構成図である。但し、
ポート３０，３１，３３も同様の機能をもつ。図
中、３２−１〜３２−４は、各々、リクエストス
タツク２０〜２３から送出されるポートリクエス
ト信号、マスク情報、バンクアドレスと、バンク
ビジイ回路３２−９から信号線ｌ３２−５−１〜
ｌ３２−５−８を介して出力されるバンクビジイ
信号とを入力して、メモリ装置１−１へのリクエ
スト送出条件を判定するリクエスト送出判定回
路、３２−５はプライオリテイ回路、３２−６は
OR回路、３２−７はセレクタ、３２−８はAND
回路、３２−９はバンクビジイ回路、３２−１０
はレジスタ、ｌ３２−１〜ｌ３２−４，ｌ３２−
５−１〜ｌ３２−５−８，ｌ３２−６〜ｌ３２−
２２は信号線である。

リクエスト送出判定回路３２−１の構成（３２
−２〜３２−４も同様）を第１５図に示し、３２
−５０〜３２−５８はNOT回路、３２−５９〜
３２−６７はAND回路、３２−６８はOR回路、
３２−６９はデコーダである。信号線ｌ２０−１
５を介して転送される３ビツトのバツクアドレス
がデコーダ３２−６９で解読され、000のときバ
ンク０，001のときバンク１，……，111のときバ
ンク８が指定され、各々、AND回路３２−６０
〜３２−６７へ入力され、また、バンクビジイ回
路３２−９から出力されるバンク１〜バンク８の
ビジイ信号が、各々信号線ｌ３２−５−１〜ｌ３
２−５−８、NOT回路３２−５１〜３２−５８
を介してAND回路３２−６０〜３２−６７へ入
力され、これらの入力と信号線ｌ２０−１６を介
して転送されるポートリクエスト信号とでAND
がとられ、出力がOR回路３２−６８に入力され
る。また、信号線ｌ２０−１１を介して転送され
るマスク情報がNOT回路３２−５０で反転され、
AND回路３２−５９でポートリクエスト信号と
ANDがとられ、出力がOR回路３２−６８に入力
される。

即ち、ポートリクエスト信号が１で、かつバン
クアドレスで指定されるバンク番号に対応するバ
ンクビジイが０であれば（バンクが空いていれ
ば）、また、ポートリクエスト信号が１で、かつ、
マスク情報が０であれば、OR回路３２−６８か
ら信号線ｌ３２−１を介して１が出力される。後
者の条件は、マスク情報が０のため、バンクの空
き具合いに関係なくリクエスト送出が可能である
ことを意味する。

このようにして、リクエスト送出判定回路３２
−１〜３２−４から信号線ｌ３２−１〜ｌ３２−
４を介して出力されるリクエストスタツク毎のリ
クエスト送出許可信号は、プライオリテイ回路３
２−５で、ある優先順位に従つてアクセプトされ
る。なお、プライオリテイ回路の詳細は省略する
が、例えば、本回路に入力されるリクエスト送出
許可信号にプライオリテイ付けをし、リクエスト
送出許可信号が複数個入力される場合、最も高い
プライオリテイをもつものからアクセプトさせる
ように制御する方式がある。

信号線ｌ３２−６〜ｌ３２−９は、各々、リク
エストスタツク２０〜２３からのポートリクエス
ト信号に対してアクセプトされたとき１となり、
これらの信号は対応するリクエストスタツクへ前
述したアプセクト信号として送出される。

また、これらの信号はセレクタ３２−７に入力
され、対応するリクエストスタツクからのリクエ
スト情報を選択し、レジスタ３２−１０にセツト
し、マスク情報が信号線ｌ３２−１７、読出し／
書込み識別情報が信号線ｌ３２−１８、アクセス
要求元情報が信号線ｌ３２−１９、上位アドレス
が信号線ｌ３２−２０、バンクアドレスが信号線
ｌ３２−２１、ストアデータが信号線ｌ３２−２
２を介して、メモリ装置１−１へ送出される。

また、信号線ｌ３２−１〜ｌ３２−４を介して
出力されるリクエスト送出許可信号は、OR回路
３２−６でORされ、レジスタ３２−１０、信号
線ｌ３２−１６を介して、メモリリクエスト信号
としてメモリ装置１−１へ送出される。さらに、
信号線ｌ３２−１０はAND回路３２−８へ接続
され、マスク情報が出力される信号線ｌ３２−１
１とANDされ、出力が信号線ｌ３２−１５を介
してバンクビジイ回路３２−９へ入力される。こ
のとき同時に、バンクアドレスが信号線ｌ３２−
１３を介してバンクビジイ回路３２−９へ入力さ
れる。これは、どれかのリクエスト送出許可信号
が１で、かつ、マスク情報が１のときのみ信号線
ｌ３２−１５が１となり、そのとき、信号線ｌ３
２−１３を介して入力されるバンクアドレスによ
り指定されるバンク番号を必要サイクル数だけビ
ジイにすることを示しており、マスク情報が０で
あればビジイとならない。

第１６図は、メモリ装置１−１の構成図（他の
メモリ装置も同様の構成）であり、１−１−２は
オーダパイプライン、１−１−３は３ビツトのバ
ンクアドレスを解読するデコーダ、１−１−４は
NOT回路、１−１−５〜１−１−２３（１−１
−１１〜１−１−２０は省略）はAND回路、１
−１−２４はセレクタ、１−１−２５〜１−１−
３２（１−１−２７〜１−１−３１は省略）はメ
モリバンク、ｌ１−１−１〜ｌ１−１−４は信号
線である。

信号線ｌ３２−２１を介して転送される３ビツ
トのバンクアドレスがデコーダ１−１−３で解読
されAND回路１−１−７〜１−１−２２に入力
され、また、信号線ｌ３２−１６を介して転送さ
れるメモリリクエスト信号と、ｌ３２−１７を介
して転送されるマスク情報とがAND回路１−１
−５でANDされて出力がAND回路１−１−７〜
１−１−２２に入力される。さらに、AND回路
１−１−７，１−１−９，１−１−１１，……１
−１−２１には信号線ｌ３２−１８を介して転送
される読出し／書込み識別情報がNOT回路１−
１−４で反転されて入力され、上記２入力とで
ANDがとられ、出力信号は各々メモリバンク１
−１−２５〜１−１−３２への読出し起動信号と
なる。また、AND回路１−１−８，１−１−１
０，……１−１−２２には上記識別情報がそのま
ま入力され、出力信号は各メモリバンクへの書込
み起動信号となる。

なお、各メモリバンクへは、信号線ｌ３２−２
０，ｌ３２−２２を介して転送される上位アドレ
ス、ストアデータ（書込みのときのみ）も同時に
入力される。また、オーダパイプライン１−１−
２へは、AND回路１−１−６から出力されるリ
ードパリツド情報（１のとき読出しリクエストが
あることを示す情報）、AND回路１−１−１６か
ら出力されるリードバリツド情報が１で、かつ、
信号線ｌ３２−１７のマスク情報が１であるとき
１となるデータバリツド情報（AND回路１−１
−２３から出力される）、信号線ｌ３２−１９，
ｌ３２−２１から、各々、リクエスト発行元情
報、バツクアドレスが入力される。そして、メモ
リバンクのアクセスに必要なサイクル数だけのパ
イプラインステージを経由して、リードバリツド
情報が書込みアドレス更新信号として信号線ｌ１
−１−１を介して、また、データバリツド情報が
書込み許可信号として信号線ｌ１−１−２を介し
て、また、リクエスト発行元情報が信号線ｌ１−
１−３を介して、また、各メモリバンクから出力
されるデータをセレクタ１−１−２４でバンクア
ドレスをもとに選択し、読出しデータとして信号
線ｌ１−１−４を介して、選択回路４０〜４３へ
送出される。そして、各選択回路４０〜４３は、
リクエスト発行元情報の２ビツトを解読し、自分
が取込む情報かどうかを識別し、取込む必要があ
れば、書込みアドレス更新信号、書込み許可信
号、読出しデータを取込み、各々リクエスト発行
元へ転送する。

本実施例では、書込み許可信号、書込みアドレ
ス更新信号、リクエスト発行元情報等を生成する
情報を、メモリ装置内のオーダパイプラインに流
し込んで遅延させるようにしたが、これは、メモ
リ装置内でのみ遅延させる必要はなく、等価な機
能ならばどこでも良い。

〔発明の効果〕

以上によれば、処理に必要なベクトル要素のみ
を読出すことができ、効率よい処理を実行でき
る。

【図面の簡単な説明】

第１図と第２図は、従来技術の説明図、第３図
〜第１６図は本発明の実施例の説明図である。

Claims

【特許請求の範囲】１記憶装置と、少くとも一つのベクトルレジス
タと、該記憶装置に保持されたベクトルデータの
各要素を該ベクトルレジスタへ転送する必要があ
るかを指定する、各要素に対応して設けられたマ
スク情報を保持する手段と、該ベクトルデータを
該ベクトルレジスタへ転送することを要求する命
令に応答して、そのベクトルデータの要素の内、
対応するマスク情報で転送が必要と指定された複
数の要素を選択的に、かつそのベクトルレジスタ
内の記憶装置の内それぞれの要素の要素番号で定
まる位置に書き込み、そのベクトルレジスタ内の
それらの位置以外にあるベクトル要素は書き換え
ない手段を有するベクトルプロセツサ。２該記憶装置は主記憶装置である第１項のベク
トルプロセツサ。３該書き込み手段は、該ベクトルデータのそれ
ぞれの要素を、対応するマスク情報の値にかかわ
らず読み出し、それぞれのベクトル要素の該ベク
トルレジスタへの書き込みを対応するマスク情報
に基づいて制御する手段を有する第１項のベクト
ルプロセツサ。４該書き込み手段は該ベクトルデータの要素の
アドレスを順次生成する第１の手段と、該それぞ
れのアドレスの生成に同期して、対応するマスク
情報を該マスク情報の保持手段から順次読み出す
第２の手段と、該第１の手段で生成されたアドレ
スを順次該記憶装置に供給する第３の手段と、読
み出されたマスク情報に対応する要素が該記憶装
置から読み出されるタイミングに同期してそのマ
スク情報が出力されるように、それらを遅延する
第４の手段と、該第３の手段から出力されるマス
ク情報に応答してそれぞれの要素を、該ベクトル
レジスタ内の、それぞれに対して定められた位置
に書き込むか否かを制御する第５の手段とを有す
る第３項のベクトルプロセツサ。５該第５の手段は、該ベクトルレジスタ内の書
込み位置を順次示すポインタ手段と、該ポインタ
手段にて示された書き込み位置に読み出された要
素を書き込むか否かを、その要素に対応する遅延
されたマスク情報により制御する手段とよりなる
第４項のベクトルプロセツサ。６該記憶装置は複数の、並列に動作可能なバン
クからなり、該第２の手段はあるアドレスが属す
るバンクがビシーのときそのバンクのビジーが解
除されたあと、そのアドレスを該記憶装置に供給
するとともに、第２の手段で読み出された対応す
るマスク情報を該第４の手段へ提供する手段を有
する第４項のベクトルプロセツサ。７該書き込み手段は、該ベクトルデータのある
要素に対応するマスク情報がその要素の転送が不
要であることを示しているとき、その要素を該記
憶装置から読み出すのを禁止し、読み出しを許可
された要素のみ該ベクトルレジスタに書き込む手
段を有する第１項のベクトルプロセツサ。８該書き込み手段は、該ベクトルデータの要素
のアドレスを順次生成する第１の手段と、それぞ
れのアドレスの生成に同期して、対応するマスク
情報を該マスク情報の保持手段から順次読み出す
第２の手段と、ある要素に対応する、該読み出し
手段で読み出されたマスク情報が、その要素の転
送が必要あることを示しているとき、その要素を
該記憶装置から読み出すように、該生成手段で生
成されたアドレスを該記憶装置に供給する第３の
手段と、該読み出し手段で読み出されたマスク情
報に対応する要素が該記憶装置から読み出される
とき、そのタイミングに同期してそのマスク情報
が出力されるようにそれを遅延し、該読み出し手
段で読み出されたマスク情報に対応する要素が該
記憶装置から読み出されないとき、本来その要素
が読み出されるべきタイミングに同期してそのマ
スク情報が出力されるようにそれを遅延する第４
の手段と、該記憶装置から読み出された要素を該
ベクトルレジスタ内のそれぞれに対応した、位置
に書き込むように、該遅延手段から出力されるマ
スク情報に応答して該記憶装置の出力を該ベクト
ルレジスタに書き込むのを制御する第５の手段と
を有する第７項のベクトルプロセツサ。９該第５の手段は、該ベクトルレジスタ内の書
込み位置を順次示すポインタ手段と、該ポインタ
手段にて示された書き込み位置に読み出された要
素を書き込むか否かを、その要素に対応する遅延
されたマスク情報により制御する手段とよりなる
第８項のベクトルプロセツサ。１０該記憶装置は複数の、並列に動作可能なバ
ンクからなり、該第２の手段はあるアドレスが属
するバンクがビシーのときそのバンクのビジーが
解除されたあと、そのアドレスを該記憶装置に供
給するとともに、第２の手段で読み出された対応
するマスク情報を該第４の手段へ提供する手段を
有する第８項のベクトルプロセツサ。