JPH01162937A - 優先順位制御方式 - Google Patents
優先順位制御方式Info
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- JPH01162937A JPH01162937A JP32194087A JP32194087A JPH01162937A JP H01162937 A JPH01162937 A JP H01162937A JP 32194087 A JP32194087 A JP 32194087A JP 32194087 A JP32194087 A JP 32194087A JP H01162937 A JPH01162937 A JP H01162937A
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- 238000000034 method Methods 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 208000033748 Device issues Diseases 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
優先順位制御方式の改良に関し、
優先順位の選択を短時間で行い得るようにすることを目
的とし、 要求元装置から送られてきている要求信号と要求データ
を一時的に保持するポートから出力されている要求信号
を優先順位制御回路に入力し、（ａ） 要求元装置同
士の要求が競合する場合は、１つの要求元装置の要求デ
ータを即時に被要求装置へ送り、残りの要求データをポ
ートにセットした後、再び優先順位制御回路に要求を出
すように制御し、 （ｂ）要求元装置の要求とポートの要求との間で競合が
生じた場合には、ポートの要求を優先して被要求装置に
送り、要求元装置の要求をいったんポートにセットした
後、再び優先順位制御回路に要求を出すように制御し、 （ｃ） 要求元装置からの要求だけで競合が生じない
場合には、その要求をポートを経由せず、直接に被要求
元装置に送出するように制御することを構成要件として
いる。
的とし、 要求元装置から送られてきている要求信号と要求データ
を一時的に保持するポートから出力されている要求信号
を優先順位制御回路に入力し、（ａ） 要求元装置同
士の要求が競合する場合は、１つの要求元装置の要求デ
ータを即時に被要求装置へ送り、残りの要求データをポ
ートにセットした後、再び優先順位制御回路に要求を出
すように制御し、 （ｂ）要求元装置の要求とポートの要求との間で競合が
生じた場合には、ポートの要求を優先して被要求装置に
送り、要求元装置の要求をいったんポートにセットした
後、再び優先順位制御回路に要求を出すように制御し、 （ｃ） 要求元装置からの要求だけで競合が生じない
場合には、その要求をポートを経由せず、直接に被要求
元装置に送出するように制御することを構成要件として
いる。
本発明は、優先順位制御方式の改良に関するものである
。
。
第６図は従来の優先順位制御方式を示す図である。同図
において、１００Ａと１００Ｂは要求元装置、２００は
要求元装置からの要求を制御する装置、２１０＾と２１
０Ｂはポート、２２０はセレクタ、２３０は優先順位制
御回路、２４０はアクセス・レジスタ、３００は被要求
装置（要求実行装置） 、ＲＥ（１−Ａは要求元袋［１
００Ａからの要求データ、ＲＥＱ−８は要求元装置１０
０Ｂからの要求データ、ＲＥＱ−ＰＡとＲＥＱ−ＰＢは
ポートからの要求信号をそれぞれ示している。
において、１００Ａと１００Ｂは要求元装置、２００は
要求元装置からの要求を制御する装置、２１０＾と２１
０Ｂはポート、２２０はセレクタ、２３０は優先順位制
御回路、２４０はアクセス・レジスタ、３００は被要求
装置（要求実行装置） 、ＲＥ（１−Ａは要求元袋［１
００Ａからの要求データ、ＲＥＱ−８は要求元装置１０
０Ｂからの要求データ、ＲＥＱ−ＰＡとＲＥＱ−ＰＢは
ポートからの要求信号をそれぞれ示している。
要求元装置１００Ａからの要求データＲＥＱ−Ａはいっ
たんポート２１０Ａにセットされ、要求元装置１００Ｂ
からの要求データＲＥＱ−Ｂもいったんポート２１０Ｂ
にセットされる。ポート２１０Ａに要求データがセット
されると、要求信号ＲＥＱ−ＰＡが優先順位制御回路２
３０に送られ、同様に、ポート２１０Ｂに要求データが
セットされると、要求信号ＲＥＱ−ＰＲが優先順位制御
回路２３０に送られる。優先順位制御回路２３０は、要
求が競合した場合には複数の要求の中の１個を選択する
。セレクタ２２０にはポート２１ＯＡの要求データ及び
ポート２１０Ｂの要求データが入力され、セレクタ２２
０は優先順位制御回路２３０からの選択指示信号に従っ
て１個の要求データを出力する。セレクタ２２０から出
力された要求データは、アクセス・レジスタ２４０を介
して装Ｗ３００に送られる。
たんポート２１０Ａにセットされ、要求元装置１００Ｂ
からの要求データＲＥＱ−Ｂもいったんポート２１０Ｂ
にセットされる。ポート２１０Ａに要求データがセット
されると、要求信号ＲＥＱ−ＰＡが優先順位制御回路２
３０に送られ、同様に、ポート２１０Ｂに要求データが
セットされると、要求信号ＲＥＱ−ＰＲが優先順位制御
回路２３０に送られる。優先順位制御回路２３０は、要
求が競合した場合には複数の要求の中の１個を選択する
。セレクタ２２０にはポート２１ＯＡの要求データ及び
ポート２１０Ｂの要求データが入力され、セレクタ２２
０は優先順位制御回路２３０からの選択指示信号に従っ
て１個の要求データを出力する。セレクタ２２０から出
力された要求データは、アクセス・レジスタ２４０を介
して装Ｗ３００に送られる。
従来の優先順位制御方式では、同時に要求を出す要求元
装置が複数台のタイミングのみならず１台だけのタイミ
ングでも優先順位制御回路を使用するために、他装置へ
の起動に無駄な時間を要していた。第７図は装置Ａ（装
置１００Ａ）からだけ要求が来た場合のタイムチャート
である。同図に示すように、装置１００＾から要求デー
タＲＥＱ−＾が送られて来ると、次のサイクル（第２番
目の）では、要求データＲＥＱ−＾がポート２１０Ａに
セットされ、要求信号ＲＥＱ−ＰＡが優先順位制御回路
２３０に送られ、優先順位選択が行われる。第３番目の
サイクルでは、装置１０〇八からの要求データがアクセ
ス・レジスタ２４０を介して装置３００に送られる。即
ち、装置１００Ｂとの競合がないにも拘らず、優先順位
選択の時間が必要となる。
装置が複数台のタイミングのみならず１台だけのタイミ
ングでも優先順位制御回路を使用するために、他装置へ
の起動に無駄な時間を要していた。第７図は装置Ａ（装
置１００Ａ）からだけ要求が来た場合のタイムチャート
である。同図に示すように、装置１００＾から要求デー
タＲＥＱ−＾が送られて来ると、次のサイクル（第２番
目の）では、要求データＲＥＱ−＾がポート２１０Ａに
セットされ、要求信号ＲＥＱ−ＰＡが優先順位制御回路
２３０に送られ、優先順位選択が行われる。第３番目の
サイクルでは、装置１０〇八からの要求データがアクセ
ス・レジスタ２４０を介して装置３００に送られる。即
ち、装置１００Ｂとの競合がないにも拘らず、優先順位
選択の時間が必要となる。
本発明は、この点に鑑みて創作されたものであって、従
来方式に比べて優先順位の選択を短時間で行い得るよう
になった優先順位制御方式を提供することを目的として
いる。
来方式に比べて優先順位の選択を短時間で行い得るよう
になった優先順位制御方式を提供することを目的として
いる。
第１図は本発明の原理図である。本発明の優先順位制御
方式は、複数の要求元装置１００＾、 １００Ｂ、・・
・と、複数の要求元装置１００Ａ、 １００Ｂ、・・・
からの要求データを一時的に保持する複数のポート２１
０Ａ、２１０Ｂ。
方式は、複数の要求元装置１００＾、 １００Ｂ、・・
・と、複数の要求元装置１００Ａ、 １００Ｂ、・・・
からの要求データを一時的に保持する複数のポート２１
０Ａ、２１０Ｂ。
・・・と、複数の要求元装置１００Ａ、 １００Ｂ、・
・・から送られて来ている要求信号ＲＥＱ−Ａ、 ＲＥ
Ｑ−Ｂ、・・・及び複数のポート２１０＾、２１０Ｂ、
・・・から出力されている要求信号ＲＥＱ−Ｐ＾、 Ｒ
ＥＱ−ＰＲ，・・・が入力される優先順位制御回路２３
０と、優先順位制御回路２３０からの選択指示信号に基
づいて複数の要求元装置１００Ａ、 １００Ｂ、・・・
から送られて来ている要求データおよび複数のポート２
１０Ａ、 ２１０Ｂ、・・・から出力されている要求デ
ータの中から１個の要求データの選択を行うセレクタ２
４０と、選択された要求データを被要求装置に送るため
のアクセス・レジスタ２４０とを具備している。
・・から送られて来ている要求信号ＲＥＱ−Ａ、 ＲＥ
Ｑ−Ｂ、・・・及び複数のポート２１０＾、２１０Ｂ、
・・・から出力されている要求信号ＲＥＱ−Ｐ＾、 Ｒ
ＥＱ−ＰＲ，・・・が入力される優先順位制御回路２３
０と、優先順位制御回路２３０からの選択指示信号に基
づいて複数の要求元装置１００Ａ、 １００Ｂ、・・・
から送られて来ている要求データおよび複数のポート２
１０Ａ、 ２１０Ｂ、・・・から出力されている要求デ
ータの中から１個の要求データの選択を行うセレクタ２
４０と、選択された要求データを被要求装置に送るため
のアクセス・レジスタ２４０とを具備している。
そして、本発明では、
（ａ） 要求元装置同士の要求が競合する場合は、１
つの要求元装置の要求データを即時に被要求装置へ送り
、残りの要求データをポートにセットした後、再び優先
順位制御回路２３０に要求を出すように制御し、 （ｂ） 要求元装置の要求とポートの要求との間で競
合が生じた場合には、ポートの要求を優先して被要求装
置に送り、要求元装置の要求をいったんポートにセット
した後、再び優先順位制御回路２３０に要求を出すよう
に制御し、 （ｃ） 要求元装置からの要求だけで競合が生じない
場合には、その要求をポートを経由せず、直接に被要求
元装置に送出するように制御するように構成されている
。
つの要求元装置の要求データを即時に被要求装置へ送り
、残りの要求データをポートにセットした後、再び優先
順位制御回路２３０に要求を出すように制御し、 （ｂ） 要求元装置の要求とポートの要求との間で競
合が生じた場合には、ポートの要求を優先して被要求装
置に送り、要求元装置の要求をいったんポートにセット
した後、再び優先順位制御回路２３０に要求を出すよう
に制御し、 （ｃ） 要求元装置からの要求だけで競合が生じない
場合には、その要求をポートを経由せず、直接に被要求
元装置に送出するように制御するように構成されている
。
第２図は本発明の１実施例のブロック図である。
同図において、１００と１０１は中央処理装置、２００
は記憶制御装置、２１０と２１１はポート、２２０はセ
レクタ、２３０は優先順位制御回路、２４０はメモリ・
アクセス・レジスタ、３００は主記憶装置をそれぞれ示
している。
は記憶制御装置、２１０と２１１はポート、２２０はセ
レクタ、２３０は優先順位制御回路、２４０はメモリ・
アクセス・レジスタ、３００は主記憶装置をそれぞれ示
している。
中央処理装置１００からの要求データはポート２１０に
セットされ、中央処理装置１ｏ１の要求データはポート
２１１にセットされる。要求データは、アドレスや要求
ファンクション・コード、ストア・データ（要求ファン
クションがストアの時のみ）から構成されている。セレ
クタ２２０には、中央処理装置１００から送られて来て
いる要求データ、ポート２１０から出力されている要求
データ、中央処理装置１０１から送られて来ている要求
データ及びポート２１１から出力されている要求データ
が入力される。セレクタ２２０は、優先順位制御回路２
３０からの選択指示信号に従って、１個の要求データを
選択し、メモリ・アクセス・レジスタ２４０にセットす
る。メモリ・アクセス・レジスタ２４０にセットされた
要求データは、主記憶装置３００に送られる。優先順位
制御回路２３０には、中央処理装置１００から送られて
来ている要求信号ＲＥＱ−０、ポート２１０から出力さ
れている要求信号ＲＥＱ−ＰＯ１中央処理装置１０１か
ら送られて来ている要求信号Ｒ１！Ｑ−１およびポート
２１１から出力されている要求信号ＲＥローｐｉが入力
される。優先順位制御回路２３０は、要求が競合した場
合には優先順位に従って１個の要求を選択し、選択した
要求を表す選択指示信号をセレクタ２２０に送る。記憶
制御装置２００は、要求が被要求装置に直接送られる場
合は当該要求がメモリ・アクセス・レジスタ２４０にセ
ットされた時に要求元装置に応答を返し、要求がポート
に−Ｈセットされる場合には要求がポートに入った時点
で要求元装置に応答を返す。
セットされ、中央処理装置１ｏ１の要求データはポート
２１１にセットされる。要求データは、アドレスや要求
ファンクション・コード、ストア・データ（要求ファン
クションがストアの時のみ）から構成されている。セレ
クタ２２０には、中央処理装置１００から送られて来て
いる要求データ、ポート２１０から出力されている要求
データ、中央処理装置１０１から送られて来ている要求
データ及びポート２１１から出力されている要求データ
が入力される。セレクタ２２０は、優先順位制御回路２
３０からの選択指示信号に従って、１個の要求データを
選択し、メモリ・アクセス・レジスタ２４０にセットす
る。メモリ・アクセス・レジスタ２４０にセットされた
要求データは、主記憶装置３００に送られる。優先順位
制御回路２３０には、中央処理装置１００から送られて
来ている要求信号ＲＥＱ−０、ポート２１０から出力さ
れている要求信号ＲＥＱ−ＰＯ１中央処理装置１０１か
ら送られて来ている要求信号Ｒ１！Ｑ−１およびポート
２１１から出力されている要求信号ＲＥローｐｉが入力
される。優先順位制御回路２３０は、要求が競合した場
合には優先順位に従って１個の要求を選択し、選択した
要求を表す選択指示信号をセレクタ２２０に送る。記憶
制御装置２００は、要求が被要求装置に直接送られる場
合は当該要求がメモリ・アクセス・レジスタ２４０にセ
ットされた時に要求元装置に応答を返し、要求がポート
に−Ｈセットされる場合には要求がポートに入った時点
で要求元装置に応答を返す。
第３図は第２図の実施例の動作を示すタイムチャートで
ある。第３図（ａ）は中央処理装置１００または１０１
の何れか一方だけから要求があり、ポート２１０及びポ
ート２１１の何れからも要求がない場合の動作を示すも
のである。優先順位制御回路２３０に要求が入力されて
いない状態の下で、例えば中央処理装置１００から要求
データが送られてくると、直ちに優先順位選択が行われ
る。次のサイクル（第２番目の）では、中央処理装置１
００からの要求データがメモリ・アクセス・レジスタ２
４０を介して主記憶装置に送られる。
ある。第３図（ａ）は中央処理装置１００または１０１
の何れか一方だけから要求があり、ポート２１０及びポ
ート２１１の何れからも要求がない場合の動作を示すも
のである。優先順位制御回路２３０に要求が入力されて
いない状態の下で、例えば中央処理装置１００から要求
データが送られてくると、直ちに優先順位選択が行われ
る。次のサイクル（第２番目の）では、中央処理装置１
００からの要求データがメモリ・アクセス・レジスタ２
４０を介して主記憶装置に送られる。
第３２山）は中央処理装置１００と１０１の両方から要
求があり、ポート２１０及び２１１の何れからも要求が
ない場合の動作を示すものである。優先順位制御回路２
３０に要求が入力されていない状態の下で、中央処理装
置１００からの要求と中央処理装置１０１からの要求が
同時に送られて来ると、優先順位制御回路２３０によっ
て優先順位の高い方の要求（図示の例では中央処理装置
１ｅ１００の要求）が選択される。次のサイクル（第２
番目の）では、中央処理装置１００からの要求データが
メモリ・アクセス・レジスタ２４０にセットされ、中央
処理装置１０１の要求データがポート２１１にセットさ
れ、優先順位制御回路２３０に要求信号ＲＥＱ−ＰＩが
送られ、優先順位制御が行われる。第３番目のサイクル
では、ポート２１１の要求データがメモリ・アクセス・
レジスタ２４０にセットされる。なお、残りの要求デー
タをポートにセットする制御は優先順位制御回路が行い
、再び優先順位制御回路に要求を出す制御はポートが行
う。
求があり、ポート２１０及び２１１の何れからも要求が
ない場合の動作を示すものである。優先順位制御回路２
３０に要求が入力されていない状態の下で、中央処理装
置１００からの要求と中央処理装置１０１からの要求が
同時に送られて来ると、優先順位制御回路２３０によっ
て優先順位の高い方の要求（図示の例では中央処理装置
１ｅ１００の要求）が選択される。次のサイクル（第２
番目の）では、中央処理装置１００からの要求データが
メモリ・アクセス・レジスタ２４０にセットされ、中央
処理装置１０１の要求データがポート２１１にセットさ
れ、優先順位制御回路２３０に要求信号ＲＥＱ−ＰＩが
送られ、優先順位制御が行われる。第３番目のサイクル
では、ポート２１１の要求データがメモリ・アクセス・
レジスタ２４０にセットされる。なお、残りの要求デー
タをポートにセットする制御は優先順位制御回路が行い
、再び優先順位制御回路に要求を出す制御はポートが行
う。
第３図（ｃ）は中央処理装置からの要求と、ポートから
の要求が重なった場合の動作を示すタイムチャートであ
る。優先順位制御回路２３０にポート２１０からの要求
信号ＲＢＱ−ＰＯと中央処理装置１０１からの要求信号
ＲＥＱ−１とが入力されている場合には、優先順位制御
回路２３０によって、ポート２１０の要求が選択される
。次のサイクル（第２番目の）では、ポート２１０の要
求データがメモリ・アクセス・レジスタ２４０にセット
され、中央処理装置１０１の要求データがポート２１１
にセットされ、優先順位制御回路２３０に要求信号ＲＥ
Ｑ−ＰＬが送られ、優先順位制御が行われる。第３番目
のサイクルでは、ポート２１１の要求データがメモリ・
アクセス・レジスタ２４０にセットされる。
の要求が重なった場合の動作を示すタイムチャートであ
る。優先順位制御回路２３０にポート２１０からの要求
信号ＲＢＱ−ＰＯと中央処理装置１０１からの要求信号
ＲＥＱ−１とが入力されている場合には、優先順位制御
回路２３０によって、ポート２１０の要求が選択される
。次のサイクル（第２番目の）では、ポート２１０の要
求データがメモリ・アクセス・レジスタ２４０にセット
され、中央処理装置１０１の要求データがポート２１１
にセットされ、優先順位制御回路２３０に要求信号ＲＥ
Ｑ−ＰＬが送られ、優先順位制御が行われる。第３番目
のサイクルでは、ポート２１１の要求データがメモリ・
アクセス・レジスタ２４０にセットされる。
第４図は本発明で要求元装置Ｏ（要求元装置１００）か
らの情報を直接選択する論理を示す図である。なお、要
求元装置は２台と仮定している。同図において、１と２
はＮＡＮＤ回路を示している。
らの情報を直接選択する論理を示す図である。なお、要
求元装置は２台と仮定している。同図において、１と２
はＮＡＮＤ回路を示している。
図示の例では、要求元装置１００の要求ＲＥＱ−０より
も要求元装置１０１の要求ＲＥＱ−１が固定的に優先さ
れ、また、要求元装置の要求よりもポートの要求の方が
固定的に優先されるものとしている。なお、ポートの要
求間の優先順位については、動的に変更することが可能
である。
も要求元装置１０１の要求ＲＥＱ−１が固定的に優先さ
れ、また、要求元装置の要求よりもポートの要求の方が
固定的に優先されるものとしている。なお、ポートの要
求間の優先順位については、動的に変更することが可能
である。
第５図は従来方式でポートＡ（ポート２１０＾）を選択
する論理を示す図である。同図において、３ないし６は
ＮＡＮＤ回路を示している。５ＥＬＢはポート２１０Ａ
と２１０Ｂの何れかがプライオリティを獲得する度に極
性が反転するフリップ・フロップの出力であり、“０°
のときはポート２１０＾を優先し、 “ｌ”のときはポ
ート ２１０Ｂを優先する。
する論理を示す図である。同図において、３ないし６は
ＮＡＮＤ回路を示している。５ＥＬＢはポート２１０Ａ
と２１０Ｂの何れかがプライオリティを獲得する度に極
性が反転するフリップ・フロップの出力であり、“０°
のときはポート２１０＾を優先し、 “ｌ”のときはポ
ート ２１０Ｂを優先する。
第４図と第５図を比べて、第４図の方が要求信号（第４
図の＋ＲＥＱ−０．第５図の＋Ｒ１！Ｑ−ＰＡ ）から
選択指示信号（第４図の十Ｒｆ！（１−０−５ＥＬＢＣ
Ｔ 、第５図の＋ＰＯＲＴＡ−３ＥＬＥＣＴ ）までの
論理段数が多く、時間がかかることが判る。従って、従
来のプライオリティ回路の論理では、本発明にそのまま
適用するのはデイレイの問題から困難であることが判る
。要求元装置の要求信号＋ＲＥＱ−０，＋ＲＥＱ−１は
装置間を転送されてくるため、更に多段の論理をとるこ
とはデイレイ上難しくなるのである。
図の＋ＲＥＱ−０．第５図の＋Ｒ１！Ｑ−ＰＡ ）から
選択指示信号（第４図の十Ｒｆ！（１−０−５ＥＬＢＣ
Ｔ 、第５図の＋ＰＯＲＴＡ−３ＥＬＥＣＴ ）までの
論理段数が多く、時間がかかることが判る。従って、従
来のプライオリティ回路の論理では、本発明にそのまま
適用するのはデイレイの問題から困難であることが判る
。要求元装置の要求信号＋ＲＥＱ−０，＋ＲＥＱ−１は
装置間を転送されてくるため、更に多段の論理をとるこ
とはデイレイ上難しくなるのである。
以上の説明から明らかなように、本発明によれば、不必
要な優先順位選択サイクルを必要としないため、要求処
理を高速化できる。なお、上述の実施例では要求元装置
を２台としているが、２台より多くの要求元装置を持つ
システムに対しても、本発明を適用できることは言うま
でもない。
要な優先順位選択サイクルを必要としないため、要求処
理を高速化できる。なお、上述の実施例では要求元装置
を２台としているが、２台より多くの要求元装置を持つ
システムに対しても、本発明を適用できることは言うま
でもない。
従来の技術においては、各要求元装置からの要求の競合
をポート間のプライオリティで制御する点に重きが置か
れているため、ポートにいったん要求をセットすること
が前提となっている。要求元装置が多い場合には、競合
の頻度も高く、そうせざるを得ないが、要求元装置が少
なく競合の頻度が低ければ高度なプライオリティ回路を
構成する必要がな（、プライオリティ回路を簡素化して
スピードを早くできるため、本発明を実現できる。
をポート間のプライオリティで制御する点に重きが置か
れているため、ポートにいったん要求をセットすること
が前提となっている。要求元装置が多い場合には、競合
の頻度も高く、そうせざるを得ないが、要求元装置が少
なく競合の頻度が低ければ高度なプライオリティ回路を
構成する必要がな（、プライオリティ回路を簡素化して
スピードを早くできるため、本発明を実現できる。
【図面の簡単な説明】
第１図は本発明の原理図、第２図は本発明の実施例のブ
ロック図、第３図は第２図の動作を示すタイムチャート
、第４図は本発明で要求元装置Ｏからの情報を直接選択
する論理を示す図、第５図は従来方式でポートＡを選択
する論理を示す図、第６図は従来の優先順位制御方式を
示す図、第７図は従来方式において装置Ａから要求が来
た場合のタイムチャートである。 １００と１０１・・・要求元装置、２１０と２１１・・
・ポート、２２０・・・セレクタ、２３０・・・優先順
位制御回路、２４０・・・メモリ・アクセス・レジスタ
、３００・・・主記憶装置。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 裡宇ボ装置へ 本発Ｂ月の原列■ｚ 第１図 本発明の寂に４列 第２図 第５図 第１老Ｂ月で゛参飯元身受、＞０ケらの１Ｆ角・幸臣乙
直キ番遜宇更百る吉鼾理第ヰ図 ４３ｕ方式で′ホ６−トハｔｉ斗尺する論理第り６
ロック図、第３図は第２図の動作を示すタイムチャート
、第４図は本発明で要求元装置Ｏからの情報を直接選択
する論理を示す図、第５図は従来方式でポートＡを選択
する論理を示す図、第６図は従来の優先順位制御方式を
示す図、第７図は従来方式において装置Ａから要求が来
た場合のタイムチャートである。 １００と１０１・・・要求元装置、２１０と２１１・・
・ポート、２２０・・・セレクタ、２３０・・・優先順
位制御回路、２４０・・・メモリ・アクセス・レジスタ
、３００・・・主記憶装置。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 裡宇ボ装置へ 本発Ｂ月の原列■ｚ 第１図 本発明の寂に４列 第２図 第５図 第１老Ｂ月で゛参飯元身受、＞０ケらの１Ｆ角・幸臣乙
直キ番遜宇更百る吉鼾理第ヰ図 ４３ｕ方式で′ホ６−トハｔｉ斗尺する論理第り６
Claims (1)
- 【特許請求の範囲】 複数の要求元装置（１００Ａ、１００Ｂ、・・・）と、
複数の要求元装置（１００Ａ、１００Ｂ、・・・）から
の要求データを一時的に保持する複数のポート（２１０
Ａ、２１０Ｂ、・・・）と、 複数の要求元装置（１００Ａ、１００Ｂ、・・・）から
送られて来ている要求信号（ＲＥＱ−Ａ、ＲＥＱ−Ｂ、
・・・）及び複数のポート（２１０Ａ、２１０Ｂ、・・
・）から出力されている要求信号（ＲＥＱ、ＰＡ、ＲＥ
Ｑ−ＰＢ、・・・）が入力される優先順位制御回路（２
３０）と、 優先順位制御回路（２３０）からの選択指示信号に基づ
いて、複数の要求元装置（１００Ａ、１００Ｂ、・・・
）から送られて来ている要求データおよび複数のポート
（２１０Ａ、２１０Ｂ、・・・）から出力されている要
求データの中から１個の要求データの選択を行うセレク
タ（２２０）と、 選択された要求データを被要求装置に送るためのアクセ
ス・レジスタ（２４０）と を具備し、 （ａ）要求元装置同士の要求が競合する場合は、１つの
要求元装置の要求データを即時に被要求装置へ送り、残
りの要求データをポートにセットした後、再び優先順位
制御回路（２３０）に要求を出すように制御し、 （ｂ）要求元装置の要求とポートの要求との間で競合が
生じた場合には、ポートの要求を優先して被要求装置に
送り、要求元装置の要求をいったんポートにセットした
後、再び優先順位制御回路（２３０）に要求を出すよう
に制御し、 （ｃ）要求元装置からの要求だけで競合が生じない場合
には、その要求をポートを経由せず、直接に被要求元装
置に送出するように制御する ことを特徴とする優先順位制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32194087A JPH01162937A (ja) | 1987-12-19 | 1987-12-19 | 優先順位制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32194087A JPH01162937A (ja) | 1987-12-19 | 1987-12-19 | 優先順位制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01162937A true JPH01162937A (ja) | 1989-06-27 |
Family
ID=18138118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32194087A Pending JPH01162937A (ja) | 1987-12-19 | 1987-12-19 | 優先順位制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01162937A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010108275A (ja) * | 2008-10-30 | 2010-05-13 | Mitsubishi Electric Corp | バス制御装置 |
-
1987
- 1987-12-19 JP JP32194087A patent/JPH01162937A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010108275A (ja) * | 2008-10-30 | 2010-05-13 | Mitsubishi Electric Corp | バス制御装置 |
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