JPH0236454A - 主記憶制御装置間バス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概堡〕 主記憶制御装置間に接続されたバスを介して転送される
データ、アドレス、コマンドの転送タイミングを制御す
るバス制御方式に関し、バスを有効に使用することを目
的とし、複数の主記憶制御装置間でデータ、アドレス、
コマンドをバスを介して転送する主記憶１ｉ１１１０装
置間バス制御方式において、各ユニットからのリクエス
トに対し優先順位を決定し、優先権を獲得したユニット
のアドレス、データ、コマンドを前記バスを介して他系
の主記憶制御装置へ転送する転送手段と、前記転送され
るコマンドがバス幅よりも大きいストアデータ転送を示
しているときには、複数の単位時間に分けて転送される
該ストアデータの転送期間内であって、該ストアデータ
に関するアドレス、コマンドの転送終了後の期間内に、
前記転送手段をして他ユニットのフェッヂ系リクエスト
に限り優先順位を決定させ、前記バス中のアドレスバス
及びコマンドバスの使用を許可する制御手段とを、前記
複数の主記憶制御１１′５Ａ置の夫々に具備するよう構
成する。

〔産業上の利用分野〕

本発明は主記憶制御装置間バス制御方式に係り、特に主
記憶制御装置間に接続されたバスを介して転送されるデ
ータ、アドレス、コマンドの転送タイミングを制御する
バス制御方式に関する。

第４図は本発明を適用し得る情報処理システムの構成を
示す。同図中、１ａ、ｌｂは主記憶制御装置（ＭＣＵ）
、２ａ、２ｂは主記憶装置（ＭＳＵ）、３ａ、３ｂは中
央処理装置（ＣＰＵ）。

４ａ、４ｂはチ１！ネル処理装置（ＣＨＰ）である。

演算やプログラム実行処理を行なうＣＰＵ３ａ。

３ｂは各々１又は２以上膜けられ、また入出力装置の制
御を行なうＣＨＰ４ａ、４ｂは各々複数段けられている
。

ＭＣＵｌａ、１ｂは各々自系ＭＳＵアクセス制御部５ａ
、５ｂと他系アクセス制御部５ａ、５ｂからなり、他系
アクセス制御部６ａ、６ｂは互いにバス７ａ、７ｂを介
して接続されている。また、自系アクセス制御部５ａと
他系アクセス制御部６ａは夫々ＣＰＵ３ａ、ＣＨＰ４ａ
ｌＣ接続されており、同様に自系アクセス制御部５ｂと
他系アクセス制御部６ｂは夫々ＣＰＵ３ｂ、ＣＨＰ４ｂ
に接続されている。

またバス７ａ、７ｂの夫々はデータバス、アドレスバス
、コマンドバスからなり、バス７ａは仙系アクセスυ制
御部６ａから他系アクセス制御部６ｂへのデータ等の転
送に使用され、バス７ｂは他系アクセス制御部６ｂから
他系アクセスυ１１２ＩＩ部６ａへのデータ等の転送に
使用される。

ＭＣＵｌａ、１ｂはＭＳＵ２ａ、２ｂに対するＣＰＵ３
ａ、３ｂ、ＣＨＰ４ａ、４ｂ、他系のＭＣＵｌｂ、１ａ
からのリクエストに対して適宜応答してＭＳＵ２ａ、２
ｂをアクセス制御する。ＭＳＵ２ａ、２ｂから読み出さ
れたデータは必要に応じてバス７ａ、７ｂを介して他系
のＭＣＵｌｂ。

１ａへ転送される。

かかる構成の情報処理システムにおいて、バス７ａ、７
ｂを介して転送されるデータのビット長（バス幅）には
制限があるので、データ転送を高速に行なうにはバス７
ａ、７ｂを時間的に有効に使用する必要がある。

〔従来の技術〕

第５図は従来の一例の動作説明用シーケンスを示す。例
えば、第４図のＭＣＵｌａの他系アクセス制御部６ａに
ＭＣＵｌｂからバス幅（これを−例として８バイトとす
る）よりも大きい３２バイトのストアデータ転送リクエ
スト（第５図にＲＥＱＯで示す）があり、これに応答し
てバス７ａを使用してデータ転送を行なう場合、他系ア
クセス制御部６ａ内のデータ用インターフェイスレジス
タからは第５図にＲＥＱＯ−１からＲＥＱＯ−４で示ず
如く、単位時間τ毎に３２バイトのデータをデータ幅と
同じ８バイトずつ４回に分けて転送する。　また、この
とぎ上記の他系アクセス制御部６ａ内の７ドレス用イン
ターフエイスレジスタからは第５図に示す如くストアデ
ータのアドレスの先頭ＲＥＱ○だけがψ位時間τ内で転
送され、その後の残りの３τ間のデータ転送期間中はア
ドレスは転送されない。これはストアデータのアドレス
は連続しているから、先頭のアドレスだけを転送すれば
残りの３でのアドレスはＭＣＵ　ｌ　ｂ側で生成できる
からである。

そして、ＭＣＵｌａは３２バイトストアデータ転送リク
エストＲＥＱＯに対する３２バイトのデータ転送終了後
、第５図に示す如く次の例えばフェッチ系のリクエスト
ＲＥＱ１に応答してアドレス又はコマンドをバス７ａを
使用してＭＣＵ１ｂへ転送する。

〔発明が解決しようとする課題〕

しかるに、第５図かられかるように、従来はバス幅より
も大きいストアデータを転送する場合は複数回（第５図
では４回）に分けて転送せざるを得ないのに対し、アド
レスは最初の１τ間だけ送出し、残りの３τ間はアドレ
スバスは使用されておらず、バスの使用効率が悪かった
。

本発明は上記の点に鑑みてなされたもので、バスを有効
に使用し得る主記憶制御装置間バス制御方式を提供する
ことを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図を示す。同図中、１０ａ、
１０ｂは主記憶制御装置、１１ａ、１１ｂはデータ、ア
ドレス、コマンドを転送するバス、１２ａ、１２ｂは転
送手段、１３ａ、１３ｂは制御手段を示す。

転送手段１２ａ、１２ｂは各ユニットからのリクエスト
に対し優先順位を決定し、優先権を獲１１したユニット
のアドレス、データ、コマンドを前記バス１１ａ、１１
ｂを介して他系の主記憶制御装置１０ｂ、１０ａへ転送
する。

またＩＩＩ御手段１３ａ、１３ｂはバス幅よりも大ぎい
ストアデータ転送時に、上記ストアデータの転送期間内
であって、ストアデータに関するアドレス、コマンドの
転送終了後の期間内に、転送手段１２ａ、１２ｂをして
他ユニットのフェッチ系リクエストに限り優先順位を決
定させ、前記バス１１ａ、１１ｂ中のアドレス及びコマ
ンドバスの使用を許可する。

本発明は複数の主記憶制御装置１０ａ、１０ｂ内の夫々
に転送手段１２ａ、１２ｂと制御手段１３ａ、ｉ３ｂと
を設けたものである。

〔作用〕

転送手段１２ａ（又は１２ｂ）からバス１１ａ（又は１
１ｂ）を介して主記憶制御袋″ａ１０ｂ（又は１０ａ）
へ転送されるデータが、バス幅よりも大きいストアデー
タのときには複数の単位時間かけてデータ転送が行なわ
れる。

これに対し、上記ストアデータに関するアドレス及びコ
マンドは一単位時間内で転送が終了する。

本発明はこの点に着目し、制御手段１３ａ（又は１３ｂ
）により転送手段１２ａ（又１．ｔ　１２　ｂ　）を制
御し、上記アドレス及びコマンド転送終了後の残りのス
トアデータ転送Ｉｆ間中に、フェッチ系リクエストがあ
ったときはそのリクエストに関するアドレス、コマンド
を転送させる。

従って、データバスがビジーであっても、フェッチ系ア
ドレス、コマンドは転送される。

〔実施例〕

第２図は本発明の要部の一実施例のブロック図を示す。

同図中、第１図と同一構成部分には同一符号を付しであ
る。第２図は第４図に示した他系アクセス制御部６ａ又
は６ｂの一実施例を示し、また１２．１３は夫々第１図
の主記憶制御装置１０ａ、１０ｂのいずれか一方の転送
手段及び制御手段を示す。

第２図において、１５は他ＭＣＵプライオリティ回路で
、前記したｃｐｕ、ｃＨｐの各ユニットからのリクエス
トＲＥＱＯ〜ＲＥＱｍが入力され、そのリクエストが他
系Ｍ　Ｓ　Ｕへのアクセス要求であるときは優先順位を
決定し、各ユニットからのコマンド、アドレス、データ
が夫々入力されるセレクタ１６，１７．１８を制御して
優先、権を獲ｉηしたユニットのコマンド、アドレス、
データを選択出力させる。

また、１９．２０及び２１はインターフェイスレジスタ
で、セレクタ１６．１７及び１８から選択出力されたコ
マンド、アドレス及びデータを別々に一時記憶（セット
）シ、それをコマンドバス、アドレスバス及びデータバ
スへ送出する。なお、他ＭＣＵプライオリティ回路１５
からは他系アクセスリクエストが取り出され、これは専
用線又はコマンドバスを介して他系のＭＣｔＪへ送出さ
れる。

更に２２は信号線で、転送コマンドを他ＭＣＵプライオ
リティ回路１５へ供給し、該コマンドがデータビット長
であるバス幅（ここでは８バイトとする）よりも大きい
ストアデータ転送を示しているときのみ他Ｍ　ＣＵプラ
イオリティ回路１５に所定の動作を行なわせるように設
けられており、前記開開手段１３ａ、１３ｂを構成して
いる。

次に本実施例の動作について第２図、第３図と共に説明
する。他ＭＣＵブライＡリテイ回路１５により優先権を
獲得したユニットからのリクエストが第３図にＲＥＱＯ
で示すように、３２バイトストアデータの転送要求であ
ったときは、他ＭＣＵプライオリティ回路１５はセレク
タ１６．１７及び１８をυ］陣して上記ユニットからの
コマンドＯ，アドレスＯ，データＯを選択出力させて、
まｆＲ初の単位時間τで第３図に示す如くインターフェ
イスレジスタ２１に３２バイトストアデータの最初の８
バイト分のデータＲＥＱＯ−１をセットさせると共に、
インターフェイスレジスタ１９゜２０にそのコマンド、
アドレスをセットさせる。

インターフェイスレジスタ１９．２０及び２１にセット
されたコマンド、アドレス及びデータはコマンドバス、
アドレスバス及びデータバスを介して他系アクセスリク
エストと共に他系のＭＣＵへ転送される。また、このと
きインターフェイスレジスタ１９から信号線２２を介し
て入力されるコマンドにより、他ＭＣＵプライオリティ
回路１５は転送するデータが３２バイ１−ストアデータ
であることを識別する。

これにより、他ＭＣＵプライオリティ回路１５は２番目
の単位時間τ内で他コニットのフェッチ系リクエストの
うノ５擾先順位の高いリフニスｌ−ＲＥＱｌを選択する
ようセレクタ１６及び１７を切換えてインターフェイス
レジスタ１９．２０にそのコマンド、アドレスをセット
する。一方、この２番目の単位時間τ内では前記３２バ
イトストアデータの２番目の８バイト分のデータが第３
図にＲＥＱＯ−２で示す如く、インターフ１イスレジス
タ２１にセットされる。

以下、上記と同様にして単位時間τ毎に３２バイトスト
アデータの３番目、４番目の各８バイト分のデータがイ
ンターフェイスレジスタ２１に第３図にＲＥＱＯ−３，
ＲＥＱＯ−４で示す如く順次にセットされる一方、フェ
ッチ系リクエストＲＥＱ２．ＲＥＱ３が順次に選択され
て、そのコマンド及びアドレスが第３図にＲＥＱ２．Ｒ
ＥＱ３で示す如くインターフェイスレジスタ１９．２０
に夫々順次にセットされる。

このように、本実施例によれば、３２バイトストアデー
タを転送する４τ間データバスを使用し、一方、この３
２バイトストアデータに関するアドレス、コマンドは上
記４τ期間の最初の１τｊ月間だけ送出し、残りの３τ
期間はフェッチ系リクエストによるアドレス、コマンド
をアドレスバス、コマンドバスを使用して送出する。

受信側のＭＣＵでは上記の送出されたデータ、アドレス
及びコマンドを第３図に模式的に示す如くボートに入力
され、そのボート制御部においてコマンドが３２バイト
ストアデータであることを示していると検出したときは
、後の３τ期間は残りのデータが送られてくると認識す
ると共に、アドレスとコマンドについては３２バイトス
トアデータのリクエストとは賃なるリフニスｉ〜による
フエツヂ系のアドレスとコマンドであると識別する。

〔発明の効果〕

上述の如く、本発明によれば、データバスがビジーであ
っても、フェッチ系アドレスやコマンドは転送されるた
め、従来に比べて主記憶制＠装置間のバスを有効に使用
することができ、従来に比べてフェッチ系アドレス、コ
マンドを高速で転送することができ、スルーブツトを向
上することができる等の特長を右するものである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の要部の一実施例のブロック図、第３図
は本発明の一実施例の動作説明用シーケンスを示す図、 第４図は本発明を適用し得るシステム構成図、第５図は
従来の一例の動作説明用シーケンスを示す図である。 図において、 １０ａ、１０ｂは主記憶制御装置ｆ　（ＭＣＵ）１１ａ
、１１ｂはバス、 １２ａ、１２ｂ、１２は転送手段、 １３ａ、１３ｂ、１３は制御手段、 １５は他ＭＣＵプライオリティ回路、 １６〜１８はセレクタ、 １９〜２１はインターフェイスレジスタを示す。 特許出願人　富　士　通　株式会社 ４閾に一耳宴１ｍ’ｉｆｉ諧るシステム構妨ｄδト了品
７千７±７品７±７÷了→ 一＋−吟間 〉仁４ミ」トミの一１’ｉＪラグイ１ミ酬１テ１已、−
クー−２；ζ藁帽マ

Claims (1)

1. 【特許請求の範囲】 複数の主記憶制御装置（１０ａ、１０ｂ）間でデータ、
   アドレス、コマンドをバス（１１ａ、１１ｂ）を介して
   転送する主記憶制御装置間バス制御方式において、 各ユニットからのリクエストに対し優先順位を決定し、
   優先権を獲得したユニットのアドレス、データ、コマン
   ドを前記バス（１１ａ、１１ｂ）を介して他系の主記憶
   制御装置へ転送する転送手段（１２ａ、１２ｂ）と、 前記転送されるコマンドがバス幅よりも大きいストアデ
   ータ転送を示しているときには、複数の単位時間に分け
   て転送される該ストアデータの転送期間内であって、該
   ストアデータに関するアドレス、コマンドの転送終了後
   の期間内に、前記転送手段（１２ａ、１２ｂ）をして他
   ユニットのフェッチ系リクエストに限り優先順位を決定
   させ、前記バス（１１ａ、１１ｂ）中のアドレスバス及
   びコマンドバスの使用を許可する制御手段（１３ａ、１
   ３ｂ）とを、前記複数の主記憶制御装置（１０ａ、１０
   ｂ）の夫々に具備するよう構成したことを特徴とする主
   記憶制御装置間バス制御方式。