JPH06131292A - データ転送方式 - Google Patents
データ転送方式Info
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- JPH06131292A JPH06131292A JP4278287A JP27828792A JPH06131292A JP H06131292 A JPH06131292 A JP H06131292A JP 4278287 A JP4278287 A JP 4278287A JP 27828792 A JP27828792 A JP 27828792A JP H06131292 A JPH06131292 A JP H06131292A
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Abstract
(57)【要約】
【目的】メインメモリ間のデータ転送の高速化を図る。
【構成】バスコントローラ（ＢＣＵ）１３内に設けられ
たレジスタ１７，１８にＣＰＵからのリ−ドアドレスお
よびライトアドレスがセットされ、バスコントローラ
（ＢＣＵ）１３はメインメモリ（ＭＭ）１２とのデータ
転送をそれらリ−ドアドレスおよびライトアドレスにし
たがって実行する。この場合、メインメモリのデータ転
送元領域からデータ転送先領域へのデータ転送は、バス
コントローラ（ＢＣＵ）１３内に設けられたレジスタ１
６を介して実行される。このため、ＣＰＵ１１にデータ
を一旦取り込む必要がなくなり、システムバス１５を介
さないでメインメモリ１２間のデータ転送を高速に実現
できる。
たレジスタ１７，１８にＣＰＵからのリ−ドアドレスお
よびライトアドレスがセットされ、バスコントローラ
（ＢＣＵ）１３はメインメモリ（ＭＭ）１２とのデータ
転送をそれらリ−ドアドレスおよびライトアドレスにし
たがって実行する。この場合、メインメモリのデータ転
送元領域からデータ転送先領域へのデータ転送は、バス
コントローラ（ＢＣＵ）１３内に設けられたレジスタ１
６を介して実行される。このため、ＣＰＵ１１にデータ
を一旦取り込む必要がなくなり、システムバス１５を介
さないでメインメモリ１２間のデータ転送を高速に実現
できる。
Description
【０００１】
【産業上の利用分野】この発明はデータ転送制御方式に
関し、特にデータ処理装置におけるメインメモリ間のデ
ータ転送を制御するデータ転送制御方式に関する。
関し、特にデータ処理装置におけるメインメモリ間のデ
ータ転送を制御するデータ転送制御方式に関する。
【０００２】
【従来の技術】従来、ＣＰＵにはメインメモリ間でデー
タ転送を行なう命令（ＭＯＶＥ命令）が準備されてい
る。このＭＯＶＥ命令はシステムバスを介してメモリ間
転送を行なっていた。従来のデ−タ処理装置の典型的な
ハードウェア構成例を図５に示す。
タ転送を行なう命令（ＭＯＶＥ命令）が準備されてい
る。このＭＯＶＥ命令はシステムバスを介してメモリ間
転送を行なっていた。従来のデ−タ処理装置の典型的な
ハードウェア構成例を図５に示す。
【０００３】図５において。１は中央処理装置（ＣＰ
Ｕ）、２はメインメモリ（ＭＭ）、３はシステムバス５
およびメインメモリ（ＭＭ）２を制御するバスコントロ
ーラ（ＢＣＵ）、４はディスク装置等のＩ／Ｏを制御す
るＩ／Ｏコントローラ（ＩＯＣ）、５はシステムバス
（ＳＢＵＳ）である。このシステムにおいては、メイン
メモリ間のデータ転送は次ぎのように行なわれる。
Ｕ）、２はメインメモリ（ＭＭ）、３はシステムバス５
およびメインメモリ（ＭＭ）２を制御するバスコントロ
ーラ（ＢＣＵ）、４はディスク装置等のＩ／Ｏを制御す
るＩ／Ｏコントローラ（ＩＯＣ）、５はシステムバス
（ＳＢＵＳ）である。このシステムにおいては、メイン
メモリ間のデータ転送は次ぎのように行なわれる。
【０００４】メインメモリ間のデータ転送を行なう場
合、フェーズ１として、ＣＰＵ１からバスコントロ−ラ
（ＢＣＵ）３へメモリリードの指示がシステムバス（Ｓ
ＢＵＳ）５を介して行なわれる。この時リードアドレス
も指示される（図５のパス１）。
合、フェーズ１として、ＣＰＵ１からバスコントロ−ラ
（ＢＣＵ）３へメモリリードの指示がシステムバス（Ｓ
ＢＵＳ）５を介して行なわれる。この時リードアドレス
も指示される（図５のパス１）。
【０００５】フェーズ２として、バスコントロ−ラ（Ｂ
ＣＵ）３はメインメモリ（ＭＭ）２から、指示されたメ
モリアドレスのデータを読み出し、システムバス（ＳＢ
ＵＳ）５を介してＣＰＵ１へ転送する（図５のパス
２）。
ＣＵ）３はメインメモリ（ＭＭ）２から、指示されたメ
モリアドレスのデータを読み出し、システムバス（ＳＢ
ＵＳ）５を介してＣＰＵ１へ転送する（図５のパス
２）。
【０００６】フェーズ３として、ＣＰＵ１はバスコント
ローラ（ＢＣＵ）３へメモリライトの指示を行い、同時
にライトアドレスとライトデータ（前で読み込んだエリ
ア１のデータ）をシステムバス（ＳＢＵＳ）５を介して
転送し、バスコントローラ（ＢＣＵ）３によってメイン
メモリ（ＭＭ）２へ書き込まれる（図５のパス３）。図
６には、上記フェーズ１〜３のシステムバス（ＳＢＵ
Ｓ）５のアクセスシーケンスが示されている。図６にお
ける記号の意味は、次の通りである。 ＤＡＤ ：アドレスまたはデータを転送するための双方
向性バス。 ＣＯＭＺ：バスコマンドと書き込みデータのゾーン指定
を行なう信号。 ＣＯＮＦ：受信確認のための信号でアドレス／データ受
信後、受信ユニットにより送信される。 ＢＥＮＤ：ＢＣＵとのデータやりとりにおけるＢＣＵサ
イクルの終了を示す信号でＢＣＵより送信される。
ローラ（ＢＣＵ）３へメモリライトの指示を行い、同時
にライトアドレスとライトデータ（前で読み込んだエリ
ア１のデータ）をシステムバス（ＳＢＵＳ）５を介して
転送し、バスコントローラ（ＢＣＵ）３によってメイン
メモリ（ＭＭ）２へ書き込まれる（図５のパス３）。図
６には、上記フェーズ１〜３のシステムバス（ＳＢＵ
Ｓ）５のアクセスシーケンスが示されている。図６にお
ける記号の意味は、次の通りである。 ＤＡＤ ：アドレスまたはデータを転送するための双方
向性バス。 ＣＯＭＺ：バスコマンドと書き込みデータのゾーン指定
を行なう信号。 ＣＯＮＦ：受信確認のための信号でアドレス／データ受
信後、受信ユニットにより送信される。 ＢＥＮＤ：ＢＣＵとのデータやりとりにおけるＢＣＵサ
イクルの終了を示す信号でＢＣＵより送信される。
【０００７】すなわち、従来のデータ転送方式において
は、ＣＰＵ１がバスコントローラ（ＢＣＵ）３に対して
メインメモリ（ＭＭ）２のエリア１からデータリードす
る指示を発行し（フェーズ１）、次いで、リードデータ
（１ｓｔデータ、２ｎｄデータ）がバスコントローラ
（ＢＣＵ）３からＣＰＵ１に転送され（フェーズ２）、
この後に、ＣＰＵ１がバスコントローラ（ＢＣＵ）３に
対してメインメモリ（ＭＭ）２のエリア２にデータ（１
ｓｔデータ、２ｎｄデータ）をライトする指示を発行す
る。
は、ＣＰＵ１がバスコントローラ（ＢＣＵ）３に対して
メインメモリ（ＭＭ）２のエリア１からデータリードす
る指示を発行し（フェーズ１）、次いで、リードデータ
（１ｓｔデータ、２ｎｄデータ）がバスコントローラ
（ＢＣＵ）３からＣＰＵ１に転送され（フェーズ２）、
この後に、ＣＰＵ１がバスコントローラ（ＢＣＵ）３に
対してメインメモリ（ＭＭ）２のエリア２にデータ（１
ｓｔデータ、２ｎｄデータ）をライトする指示を発行す
る。
【０００８】このように、従来のメインメモリ間のデー
タ転送においては、一度データがＣＰＵ１内に取り込ま
れるので、システムバス（ＳＢＵＳ）５のアクセスシー
ケンスが増える。これによって、システムバス（ＳＢＵ
Ｓ）５の専有率が増加され、データ転送効率の悪化、お
よびシステムバススループットの低下が引き起こされる
欠点があった。
タ転送においては、一度データがＣＰＵ１内に取り込ま
れるので、システムバス（ＳＢＵＳ）５のアクセスシー
ケンスが増える。これによって、システムバス（ＳＢＵ
Ｓ）５の専有率が増加され、データ転送効率の悪化、お
よびシステムバススループットの低下が引き起こされる
欠点があった。
【０００９】
【発明が解決しようとする課題】従来では、メインメモ
リ間のデータ転送においては一度データがＣＰＵ内に取
り込まれるので、データ転送効率が悪化される欠点があ
った。
リ間のデータ転送においては一度データがＣＰＵ内に取
り込まれるので、データ転送効率が悪化される欠点があ
った。
【００１０】この発明はこのような点に鑑みてなされた
もので、メインメモリ間のデータ転送をＣＰＵを経由す
ることなく実行できるようにし、メインメモリ間のデー
タ転送の高速化を図ることができるデータ転送制御方式
を提供することを目的とする。
もので、メインメモリ間のデータ転送をＣＰＵを経由す
ることなく実行できるようにし、メインメモリ間のデー
タ転送の高速化を図ることができるデータ転送制御方式
を提供することを目的とする。
【００１１】
【課題を解決するための手段および作用】この発明は、
ＣＰＵと、メインメモリと、このＣＰＵとシステムバス
を介して接続された各種コントローラとを有するデータ
処理装置のデータ転送方式において、前記メインメモリ
をリード／ライト制御する所定のコントローラ内に、前
記ＣＰＵからのデータ転送指令によって指定される前記
メインメモリの転送元アドレスおよび転送先アドレスが
それぞれ格納される第１および第２のアドレスレジスタ
と、前記メインメモリからリードしたデータが格納され
るデータレジスタと、前記第１および第２のアドレスレ
ジスタに格納される前記転送元アドレスおよび転送先ア
ドレスにしたがって前記データレジスタと前記メインメ
モリとの間でデータ転送する手段とを設け、前記メイン
メモリのデータ転送元領域からデータ転送先領域へのデ
ータ転送を前記データレジスタを介して実行することを
特徴とする。
ＣＰＵと、メインメモリと、このＣＰＵとシステムバス
を介して接続された各種コントローラとを有するデータ
処理装置のデータ転送方式において、前記メインメモリ
をリード／ライト制御する所定のコントローラ内に、前
記ＣＰＵからのデータ転送指令によって指定される前記
メインメモリの転送元アドレスおよび転送先アドレスが
それぞれ格納される第１および第２のアドレスレジスタ
と、前記メインメモリからリードしたデータが格納され
るデータレジスタと、前記第１および第２のアドレスレ
ジスタに格納される前記転送元アドレスおよび転送先ア
ドレスにしたがって前記データレジスタと前記メインメ
モリとの間でデータ転送する手段とを設け、前記メイン
メモリのデータ転送元領域からデータ転送先領域へのデ
ータ転送を前記データレジスタを介して実行することを
特徴とする。
【００１２】このデータ転送方式においては、ＣＰＵ
は、データ転送を指令するとき、システムバスを介して
転送元領域を指定するリードアドレスと転送先領域を指
定するライトアドレスをコントローラに送信する。この
場合、リードアドレスは第１のアドレスレジスタにセッ
トされ、またライトアドレスは第２のレジスタにセット
される。次に、コントローラは、メインメモリから、第
１レジスタのリードアドレスによって指示された転送元
領域のデータをリードし、それをデータレジスタにセッ
トする。その後、コントローラは、データレジスタのラ
イトアドレスによって指示された転送先領域へデータレ
ジスタの内容を書き込む。このため、ＣＰＵにデータを
一旦取り込む必要がなくなり、システムバスを介さない
でメインメモリ間のデータ転送を実現できる。したがっ
て、データ転送の高速化、システムバスの占有率を下げ
ることによるシステムバススループットの向上を実現で
きる。
は、データ転送を指令するとき、システムバスを介して
転送元領域を指定するリードアドレスと転送先領域を指
定するライトアドレスをコントローラに送信する。この
場合、リードアドレスは第１のアドレスレジスタにセッ
トされ、またライトアドレスは第２のレジスタにセット
される。次に、コントローラは、メインメモリから、第
１レジスタのリードアドレスによって指示された転送元
領域のデータをリードし、それをデータレジスタにセッ
トする。その後、コントローラは、データレジスタのラ
イトアドレスによって指示された転送先領域へデータレ
ジスタの内容を書き込む。このため、ＣＰＵにデータを
一旦取り込む必要がなくなり、システムバスを介さない
でメインメモリ間のデータ転送を実現できる。したがっ
て、データ転送の高速化、システムバスの占有率を下げ
ることによるシステムバススループットの向上を実現で
きる。
【００１３】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。
明する。
【００１４】図１にはこの発明の第１実施例に係わるデ
ータ処理装置のシステム構成が示されている。このデー
タ処理装置は、中央処理装置（ＣＰＵ）１１、メインメ
モリ（ＭＭ）１２、バスコントローラ（ＢＣＵ）１３、
Ｉ／Ｏコントローラ１４、およびシステムバス（ＳＢＵ
Ｓ）１５から構成されている。
ータ処理装置のシステム構成が示されている。このデー
タ処理装置は、中央処理装置（ＣＰＵ）１１、メインメ
モリ（ＭＭ）１２、バスコントローラ（ＢＣＵ）１３、
Ｉ／Ｏコントローラ１４、およびシステムバス（ＳＢＵ
Ｓ）１５から構成されている。
【００１５】中央処理装置（ＣＰＵ）１１は、プログラ
ム命令を実行し、システム全体の制御を司る。メインメ
モリ（ＭＭ）１２のデータ転送に際しては、中央処理装
置（ＣＰＵ）１１は、転送元を示すリードアドレス、転
送先を示すライトアドレスをシステムバス（ＳＢＵＳ）
１５に順次出力すると共に、バスコントローラ（ＢＣ
Ｕ）１３に対してデータ転送を指示する。
ム命令を実行し、システム全体の制御を司る。メインメ
モリ（ＭＭ）１２のデータ転送に際しては、中央処理装
置（ＣＰＵ）１１は、転送元を示すリードアドレス、転
送先を示すライトアドレスをシステムバス（ＳＢＵＳ）
１５に順次出力すると共に、バスコントローラ（ＢＣ
Ｕ）１３に対してデータ転送を指示する。
【００１６】メインメモリ（ＭＭ）１２には、中央処理
装置（ＣＰＵ）１１によって実行されるプログラムや、
処理データが格納される。このメインメモリ（ＭＭ）１
２のデータ転送は、バスコントローラ（ＢＣＵ）１３に
よって制御、実行される。
装置（ＣＰＵ）１１によって実行されるプログラムや、
処理データが格納される。このメインメモリ（ＭＭ）１
２のデータ転送は、バスコントローラ（ＢＣＵ）１３に
よって制御、実行される。
【００１７】バスコントローラ（ＢＣＵ）１３は、シス
テムバス（ＳＢＵＳ）１５およびメインメモリ（ＭＭ）
１２を制御する。メインメモリ（ＭＭ）１２のエリア１
からエリア２にデータ転送する場合、バスコントローラ
（ＢＣＵ）１３はローカルバス１９を介してメインメモ
リ（ＭＭ）１２のエリア１をリードアクセスし、次いで
メインメモリ（ＭＭ）１２のエリア２をライトアクセス
してエリア１からのリードデータをエリア２にライトす
る。
テムバス（ＳＢＵＳ）１５およびメインメモリ（ＭＭ）
１２を制御する。メインメモリ（ＭＭ）１２のエリア１
からエリア２にデータ転送する場合、バスコントローラ
（ＢＣＵ）１３はローカルバス１９を介してメインメモ
リ（ＭＭ）１２のエリア１をリードアクセスし、次いで
メインメモリ（ＭＭ）１２のエリア２をライトアクセス
してエリア１からのリードデータをエリア２にライトす
る。
【００１８】このバスコントローラ（ＢＣＵ）１３に
は、データ転送制御のために使用される３個のレジスタ
１６，１７，１８が設けられている。レジスタ１６は、
中央処理装置（ＣＰＵ）１１からの指示によりメインメ
モリ（ＭＭ）１２のデータを記憶しておく。レジスタ１
７は、中央処理装置（ＣＰＵ）１１からの指示によりメ
インメモリリードするリードアドレスを記憶しておく。
レジスタ１８は、中央処理装置（ＣＰＵ）１１からの指
示によりメインメモリライトするライトアドレスを記憶
しておく。また、Ｉ／Ｏコントローラ（ＩＯＣ）１４
は、ディスク装置等のＩ／Ｏを制御するためのものであ
る。このシステムにおいては、メインメモリ間のデータ
転送は次のように行なわれる。
は、データ転送制御のために使用される３個のレジスタ
１６，１７，１８が設けられている。レジスタ１６は、
中央処理装置（ＣＰＵ）１１からの指示によりメインメ
モリ（ＭＭ）１２のデータを記憶しておく。レジスタ１
７は、中央処理装置（ＣＰＵ）１１からの指示によりメ
インメモリリードするリードアドレスを記憶しておく。
レジスタ１８は、中央処理装置（ＣＰＵ）１１からの指
示によりメインメモリライトするライトアドレスを記憶
しておく。また、Ｉ／Ｏコントローラ（ＩＯＣ）１４
は、ディスク装置等のＩ／Ｏを制御するためのものであ
る。このシステムにおいては、メインメモリ間のデータ
転送は次のように行なわれる。
【００１９】メインメモリ（ＭＭ）１２のエリア１から
エリア２へのデータ転送を行なう場合、中央処理装置
（ＣＰＵ）１１は、エリア１を指定するリードアドレス
とエリア２を指定するライトアドレスをシステムバス
（ＳＢＵＳ）１５を介してバスコントローラ（ＢＣＵ）
１３に順次送信すると共に、エリア１からエリア２への
データ転送をバスコントローラ（ＢＣＵ）１３に指示す
る（パス１）。この場合、リードアドレスはレジスタ１
７にセットされ、またライトアドレスはレジスタ１８に
セットされる。
エリア２へのデータ転送を行なう場合、中央処理装置
（ＣＰＵ）１１は、エリア１を指定するリードアドレス
とエリア２を指定するライトアドレスをシステムバス
（ＳＢＵＳ）１５を介してバスコントローラ（ＢＣＵ）
１３に順次送信すると共に、エリア１からエリア２への
データ転送をバスコントローラ（ＢＣＵ）１３に指示す
る（パス１）。この場合、リードアドレスはレジスタ１
７にセットされ、またライトアドレスはレジスタ１８に
セットされる。
【００２０】次に、バスコントローラ（ＢＣＵ）１３
は、メインメモリ（ＭＭ）１２から、レジスタ１７のリ
ードアドレスによって指示されたメモリアドレスのデー
タ（エリア１のデータ）をリードし、それをレジスタ１
６にセットする（パス２）。
は、メインメモリ（ＭＭ）１２から、レジスタ１７のリ
ードアドレスによって指示されたメモリアドレスのデー
タ（エリア１のデータ）をリードし、それをレジスタ１
６にセットする（パス２）。
【００２１】その後、バスコントローラ（ＢＣＵ）１３
は、レジスタ１８のライトアドレスによって指示された
メモリアドレス（エリア２）へレジスタ１６の内容を書
き込む（パス３）。図２には、このシステムにおけるシ
ステムバス（ＳＢＵＳ）１５のアクセスシーケンスが示
されている。図２における記号の意味は、次の通りであ
る。 ＤＡＤ ：アドレスまたはデータを転送するための双方
向性バス。 ＣＯＭＺ：バスコマンドと書き込みデータのゾーン指定
を行なう信号。 ＣＯＮＦ：受信確認のための信号でアドレス／データ受
信後、受信ユニットにより送信される。 ＢＥＮＤ：ＢＣＵとのデータやりとりにおけるＢＣＵサ
イクルの終了を示す信号でＢＣＵより送信される。
は、レジスタ１８のライトアドレスによって指示された
メモリアドレス（エリア２）へレジスタ１６の内容を書
き込む（パス３）。図２には、このシステムにおけるシ
ステムバス（ＳＢＵＳ）１５のアクセスシーケンスが示
されている。図２における記号の意味は、次の通りであ
る。 ＤＡＤ ：アドレスまたはデータを転送するための双方
向性バス。 ＣＯＭＺ：バスコマンドと書き込みデータのゾーン指定
を行なう信号。 ＣＯＮＦ：受信確認のための信号でアドレス／データ受
信後、受信ユニットにより送信される。 ＢＥＮＤ：ＢＣＵとのデータやりとりにおけるＢＣＵサ
イクルの終了を示す信号でＢＣＵより送信される。
【００２２】すなわち、このデータ転送方式において
は、中央処理装置（ＣＰＵ）１１がバスコントローラ
（ＢＣＵ）１３に対してデータ転送指示（リードコマン
ド、ライトコマンド）とリードアドレスおよびライトア
ドレスを発行するフェーズ１の処理のみによって、デー
タ転送が終了することになる。
は、中央処理装置（ＣＰＵ）１１がバスコントローラ
（ＢＣＵ）１３に対してデータ転送指示（リードコマン
ド、ライトコマンド）とリードアドレスおよびライトア
ドレスを発行するフェーズ１の処理のみによって、デー
タ転送が終了することになる。
【００２３】したがって、中央処理装置（ＣＰＵ）１１
にデータを一旦取り込む必要がなくなり、システムバス
（ＳＢＵＳ）１５を介さないでメインメモリ（ＭＭ）１
２間のデータ転送を実現できる。このため、メインメモ
リ間のデータ転送の高速化、システムバスの占有率を下
げることによるシステムバススループットの向上を実現
できる。図３には、この発明の第２実施例に係わるデー
タ処理装置のシステム構成が示されている。
にデータを一旦取り込む必要がなくなり、システムバス
（ＳＢＵＳ）１５を介さないでメインメモリ（ＭＭ）１
２間のデータ転送を実現できる。このため、メインメモ
リ間のデータ転送の高速化、システムバスの占有率を下
げることによるシステムバススループットの向上を実現
できる。図３には、この発明の第２実施例に係わるデー
タ処理装置のシステム構成が示されている。
【００２４】このデータ処理装置は、第１実施例と同様
に中央処理装置（ＣＰＵ）２１、メインメモリ（ＭＭ）
２２、バスコントローラ（ＢＣＵ）２３、Ｉ／Ｏコント
ローラ２４、およびシステムバス（ＳＢＵＳ）２５から
構成されるものであるが、バスコントローラ（ＢＣＵ）
２３は、メインメモリ（ＭＭ）２２のアクセス制御をシ
ステムバス（ＳＢＵＳ）２５を介して実行するように構
成されている。
に中央処理装置（ＣＰＵ）２１、メインメモリ（ＭＭ）
２２、バスコントローラ（ＢＣＵ）２３、Ｉ／Ｏコント
ローラ２４、およびシステムバス（ＳＢＵＳ）２５から
構成されるものであるが、バスコントローラ（ＢＣＵ）
２３は、メインメモリ（ＭＭ）２２のアクセス制御をシ
ステムバス（ＳＢＵＳ）２５を介して実行するように構
成されている。
【００２５】すなわち、このシステムでは、メインメモ
リ（ＭＭ）２２のエリア１からエリア２へのデータ転送
を行なう場合、中央処理装置（ＣＰＵ）２１は、エリア
１を指定するリードアドレスとエリア２を指定するライ
トアドレスをシステムバス（ＳＢＵＳ）２５を介してバ
スコントローラ（ＢＣＵ）２３に順次送信すると共に、
エリア１からエリア２へのデータ転送をバスコントロー
ラ（ＢＣＵ）２３に指示する（パス１）。この場合、リ
ードアドレスはレジスタ２７にセットされ、またライト
アドレスはレジスタ２８にセットされる。
リ（ＭＭ）２２のエリア１からエリア２へのデータ転送
を行なう場合、中央処理装置（ＣＰＵ）２１は、エリア
１を指定するリードアドレスとエリア２を指定するライ
トアドレスをシステムバス（ＳＢＵＳ）２５を介してバ
スコントローラ（ＢＣＵ）２３に順次送信すると共に、
エリア１からエリア２へのデータ転送をバスコントロー
ラ（ＢＣＵ）２３に指示する（パス１）。この場合、リ
ードアドレスはレジスタ２７にセットされ、またライト
アドレスはレジスタ２８にセットされる。
【００２６】次に、バスコントローラ（ＢＣＵ）２３
は、メインメモリ（ＭＭ）２２から、レジスタ１７のリ
ードアドレスによって指示されたメモリアドレスのデー
タ（エリア１のデータ）をシステムバス（ＳＢＵＳ）２
５を介してリードし、それをレジスタ２６にセットする
（パス２）。
は、メインメモリ（ＭＭ）２２から、レジスタ１７のリ
ードアドレスによって指示されたメモリアドレスのデー
タ（エリア１のデータ）をシステムバス（ＳＢＵＳ）２
５を介してリードし、それをレジスタ２６にセットする
（パス２）。
【００２７】その後、バスコントローラ（ＢＣＵ）２３
は、レジスタ２８のライトアドレスによって指示された
メモリアドレス（エリア２）へシステムバス（ＳＢＵ
Ｓ）２５を介してレジスタ１６の内容を書き込む（パス
３）。この構成においても、中央処理装置（ＣＰＵ）２
１にデータを一旦取り込む必要がなくなるので、ＣＰＵ
の負荷を軽減できる。図４には、この発明の第２実施例
に係わるデータ処理装置のシステム構成が示されてい
る。
は、レジスタ２８のライトアドレスによって指示された
メモリアドレス（エリア２）へシステムバス（ＳＢＵ
Ｓ）２５を介してレジスタ１６の内容を書き込む（パス
３）。この構成においても、中央処理装置（ＣＰＵ）２
１にデータを一旦取り込む必要がなくなるので、ＣＰＵ
の負荷を軽減できる。図４には、この発明の第２実施例
に係わるデータ処理装置のシステム構成が示されてい
る。
【００２８】このデータ処理装置は、第１実施例と同様
にメインメモリ（ＭＭ）１２との間のデータ転送をロー
カルバス１９を介して行なう構成であるが、メインメモ
リ（ＭＭ）１２の制御機能をバスコントローラではな
く、専用のメモリコントローラ（ＭＭＣ）３３に設ける
ようにしたものである。このシステムにおいては、メイ
ンメモリ間のデータ転送は次のように行なわれる。
にメインメモリ（ＭＭ）１２との間のデータ転送をロー
カルバス１９を介して行なう構成であるが、メインメモ
リ（ＭＭ）１２の制御機能をバスコントローラではな
く、専用のメモリコントローラ（ＭＭＣ）３３に設ける
ようにしたものである。このシステムにおいては、メイ
ンメモリ間のデータ転送は次のように行なわれる。
【００２９】メインメモリ（ＭＭ）１２のエリア１から
エリア２へのデータ転送を行なう場合、中央処理装置
（ＣＰＵ）１１は、エリア１を指定するリードアドレス
とエリア２を指定するライトアドレスをシステムバス
（ＳＢＵＳ）１５を介してメモリコントローラ（ＢＣ
Ｕ）１３に順次送信すると共に、エリア１からエリア２
へのデータ転送をメモリコントローラ（ＭＭＣ）３３に
指示する（パス１）。この場合、リードアドレスはレジ
スタ３７にセットされ、またライトアドレスはレジスタ
３８にセットされる。
エリア２へのデータ転送を行なう場合、中央処理装置
（ＣＰＵ）１１は、エリア１を指定するリードアドレス
とエリア２を指定するライトアドレスをシステムバス
（ＳＢＵＳ）１５を介してメモリコントローラ（ＢＣ
Ｕ）１３に順次送信すると共に、エリア１からエリア２
へのデータ転送をメモリコントローラ（ＭＭＣ）３３に
指示する（パス１）。この場合、リードアドレスはレジ
スタ３７にセットされ、またライトアドレスはレジスタ
３８にセットされる。
【００３０】次に、メモリコントローラ（ＭＭＣ）３３
は、メインメモリ（ＭＭ）１２から、レジスタ３７のリ
ードアドレスによって指示されたメモリアドレスのデー
タ（エリア１のデータ）をリードし、それをレジスタ３
６にセットする（パス２）。
は、メインメモリ（ＭＭ）１２から、レジスタ３７のリ
ードアドレスによって指示されたメモリアドレスのデー
タ（エリア１のデータ）をリードし、それをレジスタ３
６にセットする（パス２）。
【００３１】その後、メモリコントローラ（ＭＭＣ）３
３は、レジスタ３８のライトアドレスによって指示され
たメモリアドレス（エリア２）へレジスタ３６の内容を
書き込む（パス３）。
３は、レジスタ３８のライトアドレスによって指示され
たメモリアドレス（エリア２）へレジスタ３６の内容を
書き込む（パス３）。
【００３２】以上のように、この発明においては、バス
コントローラ（ＢＣＵ）１３内に設けられたレジスタ１
７，１８にＣＰＵからのリ−ドアドレスおよびライトア
ドレスがセットされ、バスコントローラ（ＢＣＵ）１３
はメインメモリ（ＭＭ）１２とのデータ転送をそれらリ
−ドアドレスおよびライトアドレスにしたがって実行す
る。この場合、メインメモリのデータ転送元領域からデ
ータ転送先領域へのデータ転送は、バスコントローラ
（ＢＣＵ）１３内に設けられたレジスタ１６を介して実
行される。このため、ＣＰＵ１１にデータを一旦取り込
む必要がなくなり、システムバス１５を介さないでメイ
ンメモリ１２間のデータ転送を実現できる。したがっ
て、データ転送の高速化、システムバス１５の占有率を
下げることによるシステムバススループットの向上を図
ることができる。
コントローラ（ＢＣＵ）１３内に設けられたレジスタ１
７，１８にＣＰＵからのリ−ドアドレスおよびライトア
ドレスがセットされ、バスコントローラ（ＢＣＵ）１３
はメインメモリ（ＭＭ）１２とのデータ転送をそれらリ
−ドアドレスおよびライトアドレスにしたがって実行す
る。この場合、メインメモリのデータ転送元領域からデ
ータ転送先領域へのデータ転送は、バスコントローラ
（ＢＣＵ）１３内に設けられたレジスタ１６を介して実
行される。このため、ＣＰＵ１１にデータを一旦取り込
む必要がなくなり、システムバス１５を介さないでメイ
ンメモリ１２間のデータ転送を実現できる。したがっ
て、データ転送の高速化、システムバス１５の占有率を
下げることによるシステムバススループットの向上を図
ることができる。
【００３３】
【発明の効果】以上詳記したようにこの発明によれば、
ＣＰＵにデータを一旦取り込む必要がなくなり、システ
ムバスを介さないでメインメモリ間のデータ転送を実現
できる。したがって、データ転送の高速化、システムバ
スの占有率を下げることによるシステムバススループッ
トの向上を図ることができる。
ＣＰＵにデータを一旦取り込む必要がなくなり、システ
ムバスを介さないでメインメモリ間のデータ転送を実現
できる。したがって、データ転送の高速化、システムバ
スの占有率を下げることによるシステムバススループッ
トの向上を図ることができる。
【図１】この発明の第１実施例に係るデータ処理装置の
システム構成を示すブロック図。
システム構成を示すブロック図。
【図２】同第１実施例のデータ転送動作を説明するタイ
ミングチャート。
ミングチャート。
【図３】この発明の第２実施例に係るデータ処理装置の
システム構成を示すブロック図。
システム構成を示すブロック図。
【図４】この発明の第３実施例に係るデータ処理装置の
システム構成を示すブロック図。
システム構成を示すブロック図。
【図５】従来のデータ処理装置のシステム構成を示すブ
ロック図。
ロック図。
【図６】従来のデータ処理装置のデータ転送動作を説明
するタイミングチャート。
するタイミングチャート。
１１…ＣＰＵ、１２…メインメモリ、１３…バスコント
ローラ、１４…Ｉ／Ｏコントローラ、１５…システムバ
ス、１６，１７，１８…レジスタ。
ローラ、１４…Ｉ／Ｏコントローラ、１５…システムバ
ス、１６，１７，１８…レジスタ。
Claims (2)
- 【請求項１】 ＣＰＵと、メインメモリと、このＣＰＵ
とシステムバスを介して接続された各種コントローラと
を有するデータ処理装置のデータ転送方式において、 前記メインメモリをリード／ライト制御する所定のコン
トローラ内に、前記ＣＰＵからのデータ転送指令によっ
て指定される前記メインメモリの転送元アドレスおよび
転送先アドレスがそれぞれ格納される第１および第２の
アドレスレジスタと、前記メインメモリからリードした
データが格納されるデータレジスタと、前記第１および
第２のアドレスレジスタに格納される前記転送元アドレ
スおよび転送先アドレスにしたがって前記データレジス
タと前記メインメモリとの間でデータ転送する手段とを
設け、 前記メインメモリのデータ転送元領域からデータ転送先
領域へのデータ転送を前記データレジスタを介して実行
することを特徴とするデータ転送方式。 - 【請求項２】 前記コントローラと前記メインメモリ間
は専用のローカルバスを介して接続されており、前記コ
ントローラは、そのローカルバスを介して前記データレ
ジスタと前記メインメモリとの間でデータ転送すること
を特徴とする請求項１記載のデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4278287A JPH06131292A (ja) | 1992-10-16 | 1992-10-16 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4278287A JPH06131292A (ja) | 1992-10-16 | 1992-10-16 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131292A true JPH06131292A (ja) | 1994-05-13 |
Family
ID=17595249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4278287A Pending JPH06131292A (ja) | 1992-10-16 | 1992-10-16 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131292A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1108983A2 (en) * | 1999-12-14 | 2001-06-20 | Pioneer Corporation | Navigation system |
-
1992
- 1992-10-16 JP JP4278287A patent/JPH06131292A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1108983A2 (en) * | 1999-12-14 | 2001-06-20 | Pioneer Corporation | Navigation system |
| EP1108983A3 (en) * | 1999-12-14 | 2002-05-29 | Pioneer Corporation | Navigation system |
| US6738710B2 (en) | 1999-12-14 | 2004-05-18 | Pioneer Corporation | Navigation system |
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