JPS60112160A - 入出力装置制御方式 - Google Patents
入出力装置制御方式Info
- Publication number
- JPS60112160A JPS60112160A JP21998683A JP21998683A JPS60112160A JP S60112160 A JPS60112160 A JP S60112160A JP 21998683 A JP21998683 A JP 21998683A JP 21998683 A JP21998683 A JP 21998683A JP S60112160 A JPS60112160 A JP S60112160A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入出力装置制御方式に関し、特にマイクロプロ
セッサ金使用したような小規模なデータ処理装置に適用
しうる入出力装置制御方式に関する。
セッサ金使用したような小規模なデータ処理装置に適用
しうる入出力装置制御方式に関する。
従来この槓の入出力装置制御方式としては、中央制御装
置が主記憶装置内に格納された入出力装置制御命令を逐
一実行することで入出力装置への動作を指示し、一方こ
れを受信した入出力装置では動作内容を識別して中央制
御装置とは独立に主記憶装置との間でデータの授受を行
う、いわゆるダイレクトメモリアクセス（以下ＤＭＡ）
制御方式が知られている。このＤＭＡ制御方式によれば
、主記憶装置に格納すべき入出力装置制御命令は入出力
装置対応に異なる命令を準備する８侠があり、かつソフ
トウェア作成者の立場に立って考えると入出力装置の制
御手順を知らないと入出力装置制御ソフトウェアが作成
できないなどの煩雑さを伴うという欠点があった。また
一方、ＤＭＡ制御方式にあっＣは、主記憶装置と入出力
制御装置との間のデータの授受の完了を中央制御装置で
目下実行中のプログラムを中断するいわゆる割込みによ
って中央制御装置に通・知する方法をとるのが一般的で
あ、るが、この方式では入出力装置からの割込みを保持
する手段および中央制御装置への割込みを発生する手段
などのハードウェアを付加する必要があり、またソフト
ウェアも割込み処理のためのプログラムを必要とするな
どマイクロプロセッサを使用したような小規模なデータ
処理装置には適さない制御方式であるという欠点があっ
た。
置が主記憶装置内に格納された入出力装置制御命令を逐
一実行することで入出力装置への動作を指示し、一方こ
れを受信した入出力装置では動作内容を識別して中央制
御装置とは独立に主記憶装置との間でデータの授受を行
う、いわゆるダイレクトメモリアクセス（以下ＤＭＡ）
制御方式が知られている。このＤＭＡ制御方式によれば
、主記憶装置に格納すべき入出力装置制御命令は入出力
装置対応に異なる命令を準備する８侠があり、かつソフ
トウェア作成者の立場に立って考えると入出力装置の制
御手順を知らないと入出力装置制御ソフトウェアが作成
できないなどの煩雑さを伴うという欠点があった。また
一方、ＤＭＡ制御方式にあっＣは、主記憶装置と入出力
制御装置との間のデータの授受の完了を中央制御装置で
目下実行中のプログラムを中断するいわゆる割込みによ
って中央制御装置に通・知する方法をとるのが一般的で
あ、るが、この方式では入出力装置からの割込みを保持
する手段および中央制御装置への割込みを発生する手段
などのハードウェアを付加する必要があり、またソフト
ウェアも割込み処理のためのプログラムを必要とするな
どマイクロプロセッサを使用したような小規模なデータ
処理装置には適さない制御方式であるという欠点があっ
た。
本発明の目的は、主記憶装置の固定領域内に入出力装置
に対応して複数語からなる入出力動作制御語を設け、該
制御語内の開始フラグのセント。
に対応して複数語からなる入出力動作制御語を設け、該
制御語内の開始フラグのセント。
リセットによっ゛Ｃ入出力動作の制御を行うことにより
上記欠点を除去し、小規模なデータ処理装置に適した入
出力装置制御方式を提供することにある。。
上記欠点を除去し、小規模なデータ処理装置に適した入
出力装置制御方式を提供することにある。。
本発明によれば、主記憶装置と、該主記憶装置に格納さ
れた命令を逐−取り出して実行する中央制御装置と、前
記主記憶装置との間でデータの授受を前記中央制御装置
とは独立しし行いうる入出力装置を含んでなるデータ処
理装置において、前記主記憶装置のあらかじめ定められ
た領域内に前記入出力装置ごとに入出力動作開始フラグ
を含む制御語を設け、前記中央制御装置が前記入出力動
作開始フラグをセットすることにより前記入出力装置の
起動を指示し、該起動に対する入出力動作の完了を前記
入出力装置が前記入出力動作開始フラグをリセットする
ことにより前記中央制御装置に報告することを特徴とす
る入出力装置制御方式％式％ 次に図面を参照して本発明の実施例について説明する。
れた命令を逐−取り出して実行する中央制御装置と、前
記主記憶装置との間でデータの授受を前記中央制御装置
とは独立しし行いうる入出力装置を含んでなるデータ処
理装置において、前記主記憶装置のあらかじめ定められ
た領域内に前記入出力装置ごとに入出力動作開始フラグ
を含む制御語を設け、前記中央制御装置が前記入出力動
作開始フラグをセットすることにより前記入出力装置の
起動を指示し、該起動に対する入出力動作の完了を前記
入出力装置が前記入出力動作開始フラグをリセットする
ことにより前記中央制御装置に報告することを特徴とす
る入出力装置制御方式％式％ 次に図面を参照して本発明の実施例について説明する。
第１図は本発明の入出力装置制御方式の一実施例を示す
データ処理装置のブロック図である。同図において、デ
ータ処理装置は主記憶装Ｆｉｌと、該主記憶装置１に格
納された命令を逐−取り出して実行する中央制御装置２
と、前記主記憶装置１との間でデータの授受を前記中央
制御装置２とは独立し°Ｃ行いうる入出力装置３と、主
記憶装置１゜中央制御装置２．入出力装置３を共通的に
接続するプロセッサバス４を含む一般的構成のものであ
る。
データ処理装置のブロック図である。同図において、デ
ータ処理装置は主記憶装Ｆｉｌと、該主記憶装置１に格
納された命令を逐−取り出して実行する中央制御装置２
と、前記主記憶装置１との間でデータの授受を前記中央
制御装置２とは独立し°Ｃ行いうる入出力装置３と、主
記憶装置１゜中央制御装置２．入出力装置３を共通的に
接続するプロセッサバス４を含む一般的構成のものであ
る。
次に第２図は、第１図における主記憶装置内の入出力装
置のための制御語の割付は例を示す図であり、各入出力
装置Ａ、］：ｌ、Ｃ，〜には主記憶装置のあらかじめ定
められたアドレスＮから始まる２語ずつの制御語が順次
側シ当てられる。すなわち入出力装置ＡにはＮ、Ｎ＋１
番地、入出力装置Ｂにはへ＋２ 、Ｎ＋３番地、入出力
装置ＣにはＮ＋４゜Ｎ＋５番地というように２語からな
る制御語がそれぞれ割り当てられる。
置のための制御語の割付は例を示す図であり、各入出力
装置Ａ、］：ｌ、Ｃ，〜には主記憶装置のあらかじめ定
められたアドレスＮから始まる２語ずつの制御語が順次
側シ当てられる。すなわち入出力装置ＡにはＮ、Ｎ＋１
番地、入出力装置Ｂにはへ＋２ 、Ｎ＋３番地、入出力
装置ＣにはＮ＋４゜Ｎ＋５番地というように２語からな
る制御語がそれぞれ割り当てられる。
さらに第３図は第２図における１制御語の詳細例を示す
図であシ、入出力動作開始フラグ（以下ト’ＬＧ）１０
と、入出力動作の起動時には入出力動作の種別制御情報
を含み、入出力動作完了時には完了ステータス情報を含
むＣ’Ｉ’ Ｌフィールド（以下ＣＴＬ）１１とからな
る第１の制御語２ｏ、および主記憶装置と入出力装置と
の間でデータ授受を行う語数に含む■・Ｃフィールド（
以下ｗｅ）１２と、データ授受を行う主記憶装置アドレ
スを含むＤＡフィールド（以下ＤＡ）１３とからなる第
２の制御語２１から構成される。
図であシ、入出力動作開始フラグ（以下ト’ＬＧ）１０
と、入出力動作の起動時には入出力動作の種別制御情報
を含み、入出力動作完了時には完了ステータス情報を含
むＣ’Ｉ’ Ｌフィールド（以下ＣＴＬ）１１とからな
る第１の制御語２ｏ、および主記憶装置と入出力装置と
の間でデータ授受を行う語数に含む■・Ｃフィールド（
以下ｗｅ）１２と、データ授受を行う主記憶装置アドレ
スを含むＤＡフィールド（以下ＤＡ）１３とからなる第
２の制御語２１から構成される。
続いて第１図〜第３図を参照して本実施例の動作につい
て説明する。
て説明する。
入出力装置３は主記憶装置１内の制御語を自らに割当て
られた制御語のうちＦＬＧＩＯを含む第１の制御語２０
を周期的にスキャンするように構成される。このような
入出力装置３を用いたデータ処理装置において入出力動
作の開始を指示する場合には、まず中央制御装置２は主
記憶装置１内の入出力装置３に対応する制御語アドレス
に対し書込み指令を送シ、ｗｃ１２と１）Ａ１３を含む
第２の制御語２１への書込みを実行する。次にＦＬＧＩ
ＯをセットしＣＴＬＩＩを付加して第１の制御語２０の
書込みを行う。これらの中央制御装置２の処理は、特殊
な入出力装置制御命令によることなく、主記憶装置１へ
のストア命令により実行される。この後、入出力装置３
による制御語のスキャン動作によりＦＬＧＩＯのセット
が確認されると、第１．第２の制御語２０．２１に指示
された内容に従い入出力装置３はプロセッサバス４を介
して主記憶装置１との間で中央制御装置２とは独立して
データの授受を実行する。その後ＷＣｌ２で指定された
データ転送が終了すると入出力装置３はＦＬＧＩＯをリ
セットし、ＣＴＬｌｌに完了ステータス情報を付加して
主記憶装置１内の第１の制御語２０を書き替える。一方
、入出力動作の開始を指示した中火制御装置２は、第１
の制御語２０内のＦＬＧＩＯの状態を周期的に監視する
よ中央制御装置２は入出力動作の完了を知ることができ
る。
られた制御語のうちＦＬＧＩＯを含む第１の制御語２０
を周期的にスキャンするように構成される。このような
入出力装置３を用いたデータ処理装置において入出力動
作の開始を指示する場合には、まず中央制御装置２は主
記憶装置１内の入出力装置３に対応する制御語アドレス
に対し書込み指令を送シ、ｗｃ１２と１）Ａ１３を含む
第２の制御語２１への書込みを実行する。次にＦＬＧＩ
ＯをセットしＣＴＬＩＩを付加して第１の制御語２０の
書込みを行う。これらの中央制御装置２の処理は、特殊
な入出力装置制御命令によることなく、主記憶装置１へ
のストア命令により実行される。この後、入出力装置３
による制御語のスキャン動作によりＦＬＧＩＯのセット
が確認されると、第１．第２の制御語２０．２１に指示
された内容に従い入出力装置３はプロセッサバス４を介
して主記憶装置１との間で中央制御装置２とは独立して
データの授受を実行する。その後ＷＣｌ２で指定された
データ転送が終了すると入出力装置３はＦＬＧＩＯをリ
セットし、ＣＴＬｌｌに完了ステータス情報を付加して
主記憶装置１内の第１の制御語２０を書き替える。一方
、入出力動作の開始を指示した中火制御装置２は、第１
の制御語２０内のＦＬＧＩＯの状態を周期的に監視する
よ中央制御装置２は入出力動作の完了を知ることができ
る。
本発明は以上説明したように、中央制御装置と入出力装
置との間の入出力動作の開始の指示および完了の報告を
主記憶装置内の固定領域に入出力装置ごとに設けられた
制御胎内の入出力動作開始フラグのセットおよびリセッ
トにより行うように構成したことにより、ソフトウェア
による煩雑な入出力制御手順を必要としないので小規模
なデータ処理装置に適、した入出力装置の制御方式を実
現できる効果がある。
置との間の入出力動作の開始の指示および完了の報告を
主記憶装置内の固定領域に入出力装置ごとに設けられた
制御胎内の入出力動作開始フラグのセットおよびリセッ
トにより行うように構成したことにより、ソフトウェア
による煩雑な入出力制御手順を必要としないので小規模
なデータ処理装置に適、した入出力装置の制御方式を実
現できる効果がある。
第１図は本発明の入出力装置制御方式の一実施例を示す
データ処理装置のブロック図、第２図は第１図における
主記憶装置内の入出力装置のだめの制御語の割付は例を
示す図および第３図は第２図における１制御語の詳細例
を示す図である。 図において、１・・・・・・主記憶装置、２・・・・・
・中央制御装置、３・・・・・・入出力装置、４・・・
・・・プロセッサバス、１０・・・・・・入出力動作開
始フラグ（ＦＬＧ）、１１・・・・・・ＣＴＬフィール
ド（ＣＴＬ）、１２・・・・・・ＷＣフィールド（ＷＣ
）、１３・・・・・・Ｉ）Ａフィールド（１）Ａ）、２
０・・・・・・第１Ω制御語、２１・・・・・・第２の
制御語。
データ処理装置のブロック図、第２図は第１図における
主記憶装置内の入出力装置のだめの制御語の割付は例を
示す図および第３図は第２図における１制御語の詳細例
を示す図である。 図において、１・・・・・・主記憶装置、２・・・・・
・中央制御装置、３・・・・・・入出力装置、４・・・
・・・プロセッサバス、１０・・・・・・入出力動作開
始フラグ（ＦＬＧ）、１１・・・・・・ＣＴＬフィール
ド（ＣＴＬ）、１２・・・・・・ＷＣフィールド（ＷＣ
）、１３・・・・・・Ｉ）Ａフィールド（１）Ａ）、２
０・・・・・・第１Ω制御語、２１・・・・・・第２の
制御語。
Claims (1)
- 主記憶装置と、該主記憶装置に格納された命令を逐−取
り出して実行する中央制御装置と、前記主記憶装置との
間でデータの授受を前記中央制御装置とは独立し′Ｃ行
いうる入出力装置を含んでなるデータ処理装置において
、前記主記憶装置のあらかじめ定められた領域内に前記
入出力装置ごとに入出力動作開始フラグを含む制御語を
設け、前記中央制御装置が前記入出力へ動作開始フラグ
をセットすることにより前記入出力装置の起動を指示し
、該起動に対する入出力動作の完了を前記入出力装置が
前記入出力動作開始フラグをリセットすることにより前
記中央制御装置に報告することを特徴とする入出力装置
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21998683A JPS60112160A (ja) | 1983-11-22 | 1983-11-22 | 入出力装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21998683A JPS60112160A (ja) | 1983-11-22 | 1983-11-22 | 入出力装置制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60112160A true JPS60112160A (ja) | 1985-06-18 |
Family
ID=16744127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21998683A Pending JPS60112160A (ja) | 1983-11-22 | 1983-11-22 | 入出力装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60112160A (ja) |
-
1983
- 1983-11-22 JP JP21998683A patent/JPS60112160A/ja active Pending
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