JPH06250965A - 入出力制御装置 - Google Patents
入出力制御装置Info
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- JPH06250965A JPH06250965A JP3589993A JP3589993A JPH06250965A JP H06250965 A JPH06250965 A JP H06250965A JP 3589993 A JP3589993 A JP 3589993A JP 3589993 A JP3589993 A JP 3589993A JP H06250965 A JPH06250965 A JP H06250965A
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Abstract
(57)【要約】
【目的】本発明は上位装置との間に一つのＤＭＡ制御チ
ャネル及び割込み要求信号が割り当てられ，複数の入出
力装置が接続された入出力制御装置に関し，ＤＭＡ制御
チャネルやＩＲＱ線を増加することなく上位装置からの
コマンドによる複数の入出力装置における処理効率を向
上することを目的とする。 【構成】入出力制御装置に複数個のコマンド及びステー
タスをそれぞれ保持するコマンド保持手段及びステータ
ス保持手段を設ける。上位装置から複数の入出力装置に
対してＤＭＡ制御チャネルによるデータ転送を必要とす
るコマンドが連続して発生すると，複数のコマンドをコ
マンド保持手段に複数個保持し，制御部は保持されたコ
マンドを一つずつ対応する入出力装置に対して実行する
制御を行い，入出力制御装置はコマンドを実行する各入
出力装置から上位装置への要求を表すステータスが発生
すると，ステータス保持手段に保持するよう構成する。
ャネル及び割込み要求信号が割り当てられ，複数の入出
力装置が接続された入出力制御装置に関し，ＤＭＡ制御
チャネルやＩＲＱ線を増加することなく上位装置からの
コマンドによる複数の入出力装置における処理効率を向
上することを目的とする。 【構成】入出力制御装置に複数個のコマンド及びステー
タスをそれぞれ保持するコマンド保持手段及びステータ
ス保持手段を設ける。上位装置から複数の入出力装置に
対してＤＭＡ制御チャネルによるデータ転送を必要とす
るコマンドが連続して発生すると，複数のコマンドをコ
マンド保持手段に複数個保持し，制御部は保持されたコ
マンドを一つずつ対応する入出力装置に対して実行する
制御を行い，入出力制御装置はコマンドを実行する各入
出力装置から上位装置への要求を表すステータスが発生
すると，ステータス保持手段に保持するよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は上位装置との間に一つの
ＤＭＡ制御チャネル及び割込み要求信号が割り当てられ
た入出力制御装置に関する。
ＤＭＡ制御チャネル及び割込み要求信号が割り当てられ
た入出力制御装置に関する。
【０００２】入出力装置制御装置は，複数の入出力装置
を制御するが，上位装置との間にＤＭＡ制御チャネルと
割込み要求信号が一つだけ備えている場合，多重に入出
力装置を起動してもシリアルな制御になってしまうた
め，処理時間が長くなり，その改善が望まれている。
を制御するが，上位装置との間にＤＭＡ制御チャネルと
割込み要求信号が一つだけ備えている場合，多重に入出
力装置を起動してもシリアルな制御になってしまうた
め，処理時間が長くなり，その改善が望まれている。
【０００３】
【従来の技術】図６は従来例の説明図である。図６の
Ａ．において，６０は中央制御装置（ＣＣ），６１はメ
モリ（ＭＭ），６２はチャネル制御装置，６３は入出力
制御装置，６４は複数個設けられた入出力装置である。
ＣＣ６０，チャネル制御装置６２は上位装置と称され，
チャネル制御装置６２内にＤＭＡ制御回路が設けられて
いる。ＣＣ６０，ＭＭ６１及びチャネル制御装置６２は
入出力制御装置６３から見ると上位装置であり，上位装
置から入出力装置に宛てて動作を指示するコマンドが送
信されると，入出力制御装置６３はこれを受け取って該
当する一つの入出力装置６４に対しコマンドを送り，入
出力動作を実行させる。コマンドには，入出力装置６４
が保持するデータを上位装置のメモリにＤＭＡ転送させ
るコマンド（ＲＥＡＤ）や，上位装置のメモリのデータ
を入出力装置６４にＤＭＡ転送して記憶させるコマンド
（ＷＲＩＴＥ）がある。
Ａ．において，６０は中央制御装置（ＣＣ），６１はメ
モリ（ＭＭ），６２はチャネル制御装置，６３は入出力
制御装置，６４は複数個設けられた入出力装置である。
ＣＣ６０，チャネル制御装置６２は上位装置と称され，
チャネル制御装置６２内にＤＭＡ制御回路が設けられて
いる。ＣＣ６０，ＭＭ６１及びチャネル制御装置６２は
入出力制御装置６３から見ると上位装置であり，上位装
置から入出力装置に宛てて動作を指示するコマンドが送
信されると，入出力制御装置６３はこれを受け取って該
当する一つの入出力装置６４に対しコマンドを送り，入
出力動作を実行させる。コマンドには，入出力装置６４
が保持するデータを上位装置のメモリにＤＭＡ転送させ
るコマンド（ＲＥＡＤ）や，上位装置のメモリのデータ
を入出力装置６４にＤＭＡ転送して記憶させるコマンド
（ＷＲＩＴＥ）がある。
【０００４】図６のＡ．に示す従来例の構成では，入出
力制御装置６３と上位装置（特にチャネル制御装置６
２）の間にＤＭＡ制御チャネルが一つ設けられ，複数の
入出力装置６４はこのＤＭＡ制御チャネルを用いて上位
装置との間でＤＭＡ転送を行う。また，コマンドを受け
取った入出力装置６４は，コマンドによるＤＭＡ転送や
内部処理を実行すると，終了したことを表すＩＲＱ（割
込み要求）を発生する。
力制御装置６３と上位装置（特にチャネル制御装置６
２）の間にＤＭＡ制御チャネルが一つ設けられ，複数の
入出力装置６４はこのＤＭＡ制御チャネルを用いて上位
装置との間でＤＭＡ転送を行う。また，コマンドを受け
取った入出力装置６４は，コマンドによるＤＭＡ転送や
内部処理を実行すると，終了したことを表すＩＲＱ（割
込み要求）を発生する。
【０００５】入出力制御装置６３はこれを受け取って上
位装置に対しＩＲＱの制御線に信号を発生して，上位装
置はこれを検出すると入出力装置６４のステータスを読
み取って終了を確認することができる。この場合に使用
するＩＲＱの制御線は入出力制御装置６３と上位装置と
の間に１本だけ設けられている。
位装置に対しＩＲＱの制御線に信号を発生して，上位装
置はこれを検出すると入出力装置６４のステータスを読
み取って終了を確認することができる。この場合に使用
するＩＲＱの制御線は入出力制御装置６３と上位装置と
の間に１本だけ設けられている。
【０００６】図６のＢ．は従来の入出力制御装置を介し
て上位装置と複数の入出力装置間のＤＭＡ転送を伴うコ
マンドの送受とＩＲＱの送受を含む動作シーケンスの例
である。この場合，入出力制御装置（上位装置を含む）
６３には，，で示す２つの入出力装置６４が接続さ
れているものとする。
て上位装置と複数の入出力装置間のＤＭＡ転送を伴うコ
マンドの送受とＩＲＱの送受を含む動作シーケンスの例
である。この場合，入出力制御装置（上位装置を含む）
６３には，，で示す２つの入出力装置６４が接続さ
れているものとする。
【０００７】最初に上位装置から発生したリード（ＲＥ
ＡＤ）を指示するコマンドが入出力制御装置６３から
入出力装置へ送られた場合，入出力装置で内部処理
を行って入出力装置内のメモリからデータを読み出
し，ＤＭＡチャネルを介して，入出力制御装置６３を通
って上位装置へのＤＭＡ転送が行われる。転送が終了す
ると，入出力装置から終了状態を通知するためにＩＲ
Ｑ（割込み）が上位装置へ送出される。これにより，上
位装置は入出力装置のステータスを読み取ると，コマ
ンド終了のステータスであることを識別する。これによ
り，上位装置は次のコマンドを入出力装置へ送出す
る。この例では，次のコマンドがライト（ＷＲＩＴ
Ｅ）を指示するコマンドであり，上位装置のＭＭ６１か
ら取り出したデータがＤＭＡ転送により入出力装置へ
転送されて内部のバッファメモリ等へ格納される。この
ＤＭＡ転送の後，入出力装置は内部処理を行ってコマ
ンド終了を通知するためＩＲＱを上位装置へ送出する。
ＡＤ）を指示するコマンドが入出力制御装置６３から
入出力装置へ送られた場合，入出力装置で内部処理
を行って入出力装置内のメモリからデータを読み出
し，ＤＭＡチャネルを介して，入出力制御装置６３を通
って上位装置へのＤＭＡ転送が行われる。転送が終了す
ると，入出力装置から終了状態を通知するためにＩＲ
Ｑ（割込み）が上位装置へ送出される。これにより，上
位装置は入出力装置のステータスを読み取ると，コマ
ンド終了のステータスであることを識別する。これによ
り，上位装置は次のコマンドを入出力装置へ送出す
る。この例では，次のコマンドがライト（ＷＲＩＴ
Ｅ）を指示するコマンドであり，上位装置のＭＭ６１か
ら取り出したデータがＤＭＡ転送により入出力装置へ
転送されて内部のバッファメモリ等へ格納される。この
ＤＭＡ転送の後，入出力装置は内部処理を行ってコマ
ンド終了を通知するためＩＲＱを上位装置へ送出する。
【０００８】
【発明が解決しようとする課題】上記したＤＭＡチャネ
ル及びＩＲＱ線が１本しか備えていない従来のシステム
では，複数の入出力装置を制御する場合，ＤＭＡの転送
開始時間，ＩＲＱの発生時間が不定であるため，どの入
出力装置からの要求かを識別することができず，一つの
コマンドについて処理が終了したら，次のコマンドが送
られてその処理を行うというようにシリアルなコマンド
制御方法にならざるを得ず，処理時間が長くなるという
問題があった。また，ＤＭＡチャネル及びＩＲＱ線を各
入出力装置に対応して個別に設けた場合は，システムの
ハードウェア量の増大によりコストが高くなる。
ル及びＩＲＱ線が１本しか備えていない従来のシステム
では，複数の入出力装置を制御する場合，ＤＭＡの転送
開始時間，ＩＲＱの発生時間が不定であるため，どの入
出力装置からの要求かを識別することができず，一つの
コマンドについて処理が終了したら，次のコマンドが送
られてその処理を行うというようにシリアルなコマンド
制御方法にならざるを得ず，処理時間が長くなるという
問題があった。また，ＤＭＡチャネル及びＩＲＱ線を各
入出力装置に対応して個別に設けた場合は，システムの
ハードウェア量の増大によりコストが高くなる。
【０００９】本発明はＤＭＡチャネルやＩＲＱ線を増加
することなく上位装置からのコマンドによる複数の入出
力装置における処理効率を向上することができる入出力
制御装置を提供することを目的とする。
することなく上位装置からのコマンドによる複数の入出
力装置における処理効率を向上することができる入出力
制御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理構成
図である。図１のＡ．は構成図，Ｂ．は複数コマンドの
概略の動作例である。
図である。図１のＡ．は構成図，Ｂ．は複数コマンドの
概略の動作例である。
【００１１】図１のＡ．において，１は入出力制御装
置，２は複数のコマンドを保持するコマンド保持部，３
は複数のステータスを保持するステータス保持手段，４
は制御部，５は複数個設けられた入出力装置である。
置，２は複数のコマンドを保持するコマンド保持部，３
は複数のステータスを保持するステータス保持手段，４
は制御部，５は複数個設けられた入出力装置である。
【００１２】本発明は上位装置から各入出力装置に対し
て前のコマンドが終了する前に複数個送られてくる複数
のコマンドを個別に保持すると共に，各入出力装置から
上位装置へ通知するよう要求されたステータスを保持
し，これらの保持された複数のコマンド及びステータス
を用いてＤＭＡ転送を含むコマンドの多重処理を行うも
のである。
て前のコマンドが終了する前に複数個送られてくる複数
のコマンドを個別に保持すると共に，各入出力装置から
上位装置へ通知するよう要求されたステータスを保持
し，これらの保持された複数のコマンド及びステータス
を用いてＤＭＡ転送を含むコマンドの多重処理を行うも
のである。
【００１３】
【作用】上位装置から入出力装置５の一つを指定したコ
マンドが入出力制御装置１へ入力すると，コマンド保持
部２に格納され，複数のコマンドが連続して入力すると
各コマンドがそれぞれコマンド保持部２内の個別の位置
に保持される。制御部４はコマンド保持部２に保持され
たコマンドについて順次取り出し，対応する入出力装置
５に対しコマンドを供給して実行する制御を行う。この
場合，ＤＭＡチャネルが一つであるが，コマンドの種別
によりコマンドを受け取って一定時間の内部処理を行っ
た後でＤＭＡ転送を行う場合や，コマンドを受け取って
直ぐにＤＭＡ転送が実行される場合がある。従って，複
数の入出力装置５が連続してコマンドを受け取っても，
一つの入出力装置がコマンドを受け取って内部処理をし
ている間に，他の入出力装置はコマンドによるＤＭＡ転
送を，割込要求（ＩＲＱ）により要求して直ちに転送を
実行することができる。なお，このＤＭＡ転送要求は，
割込要求（ＩＲＱ）を発生した入出力装置からＤＭＡ転
送要求を表すステータスを発生して入出力制御装置１内
のステータス保持手段３に保持されて，これを上位装置
が読み取ることにより識別される。
マンドが入出力制御装置１へ入力すると，コマンド保持
部２に格納され，複数のコマンドが連続して入力すると
各コマンドがそれぞれコマンド保持部２内の個別の位置
に保持される。制御部４はコマンド保持部２に保持され
たコマンドについて順次取り出し，対応する入出力装置
５に対しコマンドを供給して実行する制御を行う。この
場合，ＤＭＡチャネルが一つであるが，コマンドの種別
によりコマンドを受け取って一定時間の内部処理を行っ
た後でＤＭＡ転送を行う場合や，コマンドを受け取って
直ぐにＤＭＡ転送が実行される場合がある。従って，複
数の入出力装置５が連続してコマンドを受け取っても，
一つの入出力装置がコマンドを受け取って内部処理をし
ている間に，他の入出力装置はコマンドによるＤＭＡ転
送を，割込要求（ＩＲＱ）により要求して直ちに転送を
実行することができる。なお，このＤＭＡ転送要求は，
割込要求（ＩＲＱ）を発生した入出力装置からＤＭＡ転
送要求を表すステータスを発生して入出力制御装置１内
のステータス保持手段３に保持されて，これを上位装置
が読み取ることにより識別される。
【００１４】図１のＢ．に示す概略の動作例の場合，入
出力装置５として＃１，＃２で表す２つの装置に対して
それぞれコマンド，を送出した例である。すなわ
ち，入出力制御装置１は上位装置から２つのコマンド
，を受け取ってコマンド保持部２に格納し，順次各
入出力装置＃１，＃２に向けてコマンドを送出すると，
入出力装置＃１はコマンド（例えば，リード）により
一定の時間を要する内部処理を実行する。他方の入出力
装置＃２で受けたコマンド（例えば，ライト）は，比
較的短時間でＤＭＡ転送を開始することができる。
出力装置５として＃１，＃２で表す２つの装置に対して
それぞれコマンド，を送出した例である。すなわ
ち，入出力制御装置１は上位装置から２つのコマンド
，を受け取ってコマンド保持部２に格納し，順次各
入出力装置＃１，＃２に向けてコマンドを送出すると，
入出力装置＃１はコマンド（例えば，リード）により
一定の時間を要する内部処理を実行する。他方の入出力
装置＃２で受けたコマンド（例えば，ライト）は，比
較的短時間でＤＭＡ転送を開始することができる。
【００１５】このため，図に示すように，入出力装置＃
１によるコマンドの内部処理中に，入出力装置＃２に
よるコマンドによるＤＭＡ転送が実行され，このＤＭ
Ａ転送の後，入出力装置＃１によるＤＭＡ転送が実行さ
れ，その間入出力装置＃２では内部処理が実行される。
その後，コマンド終了のステータスを通知するためのＩ
ＲＱ（割込み）が入出力制御装置に対し各入出力装置＃
１，＃２から送出され，各入出力装置＃１，＃２から送
られたステータスは入出力制御装置内のステータス保持
手段３に格納され，上位装置から入出力装置を指定して
ステータスを読み取ることにより上位装置は要求内容を
識別する。
１によるコマンドの内部処理中に，入出力装置＃２に
よるコマンドによるＤＭＡ転送が実行され，このＤＭ
Ａ転送の後，入出力装置＃１によるＤＭＡ転送が実行さ
れ，その間入出力装置＃２では内部処理が実行される。
その後，コマンド終了のステータスを通知するためのＩ
ＲＱ（割込み）が入出力制御装置に対し各入出力装置＃
１，＃２から送出され，各入出力装置＃１，＃２から送
られたステータスは入出力制御装置内のステータス保持
手段３に格納され，上位装置から入出力装置を指定して
ステータスを読み取ることにより上位装置は要求内容を
識別する。
【００１６】このように，複数個のコマンドが各入出力
装置において多重処理することができる。
装置において多重処理することができる。
【００１７】
【実施例】図２は実施例１の構成図，図３は実施例２の
構成図である。図２において，２０は入出力制御装置，
２１は入出力制御装置２０に接続する複数（ｎ個）の各
入出力装置（ＩＯ）に対応して個別に設けられたレジス
タ（０用，１用，・・・ｎ用）が複数個設けられたコマ
ンドレジスタ（ＣＭＲ），２２は同じく入出力制御装置
２０に接続する複数（ｎ個）の各入出力装置に対応して
個別に設けられたレジスタが複数個設けられたステータ
スレジスタ（ＳＴＲ），２３はバス，２４はコマンドレ
ジスタ２１内のどのレジスタに上位装置からコマンドが
書き込まれているか（処理が実行されていない状態），
コマンドが書き込まれていないかを各ビット位置により
表示するコマンド（ＣＭＤ）要求表示レジスタ，２５は
マイクロプログラムにより制御されて入出力制御の処理
を行うＭＰＵ（マイクロプロセッサユニット），２６は
ステータスレジスタ２２内のどのレジスタに対応する入
出力装置からステータスが書き込まれて上位装置から読
み取られていないか，またはステータスが書き込まれて
いないかを各ビット位置により表示するステータス（Ｓ
Ｔ）要求表示レジスタ，２７は複数（ｎ＋１個）の入出
力装置（ＩＯ０〜ＩＯｎ）である。なお，ＤＭＡ転送制
御は，図示されない上位のチャネル制御装置内のＤＭＡ
制御装置により行われ，チャネル制御装置と入出力制御
装置とはＤＭＡ転送を行うデータ・アドレスのバス及び
割込み（ＩＲＱ）を含む制御線とにより接続され，各入
出力装置２７と入出力制御装置２０との間は個別のデー
タ・アドレスを含むバスにより接続されている。そし
て，入出力制御装置２０と上位装置とのバス，制御線に
よる接続構成（インタフェース）及び各入出力装置との
間の接続構成（インタフェース）は，従来と同じであり
図示省略されている。
構成図である。図２において，２０は入出力制御装置，
２１は入出力制御装置２０に接続する複数（ｎ個）の各
入出力装置（ＩＯ）に対応して個別に設けられたレジス
タ（０用，１用，・・・ｎ用）が複数個設けられたコマ
ンドレジスタ（ＣＭＲ），２２は同じく入出力制御装置
２０に接続する複数（ｎ個）の各入出力装置に対応して
個別に設けられたレジスタが複数個設けられたステータ
スレジスタ（ＳＴＲ），２３はバス，２４はコマンドレ
ジスタ２１内のどのレジスタに上位装置からコマンドが
書き込まれているか（処理が実行されていない状態），
コマンドが書き込まれていないかを各ビット位置により
表示するコマンド（ＣＭＤ）要求表示レジスタ，２５は
マイクロプログラムにより制御されて入出力制御の処理
を行うＭＰＵ（マイクロプロセッサユニット），２６は
ステータスレジスタ２２内のどのレジスタに対応する入
出力装置からステータスが書き込まれて上位装置から読
み取られていないか，またはステータスが書き込まれて
いないかを各ビット位置により表示するステータス（Ｓ
Ｔ）要求表示レジスタ，２７は複数（ｎ＋１個）の入出
力装置（ＩＯ０〜ＩＯｎ）である。なお，ＤＭＡ転送制
御は，図示されない上位のチャネル制御装置内のＤＭＡ
制御装置により行われ，チャネル制御装置と入出力制御
装置とはＤＭＡ転送を行うデータ・アドレスのバス及び
割込み（ＩＲＱ）を含む制御線とにより接続され，各入
出力装置２７と入出力制御装置２０との間は個別のデー
タ・アドレスを含むバスにより接続されている。そし
て，入出力制御装置２０と上位装置とのバス，制御線に
よる接続構成（インタフェース）及び各入出力装置との
間の接続構成（インタフェース）は，従来と同じであり
図示省略されている。
【００１８】図２の実施例１の動作を説明すると，コマ
ンドレジスタ２１は上位装置から入出力装置の番号を指
定したコマンドを受け取ると，ＭＰＵ２５はＣＭＲ２１
内の指定された番号に対応するレジスタ内にコマンドを
書き込むと共に，ＣＭＤ要求表示レジスタ２４の入出力
装置番号に対応するビット位置に“１”を設定する。
ンドレジスタ２１は上位装置から入出力装置の番号を指
定したコマンドを受け取ると，ＭＰＵ２５はＣＭＲ２１
内の指定された番号に対応するレジスタ内にコマンドを
書き込むと共に，ＣＭＤ要求表示レジスタ２４の入出力
装置番号に対応するビット位置に“１”を設定する。
【００１９】上位装置からそれぞれ入出力装置を指定す
る複数のコマンドを連続して受け取ると，同様にコマン
ドレジスタ２１及びＣＭＤ要求表示レジスタ２４に書き
込み及び設定が行われる。ＭＰＵ２５は，ＣＭＤ要求表
示レジスタ２４の状態を見て，“１”が設定されている
位置により表す入出力装置番号を識別し，対応するコマ
ンドレジスタ２１内のレジスタからコマンドを取り出し
て，該当する入出力装置２７にコマンドを供給してコマ
ンドの実行を開始させる，ＣＭＤ要求表示レジスタ２４
の対応するビットを“０”にする。ＣＭＤ要求表示レジ
スタ２４に複数のビットに“１”が立っていると，順次
対応する入出力装置に対しコマンドを供給する。
る複数のコマンドを連続して受け取ると，同様にコマン
ドレジスタ２１及びＣＭＤ要求表示レジスタ２４に書き
込み及び設定が行われる。ＭＰＵ２５は，ＣＭＤ要求表
示レジスタ２４の状態を見て，“１”が設定されている
位置により表す入出力装置番号を識別し，対応するコマ
ンドレジスタ２１内のレジスタからコマンドを取り出し
て，該当する入出力装置２７にコマンドを供給してコマ
ンドの実行を開始させる，ＣＭＤ要求表示レジスタ２４
の対応するビットを“０”にする。ＣＭＤ要求表示レジ
スタ２４に複数のビットに“１”が立っていると，順次
対応する入出力装置に対しコマンドを供給する。
【００２０】各入出力装置２７において，受け取ったコ
マンドによる処理を開始し，ＤＭＡ転送を開始する場合
や，処理が終了するとその都度，上位装置に対してＩＲ
Ｑ（割込み要求を表示する制御線による）を発生すると
共に，ＩＲＱを受付けた上位装置がＩＲＱを発生した入
出力装置のステータスを読み取ることができるように，
入出力制御装置２０に対し入出力装置２７からステータ
ス情報が入力される。ＭＰＵ２５は入出力装置２７から
要求されたステータスを受け取ると，ステータスレジス
タ２２内の入出力装置２７の番号に対応するレジスタに
書き込むと共に，ＳＴ要求表示レジスタ２６内の入出力
装置２７の番号に対応するビットを“１”に設定する。
入出力装置２７から発生したＩＲＱが上位装置で受付け
られると，入出力制御装置２０に対しステータスの読み
取りを指示する。これを受けてＭＰＵ２５はステータス
レジスタ２２内の指示された入出力装置に対応するレジ
スタを読み出してバス上に出力する。これにより上位装
置は，入出力装置２７がＩＲＱを発生した理由を判別す
ることができる。上位装置によりステータスが読み取ら
れると，ＭＰＵ２５はＳＴ要求表示レジスタ２６内の当
該入出力装置の番号に対応するビットを“０”に設定し
て，要求表示状態を終了させる。
マンドによる処理を開始し，ＤＭＡ転送を開始する場合
や，処理が終了するとその都度，上位装置に対してＩＲ
Ｑ（割込み要求を表示する制御線による）を発生すると
共に，ＩＲＱを受付けた上位装置がＩＲＱを発生した入
出力装置のステータスを読み取ることができるように，
入出力制御装置２０に対し入出力装置２７からステータ
ス情報が入力される。ＭＰＵ２５は入出力装置２７から
要求されたステータスを受け取ると，ステータスレジス
タ２２内の入出力装置２７の番号に対応するレジスタに
書き込むと共に，ＳＴ要求表示レジスタ２６内の入出力
装置２７の番号に対応するビットを“１”に設定する。
入出力装置２７から発生したＩＲＱが上位装置で受付け
られると，入出力制御装置２０に対しステータスの読み
取りを指示する。これを受けてＭＰＵ２５はステータス
レジスタ２２内の指示された入出力装置に対応するレジ
スタを読み出してバス上に出力する。これにより上位装
置は，入出力装置２７がＩＲＱを発生した理由を判別す
ることができる。上位装置によりステータスが読み取ら
れると，ＭＰＵ２５はＳＴ要求表示レジスタ２６内の当
該入出力装置の番号に対応するビットを“０”に設定し
て，要求表示状態を終了させる。
【００２１】図３は実施例２の構成図である。この実施
例２は，上記実施例１において，コマンドレジスタ及び
ステータスレジスタが各入出力装置に対応した個別のレ
ジスタにより構成されているのに対し，それぞれをＦＩ
ＦＯ（First In First Out) 型メモリ（以下，ＦＩＦＯ
という）により構成し，実施例１に備えられたＣＭＤ要
求表示レジスタ２４及びＳＴ要求表示レジスタ２６が設
けられない点に特徴がある。
例２は，上記実施例１において，コマンドレジスタ及び
ステータスレジスタが各入出力装置に対応した個別のレ
ジスタにより構成されているのに対し，それぞれをＦＩ
ＦＯ（First In First Out) 型メモリ（以下，ＦＩＦＯ
という）により構成し，実施例１に備えられたＣＭＤ要
求表示レジスタ２４及びＳＴ要求表示レジスタ２６が設
けられない点に特徴がある。
【００２２】図３において，３０は入出力制御装置，３
１はコマンドＦＩＦＯ（ＣＭＲ−ＦＩＦＯ：コマンドレ
ジスタ），３２はステータスＦＩＦＯ（ＳＴＲ−ＦＩＦ
Ｏ：ステータスレジスタ），３３はバス，３４はＭＰ
Ｕ，３５は複数（ｎ＋１個）の入出力装置（ＩＯ０〜Ｉ
Ｏｎ）である。
１はコマンドＦＩＦＯ（ＣＭＲ−ＦＩＦＯ：コマンドレ
ジスタ），３２はステータスＦＩＦＯ（ＳＴＲ−ＦＩＦ
Ｏ：ステータスレジスタ），３３はバス，３４はＭＰ
Ｕ，３５は複数（ｎ＋１個）の入出力装置（ＩＯ０〜Ｉ
Ｏｎ）である。
【００２３】この入出力制御装置３０と上位装置との間
及び，各入出力装置３５との接続は上記実施例１の場合
と同様であり，それぞれとの接続構成（インタフェー
ス）は図示省略されている。
及び，各入出力装置３５との接続は上記実施例１の場合
と同様であり，それぞれとの接続構成（インタフェー
ス）は図示省略されている。
【００２４】図３の実施例２の動作において，上記実施
例１と異なる点を中心について説明すると，入出力制御
装置３０が上位装置から入出力装置の識別番号（ＩＤ）
を指定したコマンドを受け取ると，ＭＰＵ３４はコマン
ドＦＩＦＯ３１の現在の書き込みアドレスで指定された
位置に，コマンドと指示された入出力装置の識別番号
（ＩＤ）とを書き込む。複数のコマンドが上位装置から
入力すると，到着順にコマンドＦＩＦＯ３１に順に書き
込みが行われる。ＭＰＵ３４は，コマンドＦＩＦＯ３１
の先頭の読出アドレスから内容を取り出すと，図３にａ
で示すように「コマンドとＩＤ」が読み出される。この
コマンドをＩＤで指示された入出力装置３５へ出力する
ことにより，該当する入出力装置３５ではコマンドの実
行を開始する。ＭＰＵ３４はコマンドＦＩＦＯ３１に格
納された内容を順次先頭から（書き込まれた順に）読み
出して，対応する入出力装置に対し出力する。
例１と異なる点を中心について説明すると，入出力制御
装置３０が上位装置から入出力装置の識別番号（ＩＤ）
を指定したコマンドを受け取ると，ＭＰＵ３４はコマン
ドＦＩＦＯ３１の現在の書き込みアドレスで指定された
位置に，コマンドと指示された入出力装置の識別番号
（ＩＤ）とを書き込む。複数のコマンドが上位装置から
入力すると，到着順にコマンドＦＩＦＯ３１に順に書き
込みが行われる。ＭＰＵ３４は，コマンドＦＩＦＯ３１
の先頭の読出アドレスから内容を取り出すと，図３にａ
で示すように「コマンドとＩＤ」が読み出される。この
コマンドをＩＤで指示された入出力装置３５へ出力する
ことにより，該当する入出力装置３５ではコマンドの実
行を開始する。ＭＰＵ３４はコマンドＦＩＦＯ３１に格
納された内容を順次先頭から（書き込まれた順に）読み
出して，対応する入出力装置に対し出力する。
【００２５】各入出力装置３５は，受け取ったコマンド
による処理を開始し，上記実施例１の場合と同様にＤＭ
Ａ転送を開始する場合や，処理が終了するとその都度，
上位装置に対してＩＲＱを発生すると共に，入出力制御
装置３０に対し入出力装置３５からステータス情報が入
力される。ＭＰＵ３４は入出力装置３５から要求された
ステータスを受け取ると，ステータスＦＩＦＯ３２の現
在の書き込み位置にステータスとそのステータスを発生
した入出力装置のＩＤとを書き込む。
による処理を開始し，上記実施例１の場合と同様にＤＭ
Ａ転送を開始する場合や，処理が終了するとその都度，
上位装置に対してＩＲＱを発生すると共に，入出力制御
装置３０に対し入出力装置３５からステータス情報が入
力される。ＭＰＵ３４は入出力装置３５から要求された
ステータスを受け取ると，ステータスＦＩＦＯ３２の現
在の書き込み位置にステータスとそのステータスを発生
した入出力装置のＩＤとを書き込む。
【００２６】入出力装置３５から発生したＩＲＱが上位
装置で受付けられると，上位装置は入出力制御装置３０
に対しステータスの読み取りを指示する。これを受けて
ＭＰＵ３４はステータスＦＩＦＯ３２の現在の先頭の読
み出しアドレスから「ステータス＋ＩＤ」を読み出して
上位装置へ送る。これによりＩＲＱを要求した理由が上
位装置で判別できる。
装置で受付けられると，上位装置は入出力制御装置３０
に対しステータスの読み取りを指示する。これを受けて
ＭＰＵ３４はステータスＦＩＦＯ３２の現在の先頭の読
み出しアドレスから「ステータス＋ＩＤ」を読み出して
上位装置へ送る。これによりＩＲＱを要求した理由が上
位装置で判別できる。
【００２７】図４は実施例のシステム構成図である。図
４において，４０は中央制御装置（ＣＣ），４１はメモ
リ（ＭＭ），４２はプロセッサバス，４３はチャネル制
御装置（ＣＨＣ），４４はＩＯバス，４５は本発明によ
る入出力制御装置（ＩＯＣ），４６，４７は入出力装置
であり，この例では４６が複数個設けられたハードディ
スク（ＨＤＤ０〜ＨＤＤｎ），４７がフレキシブルディ
スク装置（ＦＤＤ）である。
４において，４０は中央制御装置（ＣＣ），４１はメモ
リ（ＭＭ），４２はプロセッサバス，４３はチャネル制
御装置（ＣＨＣ），４４はＩＯバス，４５は本発明によ
る入出力制御装置（ＩＯＣ），４６，４７は入出力装置
であり，この例では４６が複数個設けられたハードディ
スク（ＨＤＤ０〜ＨＤＤｎ），４７がフレキシブルディ
スク装置（ＦＤＤ）である。
【００２８】入出力制御装置４５において，４５ａはコ
マンドレジスタ（ＣＭＲ），４５ｂはステータスレジス
タ（ＳＴＲ），４５ｃはＭＰＵ，４５ｄはＲＡＭ，４５
ｅはＲＯＭ，４５ｆは複数個設けられたハードディスク
装置との間で標準インタフェースの一つであるＳＣＳＩ
（Small Computer System Interface)により転送制御を
行うＳＣＳＩコントローラ（ＳＰＣ０〜ＳＰＣｎ），４
５ｇはフレキシブルディスク制御装置（ＦＤＣ），４５
ｈはＣＨＣ４３からバスを介してＣＭＲ４５ａ，ＳＴＲ
４５ｂにアクセスするインタフェース回路（ＩＦ），４
５ｉはＣＨＣ４３とＩＯバス４４を介してＭＭ４１と入
出力装置（ＨＤＤ４６，ＦＤＤ４７）間でデータをＤＭ
Ａ転送する際にデータを一時格納するバッファメモリ
（ＢＭ）である。
マンドレジスタ（ＣＭＲ），４５ｂはステータスレジス
タ（ＳＴＲ），４５ｃはＭＰＵ，４５ｄはＲＡＭ，４５
ｅはＲＯＭ，４５ｆは複数個設けられたハードディスク
装置との間で標準インタフェースの一つであるＳＣＳＩ
（Small Computer System Interface)により転送制御を
行うＳＣＳＩコントローラ（ＳＰＣ０〜ＳＰＣｎ），４
５ｇはフレキシブルディスク制御装置（ＦＤＣ），４５
ｈはＣＨＣ４３からバスを介してＣＭＲ４５ａ，ＳＴＲ
４５ｂにアクセスするインタフェース回路（ＩＦ），４
５ｉはＣＨＣ４３とＩＯバス４４を介してＭＭ４１と入
出力装置（ＨＤＤ４６，ＦＤＤ４７）間でデータをＤＭ
Ａ転送する際にデータを一時格納するバッファメモリ
（ＢＭ）である。
【００２９】上記図４に示す構成における，動作シーケ
ンスの例を図５に示す。以下に，図５を用いて図４の動
作を説明する。なお，図５に示す２つの入出力装置，
は図４に示す複数のハードディスク装置４６及び１個
のＦＤＤ４７の中の２つの装置，具体的にはＨＤＤ０，
ＨＤＤ１であるものとする。
ンスの例を図５に示す。以下に，図５を用いて図４の動
作を説明する。なお，図５に示す２つの入出力装置，
は図４に示す複数のハードディスク装置４６及び１個
のＦＤＤ４７の中の２つの装置，具体的にはＨＤＤ０，
ＨＤＤ１であるものとする。
【００３０】中央制御装置４０は，２つの入出力装置
，に対してデータのリード（読み出し）及びライト
（書き込み）を指示して，それぞれを宛先とするコマン
ド１，２を発生する（図５のａ，ｃ）。これらのコマン
ド１，２は，チャネル制御装置４３を介して入出力制御
装置４５のコマンドレジスタＣＭＲ４５ａに一旦格納さ
れ，その内容はＭＰＵ４５ｃの制御によりコマンドレジ
スタ４５ａから宛先の入出力装置，に順次供給され
る。入出力装置ではコマンドａにより内部処理が開始
され（図５のｂ），入出力装置はコマンド２により内
部処理を実行する（同ｄ）。
，に対してデータのリード（読み出し）及びライト
（書き込み）を指示して，それぞれを宛先とするコマン
ド１，２を発生する（図５のａ，ｃ）。これらのコマン
ド１，２は，チャネル制御装置４３を介して入出力制御
装置４５のコマンドレジスタＣＭＲ４５ａに一旦格納さ
れ，その内容はＭＰＵ４５ｃの制御によりコマンドレジ
スタ４５ａから宛先の入出力装置，に順次供給され
る。入出力装置ではコマンドａにより内部処理が開始
され（図５のｂ），入出力装置はコマンド２により内
部処理を実行する（同ｄ）。
【００３１】入出力装置におけるコマンド２（ライ
ト）に対応する内部処理（ＤＭＡ転送のための準備等）
が，入出力装置におけるコマンド１（リード）の内部
処理より早く終了するので，入出力装置から上位装置
に対しＤＭＡ転送を要求するＩＲＱを出力する（図５の
ｅ）。この場合，ＤＭＡ転送を要求するステータス情報
が入出力制御装置４５に送られ，入出力制御装置４５の
ステータスレジスタＳＴＲ４５ｂに格納される。ＩＲＱ
が中央制御装置４０で受け取られると，入出力制御装置
４５のステータスレジスタ４５ｂが読み取られて，ＤＭ
Ａ要求であることが分かるので，中央制御装置４０とチ
ャネル制御装置４３内のＤＭＡＣ（図示しないＤＭＡ制
御装置）を設定して起動する（同ｆ）。
ト）に対応する内部処理（ＤＭＡ転送のための準備等）
が，入出力装置におけるコマンド１（リード）の内部
処理より早く終了するので，入出力装置から上位装置
に対しＤＭＡ転送を要求するＩＲＱを出力する（図５の
ｅ）。この場合，ＤＭＡ転送を要求するステータス情報
が入出力制御装置４５に送られ，入出力制御装置４５の
ステータスレジスタＳＴＲ４５ｂに格納される。ＩＲＱ
が中央制御装置４０で受け取られると，入出力制御装置
４５のステータスレジスタ４５ｂが読み取られて，ＤＭ
Ａ要求であることが分かるので，中央制御装置４０とチ
ャネル制御装置４３内のＤＭＡＣ（図示しないＤＭＡ制
御装置）を設定して起動する（同ｆ）。
【００３２】この後，メモリ４１から読み出されたデー
タがプロセッサバス４２，チャネル制御装置４３，ＩＯ
バス４４及び入出力制御装置４５を介してＤＭＡ転送さ
れ入出力装置に書き込まれる（図５のｇ）。入出力装
置と上位装置との間のＤＭＡ転送が終了すると，入出
力装置はコマンド終了を通知する終了ＩＲＱを発生し
（図５のｈ），ステータスを入出力制御装置４０に設定
する。これにより，チャネル制御装置４３はステータス
レジスタ４５ｂを読み取ってコマンド完了を識別する。
タがプロセッサバス４２，チャネル制御装置４３，ＩＯ
バス４４及び入出力制御装置４５を介してＤＭＡ転送さ
れ入出力装置に書き込まれる（図５のｇ）。入出力装
置と上位装置との間のＤＭＡ転送が終了すると，入出
力装置はコマンド終了を通知する終了ＩＲＱを発生し
（図５のｈ），ステータスを入出力制御装置４０に設定
する。これにより，チャネル制御装置４３はステータス
レジスタ４５ｂを読み取ってコマンド完了を識別する。
【００３３】この時，入出力装置はライトを指示する
コマンド２による内部処理を終了してＤＭＡ転送を要求
するＩＲＱを発生すると（図５のｉ），上位装置は入出
力装置によるコマンド１が完了すると，これを受け付
ける，ＤＭＡＣを設定して起動する（図５のｊ）。これ
により入出力装置はコマンド２により，内部に記憶さ
れたデータを読み出して出力すると，入出力制御装置４
５，ＩＯバス４４，チャネル制御装置４３及びプロセッ
サバス４２を介してデータがＤＭＡ転送されてメモリ４
１へ書き込まれる（図５のｋ）。このＤＭＡ転送が終了
すると，終了ＩＲＱを発生し（図５のｌ），ステータス
を入出力制御装置４５のステータスレジスタ４５ｂに設
定して，上位装置に通知する。
コマンド２による内部処理を終了してＤＭＡ転送を要求
するＩＲＱを発生すると（図５のｉ），上位装置は入出
力装置によるコマンド１が完了すると，これを受け付
ける，ＤＭＡＣを設定して起動する（図５のｊ）。これ
により入出力装置はコマンド２により，内部に記憶さ
れたデータを読み出して出力すると，入出力制御装置４
５，ＩＯバス４４，チャネル制御装置４３及びプロセッ
サバス４２を介してデータがＤＭＡ転送されてメモリ４
１へ書き込まれる（図５のｋ）。このＤＭＡ転送が終了
すると，終了ＩＲＱを発生し（図５のｌ），ステータス
を入出力制御装置４５のステータスレジスタ４５ｂに設
定して，上位装置に通知する。
【００３４】
【発明の効果】本発明によれば複数の入出力装置を制御
する入出力制御装置において，ＤＭＡ制御回路やＩＲＱ
制御回路等の比較的大きな回路を増加することなく，コ
マンドの多重制御が可能となり，総合的な入出力処理時
間を大幅に短縮することができ，処理効率を改善するこ
とができる。
する入出力制御装置において，ＤＭＡ制御回路やＩＲＱ
制御回路等の比較的大きな回路を増加することなく，コ
マンドの多重制御が可能となり，総合的な入出力処理時
間を大幅に短縮することができ，処理効率を改善するこ
とができる。
【図１】本発明の原理構成図である。
【図２】実施例１の構成図である。
【図３】実施例２の構成図である。
【図４】実施例のシステム構成図である。
【図５】動作シーケンスの例である。
【図６】従来例の説明図である。
１ 入出力制御装置 ２ 複数のコマンドを保持するコマンド保持部 ３ 複数のステータスを保持するステータス保持手
段 ４ 制御部 ５ 入出力装置
段 ４ 制御部 ５ 入出力装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 結城 恵子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】 上位装置との間に一つのＤＭＡ制御チャ
ネル及び割込み要求信号が割り当てられ，複数の入出力
装置が接続された入出力制御装置において，入出力制御
装置に複数個のコマンド及びステータスをそれぞれ保持
するコマンド保持部及びステータス保持手段を設け，上
位装置は，前記複数の入出力装置に対してＤＭＡ制御チ
ャネルによるデータ転送を必要とするコマンドの発生に
応じて前記入出力制御装置に対し先行するコマンドの完
了を待つことなく連続して送出し，前記入出力制御装置
の制御部は，連続して入力する複数のコマンドを前記コ
マンド保持部に保持し，前記保持されたコマンドを順次
対応する入出力装置に対して出力し，コマンドを実行す
る各入出力装置から上位装置への要求に対応するステー
タスが発生すると発生した個数のステータスを前記ステ
ータス保持手段に保持することを特徴とする入出力制御
装置。 - 【請求項２】 請求項１において，前記複数のコマンド
保持部及びステータス保持手段は，それぞれ各入出力制
御装置に対応する複数個のレジスタを備えたコマンドレ
ジスタとステータスレジスタにより構成し，前記コマン
ドレジスタにおけるコマンドの保持状態を表示するコマ
ンド表示レジスタと，前記ステータスレジスタにおける
ステータスの保持状態を表示するステータス表示レジス
タを備え，入出力制御装置の制御部はコマンドを受け取
ると，コマンドレジスタの中の宛先の入出力装置に対応
するレジスタにコマンドを格納すると共に前記コマンド
表示レジスタに対応する表示を行い，ステータスを受け
取るとステータスレジスタの中の発生元の入出力装置に
対応するレジスタにステータスを格納すると共に前記ス
テータス表示レジスタに対応する表示を行うことを特徴
とする入出力制御装置。 - 【請求項３】 請求項１において，前記複数のコマンド
保持部及びステータス保持部は，それぞれ複数個のコマ
ンド及びステータスを保持するコマンド用ＦＩＦＯ及び
ステータス用ＦＩＦＯにより構成し，前記コマンド用Ｆ
ＩＦＯに格納する情報は，コマンドと宛先の入出力装置
の識別情報とで構成され，上位装置から受け取った順に
格納され，前記ステータス用ＦＩＦＯに格納する情報
は，ステータスとステータスの発生元の入出力装置の識
別情報とで構成され，前記各ＦＩＦＯに格納されたコマ
ンド及びステータスは，格納された順に取り出されて実
行されることを特徴とする入出力制御装置。 - 【請求項４】 請求項１乃至３において，ステータスに
ＤＭＡ要求ステータスを設け，この要求により該当入出
力装置のＤＭＡを起動することを特徴とする入出力制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3589993A JPH06250965A (ja) | 1993-02-25 | 1993-02-25 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3589993A JPH06250965A (ja) | 1993-02-25 | 1993-02-25 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06250965A true JPH06250965A (ja) | 1994-09-09 |
Family
ID=12454878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3589993A Withdrawn JPH06250965A (ja) | 1993-02-25 | 1993-02-25 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06250965A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928339A (en) * | 1996-10-18 | 1999-07-27 | Matsushita Electric Industrial Co., Ltd. | DMA-transferring stream data apparatus between a memory and ports where a command list includes size and start address of data stored in the memory |
| JP2005339426A (ja) * | 2004-05-31 | 2005-12-08 | Fujitsu Ltd | データ処理システム及び設定方法 |
| US7370123B2 (en) | 2004-10-12 | 2008-05-06 | Nec Electronics Corporation | Information processing apparatus |
-
1993
- 1993-02-25 JP JP3589993A patent/JPH06250965A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928339A (en) * | 1996-10-18 | 1999-07-27 | Matsushita Electric Industrial Co., Ltd. | DMA-transferring stream data apparatus between a memory and ports where a command list includes size and start address of data stored in the memory |
| JP2005339426A (ja) * | 2004-05-31 | 2005-12-08 | Fujitsu Ltd | データ処理システム及び設定方法 |
| US7370123B2 (en) | 2004-10-12 | 2008-05-06 | Nec Electronics Corporation | Information processing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |