JPH08314854A - データ転送システムおよびこれに関連する装置 - Google Patents

データ転送システムおよびこれに関連する装置

Info

Publication number
JPH08314854A
JPH08314854A JP7118314A JP11831495A JPH08314854A JP H08314854 A JPH08314854 A JP H08314854A JP 7118314 A JP7118314 A JP 7118314A JP 11831495 A JP11831495 A JP 11831495A JP H08314854 A JPH08314854 A JP H08314854A
Authority
JP
Japan
Prior art keywords
bus
conversion adapter
write access
address
bus conversion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7118314A
Other languages
English (en)
Inventor
Koichi Okazawa
宏一 岡澤
Hideki Osaka
英樹 大坂
Kenichi Saito
賢一 斎藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP7118314A priority Critical patent/JPH08314854A/ja
Priority to TW085105555A priority patent/TW322546B/zh
Priority to US08/648,424 priority patent/US5754802A/en
Publication of JPH08314854A publication Critical patent/JPH08314854A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
    • G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4031—Coupling between buses using bus bridges with arbitration
    • G06F13/4036—Coupling between buses using bus bridges with arbitration and deadlock prevention

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】 【目的】ＰＣＩバス等のスプリット転送機能を有しない
入出力バスのＤＭＡあるいはＩ／Ｏ間転送をおこなう場
合において、バス仕様の互換性を維持しつつ、データ転
送の効率化を図る。 【構成】プロセッサがデータ転送の動作を指令して、バ
スに接続されるＩ／Ｏデバイスまたはバス変換アダプタ
からライトアクセスを出し、そのライトアクセスを受け
て、バスに接続されるバス接続コントローラが主記憶に
あるデータを読みだす。そして、このバス接続コントロ
ーラが、ライトアクセスを出して、Ｉ／Ｏデバイスまた
はバス変換アダプタに読みだしたデータを転送する。ま
た、このような動作をＩ／Ｏデバイスまたはバス変換ア
ダプタ間でもおこなう。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ転送システムお
よびこれに関連する装置に係り、パーソナルコンピュー
タ、ワークステーション、オフィスコンピュータ等の情
報処理装置に用いられるデータ転送システムであって、
特に、スプリット転送機能を有しないバスを介して各モ
ジュールがデータのやり取りをおこなう際に、バスの利
用効率を向上させるデータ転送システムおよびこれに関
連する装置に関する。
【０００２】
【従来の技術】パーソナルコンピュータ等の情報処理装
置においては、従来からデータ転送の一手法として、い
わゆるダイレクトメモリアクセス（Direct Memory Acce
ss、以下、「ＤＭＡ」と略記する）がおこなわれている。
【０００３】このＤＭＡは、例えば、Ｉ／Ｏデバイスバ
ス変換アダプタが、システムバスのバスマスタとなっ
て、これらＩ／Ｏデバイスまたはバス変換アダプタがメ
インＣＰＵの設定に従って、主記憶に対してリードある
いはライトアクセスをおこなうことによって、Ｉ／Ｏデ
バイスまたはバス変換アダプタと主記憶の間のデータ転
送をおこなう手法である。ここで、システムバスは、例
えば、ＰＣＩバス（Peripheral Component Interconnec
t Bus)等であり、Ｉ／Ｏデバイスとしては、このシステ
ムバスに接続されたディスク制御部あるいはネットワー
ク制御部が考えられる。また、バス変換アダプタとは、
ＥＩＳＡバス等の下位バスを接続するデバイスである。
【０００４】このようなＤＭＡに関する技術として、例
えば、特開平５−１７３９３６号公報（従来技術１）に
記載されている。
【０００５】また近年では、上記ＤＭＡの手法を複数の
Ｉ／Ｏデバイスまたはバス変換アダプタ間に適用して、
Ｉ／Ｏデバイスまたはバス変換アダプタ間で直接データ
の転送をおこなうＩ／Ｏ間転送の手法も用いられてい
る。
【０００６】このようなＤＭＡの手法を複数のＩ／Ｏデ
バイスまたはバス変換アダプタ間に適用した技術に関
し、ＰＣＩバス等のスプリット転送機能を有しない拡張
バスでのＩ／Ｏ間転送の手法については、例えば、特開
平６−１３１２９５号公報（従来技術２）に記載されて
いる。
【０００７】なお、「スプリット転送」とは、リードア
クセスをアドレスの転送であるリクエストと、データの
転送であるリターンの２回のアクセスに分割しておこな
う転送手法であり、リクエストとリターンの２回のアク
セスの間に、バス上で他のアクセスをおこなうようにし
てバスの使用効率を高める手法である。
【０００８】また、本発明の適用対象とするバスは、Ｐ
ＣＩバス等のスプリット転送機能を有しないバスである
が、このＰＣＩバス等のスプリット転送機能を有しない
入出力バスを単数あるいは複数有するシステムについて
は、「ＰＣＩが入出力バスの新たな業界標準に」；日経
エレクトロニクス１９９４年６月６日号（ｎｏ．６０
９）第６７頁−第９６頁に記載されている。
【０００９】
【発明が解決しようとする課題】上記従来技術１は、主
記憶とＩ／Ｏデバイス間で直接データ転送をするＤＭＡ
に関する技術であり、従来技術２は、スプリット転送機
能を有しない拡張バスが複数あって、それらの拡張バス
につながっているＩ／Ｏデバイス間で、データ転送をお
こなう技術について述べている。
【００１０】ところで、近年情報処理装置においては、
ビデオデータ等の大量データ処理の増大に伴い、システ
ムバス等を用いた情報処理装置内のデータ転送の高速化
が大きな課題となっている。しかし、パーソナルコンピ
ュータ等では、互換性維持のため、ＰＣＩバス等のシス
テムバスそのものの改変による高速化には制約があり、
バス仕様の互換性を維持した形でもって、データ転送の
効率化を図る必要が生じてきている。
【００１１】しかしながら、上記従来技術１のＤＭＡあ
るいは、従来技術２のＩ／Ｏ間転送では、バスマスタで
あるＩ／Ｏデバイスまたはバス変換アダプタから見てリ
ードアクセスとライトアクセスの両方がおこなわれてい
る。このとき、ＰＣＩバス等のスプリット転送機能を有
しないシステムバスではリードアクセスはライトアクセ
スに比べてデータ転送効率が悪いという問題点があっ
た。これはスプリット転送機能を有しないシステムバス
では、リードアクセス時にシステムバス上にアドレスが
出力されてからデータが出力されるまでの間、バスが不
必要に占有されるという理由による。
【００１２】また、ＰＣＩバス等のスプリット転送機能
を有しない入出力バスを複数有するシステムでのＩ／Ｏ
間転送では、上記従来技術２でも述べられているように
複数の拡張バスからのリードアクセスが競合した場合に
デッドロックを起こす可能性が指摘されている。上記従
来技術２では、リードアクセスを同時に複数の拡張バス
で発生させないようにすることで対策している。
【００１３】また、転送リトライ機能を有するバスでは
同時に発生したリードアクセスをリトライすることで対
策できるが、いずれの場合もリードアクセスが抑制され
るためデータ転送効率が悪くなるという問題点があっ
た。
【００１４】本発明は、上記従来技術の問題点を解決す
るためになされたもので、その目的は、ＰＣＩバス等の
スプリット転送機能を有しない入出力バスのＤＭＡある
いはＩ／Ｏ間転送をおこなう場合において、デッドロッ
クを起こす可能性をなくし、かつ、バス仕様の互換性を
維持しつつ、データ転送の効率化を図る手段を与えるこ
とにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明のデータ転送システムに係る発明の第一の構
成は、バスによって各モジュールが結合されデータ転送
をおこなうデータ転送システムにおいて、前記バスに接
続されるＩ／Ｏデバイスまたはバス変換アダプタと、前
記バスに接続されるバス接続コントローラとを有し、前
記Ｉ／Ｏデバイスまたはバス変換アダプタからの前記バ
スへのライトアクセスを出し、そのライトアクセスを受
けて、前記バス接続コントローラからの前記バスへのラ
イトアクセスを出して、前記Ｉ／Ｏデバイスまたはバス
変換アダプタが所定のデータを受け取るようにしたもの
である。
【００１６】より詳しくは、上記データ転送システムに
おいて、前記バス接続コントローラに、プロセッサと主
記憶が接続され、このプロセッサがデータ転送の動作を
指令し、前記バス接続コントローラが、前記Ｉ／Ｏデバ
イスまたはバス変換アダプタからの前記バスへのライト
アクセスを受けたときに、そのバス接続コントローラ
が、前記主記憶にあるデータを読みだして、前記バスへ
のライトアクセスによって、その受け取ったデータを前
記Ｉ／Ｏデバイスまたはバス変換アダプタに転送するよ
うにしたものである。
【００１７】また詳しくは、上記データ転送システムに
おいて、前記Ｉ／Ｏデバイスまたはバス変換アダプタか
らのライトアクセスによって出されるデータ中に、前記
バス接続コントローラの出すライトアクセスの送出先を
示すアドレス、または、そのようなアドレスを生成する
ための情報を含むようにしたものである。
【００１８】さらに詳しくは、上記データ転送システム
において、前記バスがスプリット転送機能を有しないよ
うにしたものである。
【００１９】また別に詳しくは、上記データ転送システ
ムにおいて、前記バス接続コントローラが、シーケンサ
手段と、アドレス設定手段と、キュー手段とを備え、前
記Ｉ／Ｏデバイスまたはバス変換アダプタが、シーケン
サ手段と、少なくとも２個のアドレスを設定することの
できるアドレス設定手段と、モード設定手段とを備え、
前記バス接続コントローラ内のアドレス設定手段には、
前記Ｉ／Ｏデバイスまたはバス変換アダプタからのライ
トアクセスを識別するためのアドレスを設定し、前記バ
ス接続コントローラ内のキュー設定手段には、前記Ｉ／
Ｏデバイスまたはバス変換アダプタからのライトアクセ
スがあったという事象をキューイングし、一方、前記Ｉ
／Ｏデバイスまたはバス変換アダプタ内のアドレス設定
手段には、このＩ／Ｏデバイスまたはバス変換アダプタ
がライトアクセスをするためのアドレスと、前記バス接
続コントローラの出すライトアクセスの送出先を示すア
ドレスとを設定し、かつ、前記Ｉ／Ｏデバイスまたはバ
ス変換アダプタ内のモード設定手段には、上記記載の前
記Ｉ／Ｏデバイスまたはバス変換アダプタからのライト
アクセス、バス接続コントローラからのライトアクセス
によって、前記Ｉ／Ｏデバイスまたはバス変換アダプタ
にデータを転送する動作をおこなうかおこなわないかの
モードを設定するようにしたものである。
【００２０】次に、上記目的を達成するために、本発明
のデータ転送システムに係る発明の第二の構成は、バス
によって各モジュールが結合されデータ転送をおこなう
データ転送システムにおいて、バスに接続される第一の
Ｉ／Ｏデバイスまたはバス変換アダプタと、バスに接続
される第二のＩ／Ｏデバイスまたはバス変換アダプタと
を有し、前記第一のＩ／Ｏデバイスまたはバス変換アダ
プタから、それに接続されているバスへのライトアクセ
スを出し、そのライトアクセスを受けて、前記第二のＩ
／Ｏデバイスまたはバス変換アダプタは、それに接続さ
れているバスへのライトアクセスを出して、前記第一の
Ｉ／Ｏデバイスまたはバス変換アダプタが所定のデータ
を受け取るようにしたものである。
【００２１】より詳しくは、上記データ転送システムに
おいて、前記第一のバスに接続されたバスと前記第二の
バスに接続されたバスとが異なったものであるようにし
たものである。
【００２２】さらに詳しくは、上記データ転送システム
において、前記第一のＩ／Ｏデバイスまたはバス変換ア
ダプタからのライトアクセスによって出されるデータ中
に、前記第二のＩ／Ｏデバイスまたはバス変換アダプタ
の送出先を示すアドレス、または、そのようなアドレス
を生成するための情報を含むようにしたものである。
【００２３】また詳しくは、上記データ転送システムに
おいて、前記第一のＩ／Ｏデバイスまたはバス変換アダ
プタに接続されたバスおよび前記第二のＩ／Ｏデバイス
またはバス変換アダプタに接続されたバスがスプリット
転送機能を有しないようにしたものである。
【００２４】また別に詳しくは、前記第二のＩ／Ｏデバ
イスまたはバス変換アダプタが、シーケンサ手段と、ア
ドレス設定手段とを備え、前記第一のＩ／Ｏデバイスま
たはバス変換アダプタが、シーケンサ手段と、少なくと
も２個のアドレスを設定することのできるアドレス設定
手段と、モード設定手段とを備え、前記第二のＩ／Ｏデ
バイスまたはバス変換アダプタ内のアドレス設定手段に
は、前記第一のＩ／Ｏデバイスまたはバス変換アダプタ
からのライトアクセスを識別するためのアドレスを設定
し、一方、前記第一のＩ／Ｏデバイスまたはバス変換ア
ダプタ内のアドレス設定手段には、この第一のＩ／Ｏデ
バイスまたはバス変換アダプタがライトアクセスをする
ためのアドレスと、前記第二のＩ／Ｏデバイスまたはバ
ス変換アダプタの出すライトアクセスの送出先を示すア
ドレスとを設定し、かつ、前記第一のＩ／Ｏデバイスま
たはバス変換アダプタ内のモード設定手段には、上記記
載の前記第一のＩ／Ｏデバイスまたはバス変換アダプタ
からのライトアクセス、第二のＩ／Ｏデバイスまたはバ
ス変換アダプタからのライトアクセスによって、前記第
一のＩ／Ｏデバイスまたはバス変換アダプタにデータを
転送する動作をおこなうかおこなわないかのモードを設
定するようにしたものである。
【００２５】次に、本発明のＩ／Ｏデバイスまたはバス
変換アダプタに係る発明の構成は、上記データ転送シス
テムの第一の構成および第二の構成として記載された前
記バスへのライトアクセスを出して、所定のデータを受
け取る動作をおこなう前記Ｉ／Ｏデバイスまたはバス変
換アダプタであって、その内部に、シーケンサ手段と、
少なくとも２個のアドレスを設定することのできるアド
レス設定手段と、モード設定手段とを備え、前記内部の
アドレス設定手段には、このＩ／Ｏデバイスまたはバス
変換アダプタがライトアクセスをするためのアドレス
と、第一の構成に記載のバス接続コントローラまたは第
二の構成に記載の前記第二のＩ／Ｏデバイスまたはバス
変換アダプタの出すライトアクセスの送出先を示すアド
レスとを設定し、かつ、前記内部のモード設定手段に
は、第一の構成および第二の構成に記載の前記Ｉ／Ｏデ
バイスまたはバス変換アダプタからのライトアクセス、
第一の構成に記載のバス接続コントローラまたは第二の
構成に記載の第二のＩ／Ｏデバイスまたはバス変換アダ
プタからのライトアクセスによって、前記Ｉ／Ｏデバイ
スまたはバス変換アダプタにデータを転送する動作をお
こなうかおこなわないかのモードを設定するようにした
ものである。
【００２６】より詳しくは、上記Ｉ／Ｏデバイスまたは
バス変換アダプタにおいて、前記Ｉ／Ｏデバイスまたは
バス変換アダプタ出されるライトアクセスを、第一の構
成に記載のバス接続コントローラまたは第二の構成に記
載の第二のＩ／Ｏデバイスまたはバス変換アダプタから
のライトアクセスとは無関係に、連続して出すことが可
能なようにしたものである。
【００２７】次に、本発明のバス接続コントローラに係
る発明の構成は、第一の構成のデータ転送システム記載
の動作をおこなうバス接続コントローラであって、その
内部に、シーケンサ手段と、アドレス設定手段と、キュ
ー手段とを備え、前記アドレス設定手段には、前記Ｉ／
Ｏデバイスまたはバス変換アダプタからのライトアクセ
スを識別するためのアドレスを設定し、前記キュー設定
手段には、前記Ｉ／Ｏデバイスまたはバス変換アダプタ
からのライトアクセスがあったという事象をキューイン
グするようにしたものである。
【００２８】
【作用】本発明によれば、上記Ｉ／Ｏデバイスまたはバ
ス変換アダプタは、ＤＭＡリードアクセスまたはＩ／Ｏ
間転送をおこなう場合に、その動作をおこなうモードが
設定されていれば、リードアクセスを出す代わりに、読
みだすべきデータのアドレス、格納場所のアドレスを含
む所定の形式のライトアクセスを出すようにする。
【００２９】そして、それを受けたＩ／Ｏデバイスまた
はバス変換アダプタは、一方のライトアクセスを出した
Ｉ／Ｏデバイスまたはバス変換アダプタへ、読みだすべ
きデータのアドレスに対応する主記憶またはＩ／Ｏデバ
イスのデータを、格納場所のアドレスに書き込むライト
アクセスをおこなう。
【００３０】このようにすれば、各モジュールをつない
でるバスには、リードアクセスが一回される代わりに、
ライトアクセスが二回されることになる。したがって、
スプリット転送機能を有しないバスを使っている場合で
あっても、リードアクセスのときに、不必要にバスが占
有されるという欠点を回避できて、バスの使用効率を高
め、データ転送効率を高めることができる。
【００３１】また、このプロトコルを利用すれば、複数
のバスを利用してデータ転送をおこなう場合であって
も、デッドロックをおこすこともない。
【００３２】さらに、バス仕様を従来のものと同じもの
を用いることができるため、従来のバスと互換性を保っ
たままシステムを構築することができる。
【００３３】また本発明では、もともと複数のＩ／Ｏデ
バイスまたはバス変換アダプタが交互にバスマスタとな
ることで、システムバス上で複数のリードアクセスを代
替するライトアクセスを並行しておこなうことができる
が、さらに、１個のＩ／Ｏデバイスまたはバス変換アダ
プタについても、データを受け取るのを待つことなし
に、連続的に、リードアクセスを代替するライトアクセ
スを並行しておこなうことができるので、個々のＩ／Ｏ
デバイスまたはバス変換アダプタから見たシステムバス
の使用効率も高めることができる。
【００３４】
【実施例】以下、本発明に係る各実施例を、図１ないし
図６を用いて説明する。 〔実施例１〕以下、本発明に係る第一の実施例を、図１
ないし図３、図５および図６を用いて説明する。先ず、
図１を用いて本発明の第一の実施例に係るデータ転送シ
ステムのシステム構成について説明する。図１は、本発
明の第一の実施例に係るデータ転送システムのハードウ
ェア構成を示すシステム構成図である。
【００３５】本実施例では、ＤＭＡ転送によって、主記
憶１０２に記憶されたデータをＩ／Ｏデバイス１０４に
転送しようとするものである。
【００３６】メインＣＰＵ１０１と主記憶１０２は、プ
ロセッサバス１０３によって、バス接続コントローラ１
０５に接続されていて、この三者の間でデータの授受が
可能になっている。
【００３７】また、このバス接続コントローラ１０５と
Ｉ／Ｏデバイス１０４は、システムバス１０６によっ
て、接続されていて両者の間でデータの授受が可能であ
る。ここで、Ｉ／Ｏデバイス１０４は、バスマスタ機能
を有するものとする。システムバス１０６は、例えば、
スプリット転送機能を有しないＰＣＩバス等のシステム
バスであるとする。
【００３８】また、バス接続コントローラ１０３は、リ
クエストアドレス設定レジスタ１３１、リクエストキュ
ー１３２を有している。
【００３９】一方、Ｉ／Ｏデバイス１０４は、モード設
定レジスタ１４１、リクエストアドレス設定レジスタ１
４２、リターンアドレス設定レジスタ１４３を有してい
る。
【００４０】そして、これらのリクエストアドレス設定
レジスタ１３１、モード設定レジスタ１４１、リクエス
トアドレス設定レジスタ１４２、リターンアドレス設定
レジスタ１４３には、システムバス１０６上のアドレス
が与えられ、システムバス１０６を介してアクセスする
ことができる。
【００４１】モード設定レジスタ１４１は、フラグレジ
スタであり、本発明に係るデータ転送方法によるＤＭＡ
転送をおこなう場合には「ＯＮ」、おこなわない場合に
は、「ＯＦＦ」を設定することと約束する。また、デフ
ォルトでは、「ＯＦＦ」に設定するものとする。
【００４２】なお、本実施例では、ＤＭＡの対象として
Ｉ／Ｏデバイス１０４を考えるが、バス接続アダプタで
も同様の動作が可能である。
【００４３】本発明に係るデータ転送では、バス接続コ
ントローラ１０３内にあるリクエストアドレス設定レジ
スタ１３１、リクエストキュー１３２、および、Ｉ／Ｏ
デバイス１０４内にあるモード設定レジスタ１４１、リ
クエストアドレス設定レジスタ１４２、リターンアドレ
ス設定レジスタ１４３を用いて特殊な動作をさせるわけ
であるが、それ以外の本発明に係るデータ転送方法の以
外の機能については、従来技術と全く同様のものとして
よい。
【００４４】また、図１には示されていないが、バス接
続コントローラ１０３およびＩ／Ｏデバイス１０４は、
従来技術と全く同様にデータ転送動作の制御をおこなう
シーケンサを有しているものとする。
【００４５】次に、上記図１に加えて、図２、図５およ
び図６を用いて本実施例に係るデータ転送システムの動
作について説明する。先ず、メインＣＰＵ１０１は、バ
ス接続コントローラ１０３内のリクエストアドレス設定
レジスタ１３１とＩ／Ｏデバイス１０４内のリクエスト
アドレス設定レジスタ１４２に、リクエストアドレスを
設定する。
【００４６】このリクエストアドレスは、Ｉ／Ｏデバイ
ス１０４からバス接続コントローラ１０３に対して、リ
クエストを出して、バス接続コントローラ１０３内のリ
クエストキュー１３２へアクセスするために用いられ
る。
【００４７】また、メインＣＰＵ１０１は、Ｉ／Ｏデバ
イス１０４内のリターンアドレス設定レジスタ１４３
に、リターンアドレスを設定する。このリターンアドレ
スは、バス接続コントローラ１０３が、主記憶１０２の
データをＩ／Ｏデバイス１０４に送る際の、格納場所の
アドレスである。そして、モード設定レジスタ１４１を
変更して、「ＯＮ」に設定する。以上で、初期設定は、
完了である。
【００４８】さて、このモード設定レジスタ１４１の値
によって、データ転送システムの動作が異なる。モード
設定レジスタ１４１の値が、「ＯＦＦ」になっている場
合は、通常の動作をするものとする。すなわち、Ｉ／Ｏ
デバイス１０６が、メインＣＰＵ１０１から、ＤＭＡリ
ードアクセスを指令された場合、システムは、従来技術
と全く同様にＤＭＡリードアクセスをおこなう。
【００４９】したがって、モード設定レジスタ１４１の
値が、「ＯＦＦ」のときは、Ｉ／Ｏデバイス１０６は、
本発明に係る方法が実施されていないシステム上でも、
従来のインターフェースと互換性を保った形で動作する
ことができる。
【００５０】モード設定レジスタ１４１が、「ＯＮ」に
なっている場合には、本発明のデータ転送方法の動作を
するものとする。
【００５１】このとき、Ｉ／Ｏデバイス１０４が、メイ
ンＣＰＵ１０１から、ＤＭＡリードアクセスを指令され
たとき、リードアクセスの代わりにリクエストアドレス
設定レジスタ１４２に設定されているリクエストアドレ
スへのライトアクセスをおこなうのである。
【００５２】ここで、図２を用いてこのときのＩ／Ｏデ
バイス１０４から発せられるアクセスフォーマットを説
明する。図２は、リクエスト時のライトアクセスのアク
セスフォーマットを示す模式図である。
【００５３】このアクセスフォーマットは、ライトアク
セスのフォーマットとして、先頭にアドレス１語、その
後にデータ２語の形式で構成されている。
【００５４】このフォーマットでは、先ずアドレスとし
て、Ｉ／Ｏデバイス１０４内のリクエストアドレス設定
レジスタ１４２に設定されているリクエストアドレス
（ＱＡ）が出力され、続いてデータとして、リードアド
レス（ＤＡ）と、リターンアドレス設定レジスタ１４３
に設定されているリターンアドレス（ＴＡ）が出力され
る。ここで、リードアドレス（ＤＡ）は、リードアクセ
スする主記憶のアドレスを示すものであるバス接続コン
トローラ１０３は、システムバス１０６を介して、上記
アクセスフォーマットによるライトアクセスが発せられ
ると、リクエストアドレス（ＱＡ）のアドレスとリクエ
ストアドレス設定レジスタ１３１に格納されたアドレス
が一致するときは、これを本発明による「リードアクセ
ス代替ライトアクセス」（Ｉ／Ｏデバイス１０４からみ
て、ライトアクセスであるが、その実は、リードアクセ
スを目的とする。以下、本発明のデータ転送方法のアク
セス手順をこのように言うことにする）と判断してデー
タを受け取る。
【００５５】プロセッサバス１０５は、このリクエスト
を受け、データとして送られてきたリードアドレス（Ｄ
Ａ）でのリードアクセスを発行し、また、リクエストキ
ュー１３２にリターンアドレス（ＴＡ）を格納する。
【００５６】ここで、リクエストキュー１３２が飽和し
ている場合（キューが満杯で入らない場合）には、リト
ライ応答を返す等の手段によってリクエストを拒絶す
る。
【００５７】そして、このリードアドレス（ＤＡ）のリ
ードアクセスによって、主記憶１０２からデータがバス
接続コントローラ１０３に送られる。
【００５８】次に、バス接続コントローラ１０３は、シ
ステムバス１０６のバスマスタとなり、リクエストキュ
ー１３２に格納したリターンアドレス（ＴＡ）をアドレ
スとして、主記憶１０２から送られたデータを、その後
に付けた形式で、ライトアクセスをおこなう。
【００５９】また、主記憶１０２でのＥＣＣエラー（Er
ror Checking Code Error)あるいはバスパリティエラー
等のエラーが発生した場合には、リターンアドレス（Ｔ
Ａ）に、エラーコードなどを付した形式で、ライトアク
セスをおこなう等の手段によって、Ｉ／Ｏデバイス１０
４にエラーを通知する。
【００６０】Ｉ／Ｏデバイス１０４は、システムバス１
０６を介して、その内部のリターンアドレス設定レジス
タ１４３に設定されているリターンアドレス（ＴＡ）が
ライトアクセスされると、これを本発明によるリードア
クセス代替ライトアクセスと判断して、リードデータア
ドレス（ＤＡ）に対応する主記憶１０２のデータを受け
取る。
【００６１】以上により、システムバス１０６上に発せ
られる１回のリードアクセスが２回のライトアクセスで
代替されることになる。この場合、２回のライトアクセ
スは、システムバス１０６上で、通常のライトアクセス
に見えるので、通常のライトアクセスとのインタフェー
スの互換性を保つことができる。
【００６２】また、Ｉ／Ｏデバイス１０４内のシーケン
サでは、リードアドレス（ＤＡ）を出力して、それに対
応するデータを受け取る動作するだけなので、通常の手
順では、システムバス１０６へのリードアクセスを発す
るところを、本発明による方法のライトアクセスに変換
するだけで良い。したがって、それ以外の機能を実現す
るときは、従来技術と全く同様に動作させるのみで良
い。
【００６３】次に、上記のシステムとしてのデータ転送
方法の手順を踏まえて、図５および図６を用いて、シス
テムの主要な役割を担うＩ／Ｏデバイス１０４とバス接
続コントローラ１０３のシーケンサのシーケンス動作を
説明する。図５は、本発明に係るデータ転送システムの
ＤＭＡ転送をおこなうときのＩ／Ｏデバイス１０４内に
あるシーケンサのシーケンス動作を示すフローチャート
である。図６は、本発明に係るデータ転送システムのＤ
ＭＡ転送をおこなうときのバス接続コントローラ１０３
内にあるシーケンサのシーケンス動作を示すフローチャ
ートである。
【００６４】図５に示されるように、Ｉ／Ｏデバイス１
０４内のシーケンサは、リードアクセスが開始される
と、先ずモード設定レジスタ１４１のモード設定が「Ｏ
Ｎ」になっているかどうかを確認する（Ｓ５０１）。
【００６５】モード設定が「ＯＦＦ」になっている場合
には、通常のリードアクセスのシーケンス動作をおこな
う（Ｓ５０４）。
【００６６】モード設定が「ＯＮ」になっている場合に
は、本発明のデータ転送方法によるリードアクセス代替
ライトアクセスのシーケンス動作に入る。
【００６７】このとき、先ず通常のリードアクセスと同
様に、リードデータバッファの確保をおこなう（Ｓ５０
２）。
【００６８】次に、通常のライトアクセスと同様のシー
ケンス動作で、図２によって説明したアクセスフォーマ
ットでのライトアクセスをおこなう（Ｓ５０３）。そし
て、バス接続コントローラ１０３が、リターンアドレス
（ＴＡ）によるライトアクセスがおこなうのを待つ（Ｓ
５０５）。
【００６９】バス接続コントローラ１０３が、リターン
アドレス（ＴＡ）によるライトアクセスがおこなって、
これをＩ／Ｏデバイス１０４が検出すると、主記憶１０
２から送られてきたデータを、確保していたリードバッ
ファに格納して、リードアクセスを終了する。
【００７０】一方、バス接続コントローラ１０３の方
は、図６に示されるように、上記Ｓ５０３の図２に示す
アクセスフォーマットでのリクエストアドレス（ＱＡ）
へのライトアクセスを検出する（Ｓ６０１）。
【００７１】このとき、先ず内部のリクエストキュー１
３２に空きがあるかどうか確認し（Ｓ６０２）、空きが
なければリトライ応答をおこなう（Ｓ６０５）。
【００７２】リクエストキュー１３２に空きがあれば、
ライトアクセスを受け付け、リターンアドレス（ＴＡ）
をリクエストキュー１３２にエンキューする（Ｓ６０
３）。そして、通常のリードアクセスと同様のシーケン
ス動作で主記憶１０２をリードアドレス（ＤＡ）の示す
アドレスでリードアクセスする。
【００７３】このリードアクセスにより、主記憶からデ
ータを受け取ると（Ｓ６０６）、リターンアドレス（Ｔ
Ａ）をリクエストキュー１３２からデキューし（Ｓ６０
７）、通常のライトアクセスと同様のシーケンス動作で
リターンアドレス（ＴＡ）へのライトアクセスをおこな
う（Ｓ６０８）。
【００７４】以上により、本発明では、従来のシーケン
サのインターフェースと互換性を維持した形で、リード
アクセスをライトアクセスで代替して、ＤＭＡ転送をお
こなうことができる。
【００７５】次に、図３を用いて本発明に係るデータ転
送方法のデータタイミングを考察することにより、本発
明の特徴を説明しよう。図３は、ＤＭＡをおこなうとき
のデータタイミングを従来技術による方法と本発明によ
る方法とを比較して示したタイミングチャートであり、
（ａ）が、従来技術によるデータのタイミング、（ｂ）
が、本発明によるデータタイミングを示すものである。
ここでも、システムバスは、ＰＣＩバス等のスプリット
転送機能を有しないシステムバスであるとする。
【００７６】本実施例では、システムバスはクロック同
期式であり、また、このＤＭＡリードアクセスでは、シ
ステムバス上にアドレスが出力されてからデータが出力
されるまで８クロックサイクルかかるものとしている。
（Ｃ１０−Ｃ２が、８クロック分である。） また、本実施例では、１回のリードアクセスの単位を１
例として４語としている。（Ｃ１０からＣ１３までのデ
ータ） 図３（ａ）に示される３０１は、従来技術によるＤＭＡ
リードアクセスを示したアドレスとデータのタイミング
である。
【００７７】３０１ではアドレスとしてリードアドレス
（ＲＡ）が、Ｃ２で出力されてからデータ（Ｄ）が出力
され終わるＣ１３まで、１３クロックサイクルの間シス
テムバスが占有されることになる。
【００７８】これに対して、図３（ｂ）に示されるよう
に、本発明によるデータ転送によれば、３０１に相当す
るリードアクセスは、２回のライトアクセス３０２およ
び３０３で代替されている。既に説明したように、本発
明のリードアクセス代替ライトアクセスでは、３０２
で、先ずアドレスとして、リクエストアドレス（ＱＡ）
が出力され、続いてデータとしてリードアドレス（Ｒ
Ａ）およびリターンアドレス（ＴＡ）が出力される。
【００７９】そして、ライトアクセス３０２に対する応
答データは、ライトアクセス３０３として転送される。
この場合、３０２のリードアドレス（ＲＡ）出力から３
０３のデータ出力までが８クロックサイクルになってい
る。
【００８０】したがって、本発明によるデータ転送方法
によれば、３０２と３０３を合わせて、１０クロックサ
イクルの間システムバスが占有される。そして、図３
（ｂ）に示される３０４のように、３０２と３０３の間
にシステムバス上で他の転送をおこなうことができる。
【００８１】よって、従来技術によるＤＭＡアクセスと
本発明によるＤＭＡアクセスのデータ転送方法のシステ
ムバスの効率を比較した場合に、約２３％（＝３／１
３）分本発明の方がシステムバスの使用効率が高いこと
がわかる。
【００８２】また、本発明のデータ転送方法によれば、
システムバスを１回のアクセスで占有する時間が、３０
１の１３クロックサイクルに対して、３０２の４クロッ
クサイクルおよび３０３の６クロックサイクルと短くな
るので、アービトレーションによって、平均的に見れ
ば、バスを獲得する待ち時間が短くなるという利点もあ
る。
【００８３】なお、Ｉ／Ｏデバイス１０４で、図５のＳ
５０２で確保するリードデータバッファを複数制御でき
るようにし、上記図５で説明しているシーケンス動作を
再入（リエントラント）可能にすれば、図３における３
０２および３０３のアクセスと並行して、３０４と３０
５のタイミングで同様のアクセスをおこなうことによ
り、Ｉ／Ｏデバイス１０４で複数のリードアクセスを並
行しておこなうことができる。これにより１個のＩ／Ｏ
デバイスが複数のリードアクセスを並行しておこなうこ
とができるので、個々のＩ／Ｏデバイスから見たシステ
ムバスの使用効率を高めることができる。
【００８４】〔実施例２〕以下、本発明に係る第二の実
施例を、図４を用いて説明する。第一の実施例は、主記
憶とＩ／Ｏデバイス間で、ＤＭＡ転送をおこなう方法に
関するものであった。これに対し、本実施例は、Ｉ／Ｏ
デバイスとＩ／Ｏデバイスとの間でデータ転送をおこな
う方法である。
【００８５】先ず、図４を用いて本発明の第二の実施例
に係るデータ転送システムのシステム構成について説明
する。図４は、本発明の第二の実施例に係るデータ転送
システムのハードウェア構成を示すシステム構成図であ
る。
【００８６】プロセッサ４０１は、マルチプロセッサと
して、Ｎ個で構成されている。そして、プロセッサ４０
１と主記憶４０２は、プロセッサバスバス４０７によっ
て、バス接続コントローラ４０３，４０４に接続されて
いて、これらの間でデータの授受が可能になっている。
【００８７】また、バス接続コントローラ４０３は、シ
ステムバス４０８によって、Ｉ／Ｏデバイス４０５と、
一方のバス接続コントローラ４０４は、システムバス４
０９によって、Ｉ／Ｏデバイス４０６と、それぞれ接続
されている。
【００８８】これらのＩ／Ｏデバイスは、Ｉ／Ｏ間転送
の要求元および要求先となるモジュールである。
【００８９】また、本実施例のシステムを構成するシス
テムバスは、このように複数個で構成されており、各々
ＰＣＩバス等のスプリット転送機能を有しないものであ
ることを想定している。
【００９０】Ｉ／Ｏデバイス４０５は、モード設定レジ
スタ４５１、リクエストアドレス設定レジスタ４５２、
リターンアドレス設定レジスタ４５３を有している。一
方のＩ／Ｏデバイス４０６の方は、リクエストアドレス
設定レジスタ４６１を有している。
【００９１】本実施例では、これらのＩ／Ｏデバイス内
のレジスタを用いて、特殊な動作をさせるが、それ以外
の通常の機能については、従来技術と全く同様のものと
してよい。
【００９２】また、図４には示されていないが、Ｉ／Ｏ
デバイス４０５および４０６は、従来技術と全く同様に
データ転送動作の制御をおこなうシーケンサを有してい
るものとする。本実施例では、システムバス４０８およ
び４０９には排他的なアドレス空間が与えられており、
アドレスの指定のみで相互アクセスがおこなえるものと
する。
【００９３】モード設定レジスタ４５１、リクエストア
ドレス設定レジスタ４５２、リターンアドレス設定レジ
スタ４５３にはシステムバス４０８上の、また、リクエ
ストアドレス設定レジスタ４６１にはシステムバス４０
９上のアドレスが、それぞれ与えられ、それぞれシステ
ムバス４０８、システムバス４０９からアクセスするこ
とができる。
【００９４】実施例１と同じように、モード設定レジス
タ４５１は、フラグレジスタであり、本発明に係るデー
タ転送によるＩ／Ｏ間転送をおこなう場合には「Ｏ
Ｎ」、おこなわない場合には「ＯＦＦ」を設定すること
と約束する。
【００９５】次に、同じく図４を用いて本実施例に係る
データ転送システムの動作について説明する。先ず、プ
ロセッサ４０１は、Ｉ／Ｏデバイス４０６内のリクエス
トアドレス設定レジスタ４６１とＩ／Ｏデバイス４０５
内のリクエストアドレス設定レジスタ４５２に、リクエ
ストアドレスを設定する。
【００９６】このリクエストアドレスは、Ｉ／Ｏデバイ
ス４０５からＩ／Ｏデバイス４０６に対して、リクエス
トを出すために用いられる。
【００９７】また、プロセッサ４０１は、Ｉ／Ｏデバイ
ス４０５内のリターンアドレス設定レジスタ４５３に、
リターンアドレスを設定する。このリターンアドレス
は、Ｉ／Ｏデバイス４０６が、保持するデータをＩ／Ｏ
デバイス４０５に送る際の、格納場所のアドレスであ
る。そして、モード設定レジスタ４５１を変更して、
「ＯＮ」に設定する。以上で、初期設定は、完了であ
る。
【００９８】さて、今設定したモード設定レジスタ４５
１の値によって、このデータ転送システムの動作が異な
る。モード設定レジスタ４５１の値が、「ＯＦＦ」にな
っている場合は、通常の動作をするものとする。すなわ
ち、Ｉ／Ｏデバイス４０５が、プロセッサ４０１から、
Ｉ／Ｏ間転送リードアクセスを指令された場合、システ
ムは、従来技術と全く同様にＩ／Ｏ間転送リードアクセ
スをおこなう。
【００９９】したがって、モード設定レジスタ４５１の
値が、「ＯＦＦ」のときは、Ｉ／Ｏデバイス４０５は、
本発明に係る方法が実施されていないシステム上でも、
従来のインターフェースと互換性を保った形で動作する
ことができる。
【０１００】モード設定レジスタ４５１が、「ＯＮ」に
なっている場合には、本発明のデータ転送方法の動作を
するものとする。
【０１０１】このとき、Ｉ／Ｏデバイス４０５が、プロ
セッサ４０１から、Ｉ／Ｏ間転送のリードアクセスを指
令されたとき、リードアクセスの代わりにリクエストア
ドレス設定レジスタ４５１に設定されているリクエスト
アドレスへのライトアクセスをおこなうのである。
【０１０２】そして、このときのアクセスフォーマット
は、実施例１で図２を用いて説明したものと同じものを
使うことができる。
【０１０３】すなわち、先ずアドレスとして、Ｉ／Ｏデ
バイス４０５内のリクエストアドレス設定レジスタ１４
２に設定されているリクエストアドレス（ＱＡ）があ
り、その後に、続いてデータとして、リードアドレス
（ＤＡ）と、リターンアドレス設定レジスタ１４３に設
定されているリターンアドレス（ＴＡ）からなる形式で
ある。
【０１０４】ただし、ここでのリードアドレス（ＤＡ）
は、リードアクセスするＩ／Ｏデバイスのデータ格納場
所のアドレスを示すものであるバス接続コントローラ４
０３は、システムバス４０８を介して、上記アクセスフ
ォーマットによるライトアクセスが発せられると、プロ
セッサバス４０７からもう一方のバス接続コントローラ
４０４にこのデータを伝える。
【０１０５】そして、バス接続コントローラ４０４は、
システムバス４０９を介して、Ｉ／Ｏデバイス４０６に
このデータを伝えていく。
【０１０６】Ｉ／Ｏデバイス４０６は、リクエストアド
レス（ＱＡ）のアドレスとリクエストアドレス設定レジ
スタ４６１に格納されたアドレスが一致するときは、こ
れを本発明による「リードアクセス代替ライトアクセ
ス」と判断してデータを受け取る。
【０１０７】そして、このＩ／Ｏデバイス４０６は、要
請されたリードデータ（ＲＤ）のアドレスのデータを、
システムバス４０９上へ、ヘッダにリターンアドレス
（ＴＡ）を付けて、ライトアクセスする。
【０１０８】このデータは、バス接続コントローラ４０
４、プロセッサバス４０７と言うルートで、バス接続コ
ントローラ４０３に伝えられる。
【０１０９】バス接続コントローラ４０３は、システム
バス４０８のバスマスタとなり、送られてきたデータで
ライトアクセスをおこなう。
【０１１０】Ｉ／Ｏデバイス４０５は、システムバス４
０８を介して、その内部のリターンアドレス設定レジス
タ４５３に設定されているリターンアドレス（ＴＡ）が
ライトアクセスされると、これを本発明によるリードア
クセス代替ライトアクセスと判断して、リードデータア
ドレス（ＤＡ）に対応するＩ／Ｏデバイス４０６側のデ
ータを受け取る。
【０１１１】以上により、システムバス４０８上に発せ
られる１回のリードアクセスが、Ｉ／Ｏデバイス４０５
とＩ／Ｏデバイス４０６、それぞれ１回づつの２回のラ
イトアクセスで代替されることになる。この場合、２回
のライトアクセスは、システムバス４０５とシステムバ
ス４０９上で、通常のライトアクセスに見えるので、通
常のライトアクセスとのインタフェースの互換性を保つ
ことができる。
【０１１２】また、Ｉ／Ｏデバイス４０５内のシーケン
サでは、リードアドレス（ＤＡ）を出力して、それに対
応するデータを受け取る動作するだけなので、通常の手
順では、システムバス４０５へのリードアクセスを発す
るところを、本発明による方法のライトアクセスに変換
するだけで良い。したがって、それ以外の機能を実現す
るときは、従来技術と全く同様に動作させるのみで良
い。
【０１１３】また、以上のＩ／Ｏ間転送の動作では、バ
ス接続コントローラ４０３および４０４は、従来技術と
全く同様の動作しかおこなっていない。しかしながら、
このバス接続コントローラとして、実施例１で説明した
本発明によるＤＭＡ動作をおこなうバス接続コントロー
ラも適用することもできる。
【０１１４】また、Ｉ／Ｏデバイス４０６内には、実施
例１の図１のバス接続コントローラ１０３内のリクエス
トキュー１３２と同様のキュー手段を設けられること、
およびＩ／Ｏ間転送の要求元と要求先の両方兼用とする
ことができる機能を有するＩ／Ｏデバイスを構成できる
ことも明らかである。
【０１１５】
【発明の効果】本発明によれば、ＰＣＩバス等のスプリ
ット転送機能を有しない入出力バスのＤＭＡあるいはＩ
／Ｏ間転送をおこなう場合において、デッドロックを起
こす可能性をなくし、かつ、バス仕様の互換性を維持し
つつ、データ転送の効率化を図る手段を与えることがで
きる。
【図面の簡単な説明】
【図１】本発明の第一の実施例に係るデータ転送システ
ムのハードウェア構成を示すシステム構成図である。
【図２】リクエスト時のライトアクセスのアクセスフォ
ーマットを示す模式図である。
【図３】ＤＭＡをおこなうときのデータタイミングを従
来技術による方法と本発明による方法とを比較して示し
たタイミングチャートであり、（ａ）が、従来技術によ
るデータのタイミング、（ｂ）が、本発明によるデータ
タイミングを示すものである。
【図４】本発明の第二の実施例に係るデータ転送システ
ムのハードウェア構成を示すシステム構成図である。
【図５】本発明に係るデータ転送システムのＤＭＡ転送
をおこなうときのＩ／Ｏデバイス１０４内にあるシーケ
ンサのシーケンス動作を示すフローチャートである。
【図６】本発明に係るデータ転送システムのＤＭＡ転送
をおこなうときのバス接続コントローラ１０３内にある
シーケンサのシーケンス動作を示すフローチャートであ
る。
【符号の説明】
１０１…メインＣＰＵ、１０２…主記憶、１０３…バス
接続コントローラ、１０４…Ｉ／Ｏデバイス、１０５…
プロセッサバス、１０６…ＰＣＩバス等のスプリット転
送機能を有しないシステムバス、１３１…１０３内のリ
クエストアドレス設定レジスタ、１３２…１０３内のリ
クエストキュー、１４１…１０４内のモード設定レジス
タ、１４２…１０４内のリクエストアドレス設定レジス
タ、１４３…１０４内のリターンアドレス設定レジス
タ、４０１…マルチプロセッサを構成するＮ個のプロセ
ッサ、４０２…主記憶、４０３，４０４…バス接続コン
トローラ、４０５，４０６…Ｉ／Ｏデバイス、４０７…
プロセッサバス、４０８，４０９…ＰＣＩバス等のスプ
リット転送機能を有しないシステムバス、４５１…４０
５内のモード設定レジスタ、４５２…４０５内のリクエ
ストアドレス設定レジスタ、４５３…４０５内のリター
ンアドレス設定レジスタ、４６１…４０６内のリクエス
トアドレス設定レジスタ。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 バスによって各モジュールが結合されデ
    ータ転送をおこなうデータ転送システムにおいて、 前記バスに接続されるＩ／Ｏデバイスまたはバス変換ア
    ダプタと、 前記バスに接続されるバス接続コントローラとを有し、 前記Ｉ／Ｏデバイスまたはバス変換アダプタからの前記
    バスへのライトアクセスを出し、 そのライトアクセスを受けて、前記バス接続コントロー
    ラからの前記バスへのライトアクセスを出して、 前記Ｉ／Ｏデバイスまたはバス変換アダプタが所定のデ
    ータを受け取ることを特徴とするデータ転送システム。
  2. 【請求項２】 前記バス接続コントローラに、プロセッ
    サと主記憶が接続され、 このプロセッサがデータ転送の動作を指令し、 前記バス接続コントローラが、前記Ｉ／Ｏデバイスまた
    はバス変換アダプタからの前記バスへのライトアクセス
    を受けたときに、 そのバス接続コントローラが、前記主記憶にあるデータ
    を読みだして、 前記バスへのライトアクセスによって、その受け取った
    データを前記Ｉ／Ｏデバイスまたはバス変換アダプタに
    転送することを特徴とする請求項１記載のデータ転送シ
    ステム。
  3. 【請求項３】 前記Ｉ／Ｏデバイスまたはバス変換アダ
    プタからのライトアクセスによって出されるデータ中
    に、 前記バス接続コントローラの出すライトアクセスの送出
    先を示すアドレス、または、そのようなアドレスを生成
    するための情報を含むことを特徴とする請求項１および
    請求項２記載のいずれかのデータ転送システム。
  4. 【請求項４】 前記バスがスプリット転送機能を有しな
    いことを特徴とする請求項１ないし請求項３記載のいず
    れかのデータ転送システム。
  5. 【請求項５】 前記バス接続コントローラが、 シーケンサ手段と、 アドレス設定手段と、 キュー手段とを備え、 前記Ｉ／Ｏデバイスまたはバス変換アダプタが、 シーケンサ手段と、 少なくとも２個のアドレスを設定することのできるアド
    レス設定手段と、 モード設定手段とを備え、 前記バス接続コントローラ内のアドレス設定手段には、
    前記Ｉ／Ｏデバイスまたはバス変換アダプタからのライ
    トアクセスを識別するためのアドレスを設定し、 前記バス接続コントローラ内のキュー設定手段には、前
    記Ｉ／Ｏデバイスまたはバス変換アダプタからのライト
    アクセスがあったという事象をキューイングし、 一方、前記Ｉ／Ｏデバイスまたはバス変換アダプタ内の
    アドレス設定手段には、 このＩ／Ｏデバイスまたはバス変換アダプタがライトア
    クセスをするためのアドレスと、前記バス接続コントロ
    ーラの出すライトアクセスの送出先を示すアドレスとを
    設定し、 かつ、前記Ｉ／Ｏデバイスまたはバス変換アダプタ内の
    モード設定手段には、 請求項１記載の前記Ｉ／Ｏデバイスまたはバス変換アダ
    プタからのライトアクセス、バス接続コントローラから
    のライトアクセスによって、前記Ｉ／Ｏデバイスまたは
    バス変換アダプタにデータを転送する動作をおこなうか
    おこなわないかのモードを設定することを特徴とする請
    求項１ないし請求項４記載のいずれかのデータ転送シス
    テム。
  6. 【請求項６】 バスによって各モジュールが結合されデ
    ータ転送をおこなうデータ転送システムにおいて、 バスに接続される第一のＩ／Ｏデバイスまたはバス変換
    アダプタと、 バスに接続される第二のＩ／Ｏデバイスまたはバス変換
    アダプタとを有し、 前記第一のＩ／Ｏデバイスまたはバス変換アダプタか
    ら、それに接続されているバスへのライトアクセスを出
    し、 そのライトアクセスを受けて、前記第二のＩ／Ｏデバイ
    スまたはバス変換アダプタは、それに接続されているバ
    スへのライトアクセスを出して、 前記第一のＩ／Ｏデバイスまたはバス変換アダプタが所
    定のデータを受け取ることを特徴とするデータ転送シス
    テム。
  7. 【請求項７】 前記第一のバスに接続されたバスと前記
    第二のバスに接続されたバスとが異なったものであるこ
    とを特徴とする請求項６記載のデータ転送システム。
  8. 【請求項８】 前記第一のＩ／Ｏデバイスまたはバス変
    換アダプタからのライトアクセスによって出されるデー
    タ中に、 前記第二のＩ／Ｏデバイスまたはバス変換アダプタの送
    出先を示すアドレス、または、そのようなアドレスを生
    成するための情報を含むことを特徴とする請求項６およ
    び請求項７記載のいずれかのデータ転送システム。
  9. 【請求項９】 前記第一のＩ／Ｏデバイスまたはバス変
    換アダプタに接続されたバスおよび前記第二のＩ／Ｏデ
    バイスまたはバス変換アダプタに接続されたバスがスプ
    リット転送機能を有しないことを特徴とする請求項６な
    いし請求項８記載のいずれかのデータ転送システム。
  10. 【請求項１０】 前記第二のＩ／Ｏデバイスまたはバス
    変換アダプタが、 シーケンサ手段と、 アドレス設定手段とを備え、 前記第一のＩ／Ｏデバイスまたはバス変換アダプタが、 シーケンサ手段と、 少なくとも２個のアドレスを設定することのできるアド
    レス設定手段と、 モード設定手段とを備え、 前記第二のＩ／Ｏデバイスまたはバス変換アダプタ内の
    アドレス設定手段には、前記第一のＩ／Ｏデバイスまた
    はバス変換アダプタからのライトアクセスを識別するた
    めのアドレスを設定し、 一方、前記第一のＩ／Ｏデバイスまたはバス変換アダプ
    タ内のアドレス設定手段には、この第一のＩ／Ｏデバイ
    スまたはバス変換アダプタがライトアクセスをするため
    のアドレスと、前記第二のＩ／Ｏデバイスまたはバス変
    換アダプタの出すライトアクセスの送出先を示すアドレ
    スとを設定し、 かつ、前記第一のＩ／Ｏデバイスまたはバス変換アダプ
    タ内のモード設定手段には、 請求項６記載の前記第一のＩ／Ｏデバイスまたはバス変
    換アダプタからのライトアクセス、第二のＩ／Ｏデバイ
    スまたはバス変換アダプタからのライトアクセスによっ
    て、前記第一のＩ／Ｏデバイスまたはバス変換アダプタ
    にデータを転送する動作をおこなうかおこなわないかの
    モードを設定することを特徴とする請求項６ないし請求
    項９記載のいずれかのデータ転送システム。
  11. 【請求項１１】 請求項１または請求項６記載の前記バ
    スへのライトアクセスを出して、所定のデータを受け取
    る動作をおこなう前記Ｉ／Ｏデバイスまたはバス変換ア
    ダプタであって、 その内部に、 シーケンサ手段と、 少なくとも２個のアドレスを設定することのできるアド
    レス設定手段と、 モード設定手段とを備え、 前記内部のアドレス設定手段には、このＩ／Ｏデバイス
    またはバス変換アダプタがライトアクセスをするための
    アドレスと、請求項１記載のバス接続コントローラまた
    は請求項６記載の前記第二のＩ／Ｏデバイスまたはバス
    変換アダプタの出すライトアクセスの送出先を示すアド
    レスとを設定し、 かつ、前記内部のモード設定手段には、 請求項１記載および請求項６記載の前記Ｉ／Ｏデバイス
    またはバス変換アダプタからのライトアクセス、請求項
    １記載のバス接続コントローラまたは請求項６記載の第
    二のＩ／Ｏデバイスまたはバス変換アダプタからのライ
    トアクセスによって、前記Ｉ／Ｏデバイスまたはバス変
    換アダプタにデータを転送する動作をおこなうかおこな
    わないかのモードを設定することを特徴とするＩ／Ｏデ
    バイスまたはバス変換アダプタ。
  12. 【請求項１２】 前記Ｉ／Ｏデバイスまたはバス変換ア
    ダプタ出されるライトアクセスを、請求項１記載のバス
    接続コントローラまたは請求項６記載の第二のＩ／Ｏデ
    バイスまたはバス変換アダプタからのライトアクセスと
    は無関係に、連続して出すことが可能なことを特徴とす
    る請求項１１記載のＩ／Ｏデバイスまたはバス変換アダ
    プタ。
  13. 【請求項１３】 請求項１記載の動作をおこなうバス接
    続コントローラであって、 その内部に、 シーケンサ手段と、 アドレス設定手段と、 キュー手段とを備え、 前記アドレス設定手段には、前記Ｉ／Ｏデバイスまたは
    バス変換アダプタからのライトアクセスを識別するため
    のアドレスを設定し、 前記キュー設定手段には、前記Ｉ／Ｏデバイスまたはバ
    ス変換アダプタからのライトアクセスがあったという事
    象をキューイングすることを特徴とするバス接続コント
    ローラ。
JP7118314A 1995-05-14 1995-05-17 データ転送システムおよびこれに関連する装置 Pending JPH08314854A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP7118314A JPH08314854A (ja) 1995-05-17 1995-05-17 データ転送システムおよびこれに関連する装置
TW085105555A TW322546B (ja) 1995-05-17 1996-05-10
US08/648,424 US5754802A (en) 1995-05-14 1996-05-15 Increasing data transfer efficiency for a read operation in a non-split transaction bus environment by substituting a write operation for the read operation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7118314A JPH08314854A (ja) 1995-05-17 1995-05-17 データ転送システムおよびこれに関連する装置

Publications (1)

Publication Number Publication Date
JPH08314854A true JPH08314854A (ja) 1996-11-29

Family

ID=14733617

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7118314A Pending JPH08314854A (ja) 1995-05-14 1995-05-17 データ転送システムおよびこれに関連する装置

Country Status (3)

Country Link
US (1) US5754802A (ja)
JP (1) JPH08314854A (ja)
TW (1) TW322546B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008090720A (ja) * 2006-10-04 2008-04-17 Fuji Xerox Co Ltd データ転送システム及び画像形成装置
JP2008135047A (ja) * 2000-11-06 2008-06-12 Matsushita Electric Ind Co Ltd マルチプロセッサ用インタフェース
JP2012063971A (ja) * 2010-09-16 2012-03-29 Nec Corp Ｉ／ｏブリッジ装置、応答通知方法、及びプログラム

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5953538A (en) * 1996-11-12 1999-09-14 Digital Equipment Corporation Method and apparatus providing DMA transfers between devices coupled to different host bus bridges
US6202112B1 (en) * 1998-12-03 2001-03-13 Intel Corporation Arbitration methods to avoid deadlock and livelock when performing transactions across a bridge
US6988160B2 (en) * 2001-02-12 2006-01-17 P-Cube Ltd. Method and apparatus for efficient messaging between memories across a PCI bus
US20090228612A1 (en) * 2008-03-06 2009-09-10 Barinder Singh Rai Flexible Bus Interface and Method for Operating the Same
US8166207B2 (en) * 2008-09-29 2012-04-24 Intel Corporation Querying a device for information

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3997896A (en) * 1975-06-30 1976-12-14 Honeywell Information Systems, Inc. Data processing system providing split bus cycle operation
US5191649A (en) * 1990-12-21 1993-03-02 Intel Corporation Multiprocessor computer system with data bus and ordered and out-of-order split data transactions
JPH05173936A (ja) * 1991-12-26 1993-07-13 Meidensha Corp データ転送処理装置
US5353415A (en) * 1992-10-02 1994-10-04 Compaq Computer Corporation Method and apparatus for concurrency of bus operations
JPH06131295A (ja) * 1992-10-16 1994-05-13 Hitachi Ltd バス変換装置
US5544331A (en) * 1993-09-30 1996-08-06 Silicon Graphics, Inc. System and method for generating a read-modify-write operation
US5533204A (en) * 1994-04-18 1996-07-02 Compaq Computer Corporation Split transaction protocol for the peripheral component interconnect bus
US5535340A (en) * 1994-05-20 1996-07-09 Intel Corporation Method and apparatus for maintaining transaction ordering and supporting deferred replies in a bus bridge

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135047A (ja) * 2000-11-06 2008-06-12 Matsushita Electric Ind Co Ltd マルチプロセッサ用インタフェース
JP2008090720A (ja) * 2006-10-04 2008-04-17 Fuji Xerox Co Ltd データ転送システム及び画像形成装置
JP2012063971A (ja) * 2010-09-16 2012-03-29 Nec Corp Ｉ／ｏブリッジ装置、応答通知方法、及びプログラム
US8799548B2 (en) 2010-09-16 2014-08-05 Nec Corporation I/O bridge device, response-reporting method, and program

Also Published As

Publication number Publication date
TW322546B (ja) 1997-12-11
US5754802A (en) 1998-05-19

Similar Documents

Publication Publication Date Title
JP4008987B2 (ja) バス通信システム及びバス調停方法並びにデータ転送方法
US4805137A (en) Bus controller command block processing system
US5611058A (en) System and method for transferring information between multiple buses
US5682551A (en) System for checking the acceptance of I/O request to an interface using software visible instruction which provides a status signal and performs operations in response thereto
EP0141742A2 (en) Buffer system for input/output portion of digital data processing system
US5919254A (en) Method and apparatus for switching between source-synchronous and common clock data transfer modes in a multiple processing system
US20040107265A1 (en) Shared memory data transfer apparatus
WO2005091812A2 (en) Pvdm (packet voice data module) generic bus protocol
JPH0775016B2 (ja) データ処理システム及びデータ通信バス・システム
EP0508634B1 (en) Memory access for data transfer within an I/O device
EP1288785B1 (en) Method and interface for improved efficiency in performing bus-to-bus read data transfers
US7143206B2 (en) Method for controlling data transfer unit having channel control unit, storage device control unit, and DMA processor
JPH08314854A (ja) データ転送システムおよびこれに関連する装置
JPH11238033A (ja) 情報処理装置用バス、バス制御方法及びバス制御装置
JPH06131244A (ja) 共有メモリの非同期アクセス方式
US6721833B2 (en) Arbitration of control chipsets in bus transaction
US7774513B2 (en) DMA circuit and computer system
JP2002123371A (ja) ディスクアレイ制御装置及びディスクアレイ制御方法
JPH10283302A (ja) 複数のプロセッサに接続されたバスにデータを供給する方法およびシステム
US20220237132A1 (en) Data transmission method and ping-pong dma architecture
JP2001051748A (ja) 情報処理装置
JP2003085125A (ja) メモリ制御器及びメモリ制御方法
JP2000132527A (ja) プロセッサ間通信制御装置
JPH06250965A (ja) 入出力制御装置
JP2000250852A (ja) バス調停装置、バスシステムおよびバス調停方法