JPH0775016B2 - データ処理システム及びデータ通信バス・システム - Google Patents

データ処理システム及びデータ通信バス・システム

Info

Publication number
JPH0775016B2
JPH0775016B2 JP1132919A JP13291989A JPH0775016B2 JP H0775016 B2 JPH0775016 B2 JP H0775016B2 JP 1132919 A JP1132919 A JP 1132919A JP 13291989 A JP13291989 A JP 13291989A JP H0775016 B2 JPH0775016 B2 JP H0775016B2
Authority
JP
Japan
Prior art keywords
bus
unit
data
command
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1132919A
Other languages
English (en)
Other versions
JPH0219954A (ja
Inventor
ジエラルド・ジヨージ・ピイチヤネク
デヴイド・ジエームズ・シイピイ
マーク・カール・スネダカー
サンドラ・スー・ウツドワード
Original Assignee
インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン filed Critical インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Publication of JPH0219954A publication Critical patent/JPH0219954A/ja
Publication of JPH0775016B2 publication Critical patent/JPH0775016B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、データ処理システムにおけるバス機構に関
し、さらに詳しくは拡張アドレス指定及び駆動機能を有
する入出力バスに関する。
データ処理システムに接続されたデバイスは、一般に、
メインフレームの内部の装置と、種々の長さのケーブル
を介してメインフレームに接続された外部ユニツトとに
分けることができる。
この様なシステムでは、各ユニツトの特性及び、接続ケ
ーブルの長さに依存する様々な種類のバスによつて、こ
れらのユニツトを相互接続するのが普通である。この様
のシステムでは、ユニツト間のデータ伝送もこれらのユ
ニツトを接続する特定のバスに特性に依存することとな
る。システムを通して統一的なバスを設けることが望ま
しいが、かかる要求は十分に満足されていない。その原
因は、拡張された長いラインを駆動しなければならない
こと、長いラインによる時間的遅れが生ずること及びコ
マンドを実行する際に待機時間が必要となつてバスを使
用不能にすることにある。
B.関連出願 本発明において用いられる記憶サブシステムは、米国特
許出願第212561号「マルチプロセツサ・システムにおけ
る記憶の一貫性を保持する装置を有する２レベル・キヤ
ツシユ」に示されている。
本発明を実施する際に用いることができる記憶サブシス
テムの１側面については、米国特許出願第212432号「ベ
クトル記憶動作を遂行するための装置及び、データ・エ
ラー訂正装置を有する記憶サブシステム」に記憶されて
いる。
本発明を包含するシステムで用いられる入出力制御装置
は米国特許出願第909431号「同期バスを非同期バスに接
続する入出力インターフエース制御装置として機能する
バス及びバスを動作を遂行させるための方法」に記載さ
れている。
「SPDバス」と呼ばれるバスの構成、及び動作は、米国
特許出願第212292号「共通メモリと入出力デバイス間の
DMA読取り／書込み動作の間にコンピユータ・システム
の入出力バスを介してシステム・スループツトを増加さ
せるための方法及び装置」中に述べられている。
C.従来技術 米国特許第3737861号は、トラヒツク制御装置とデバイ
ス制御領域ユニツトとの間に接続されたI/Oバスを有す
るデータ処理システムを開示している。後者のユニツト
は、固有アタツチメント・バスに接続された外部デバイ
スを接続するために固有のデバイスを有する。
米国特許4023142号は、複数ユニツトを、信頼性及び保
守性バスに接続したデータ処理システムを開示してい
る。このバスはユニツトのテストのみに使用され、本来
のデータ処理には用いられないものである。
米国特許第4085448号はデータ処理システムのモジユー
ル間の通信に特に適したデータ通信バス構造を示す。こ
のバス構造は入出力コントローラと、中央処理装置を結
ぶのみであり、中央処理装置以外のデバイスとの接続に
使用されるものではない。
米国特許第4246637号は、データ伝送に関する特定のパ
ラメータを指定するマイクロプロセツサを組み込んだ入
出力制御装置を示す。これは専用ハードウエアの制御の
もとで動作し、他のタスクのためにマイクロプロセツサ
を自由にする。
米国特許第4620278号は通常のデータ伝送バスのための
アービトレーシヨン・ユニツトを開示している。ここに
は、本発明の如く、データ信号に先んじて接続ユニツト
がアービトレーシヨンの開始を許容するということにつ
いては示されていない。
米国特許第4682304号はマイクロプロセツサで制御され
たバツフアを有するI/Oインターフエース制御装置を示
す。この特許のシステム図から明らかなように、種々の
ユニツトに対して統一的なバスインターフエースを提供
しようとすることは意図されていない。このシステムは
バス時間の割振りを行なうアービトレーシヨンシステム
を有するものではなく、循環的な割込みを基本として複
数ラインをサービスする構成を示す。
米国特許第4706190号は、遅延が生ずることを表示する
信号にリモート・ユニツトが条件的に応答し且つ制御ユ
ニツトがこれに応じてトランザクシヨンを終結させるよ
うにしたデータ伝送バスシステムを示している。遅延を
表示する信号はすべての場合に生ずるものではなく、本
発明の如くデータ伝送に先んじて生ずるものでもない。
最終的には切り離しが行われるが、バスにおけるデータ
伝送とアービトレーシヨン・シーケンスがオーバラツプ
することはない。
米国特許第4719569号は特有のアービトレーシヨン・ア
ルゴリズムを実現したアービトレータを示す。このアー
ビトレーシヨン・ユニツトはデータ伝送が完了するまで
アービトレーシヨンを開始しないのであり、本願で示す
ごとくデータ伝送完了前にアービトレーシヨンを開始
し、これによつてアービトレーシヨンとデータ転送とを
並行して行なうものとは異なる。
IBM Technical Disclosure Bulletin,Vol.19、No.8、Ja
nuary 1977、p.2999〜3002には、I/Oコントローラから
の“コントロール・ユニツト・ビジイ”信号の扱いに関
連するソフトウエア・オーバヘツドを排除したデータ処
理システムの入出力機構について開示している。しか
し、データ伝送に先んじてアービトレーシヨンを開始さ
せる信号をリモート・ユニツトから供給するシステムは
示されていない。
IBM Technical Disclosure Bulletin,Vol.24、No.10、M
arch 1982、p.5188−5190は、次の許可が、先行動作の
データ伝送とともに始まり、従つて現在の伝送データ長
を示す追加の信号を必要とするアービトレーシヨン・シ
ステムを示している。さらにこのシステムではコントロ
ーラに接続された専用ラインに連続的に信号を与えるた
めにユニツト要求サービスを必要としている。
IBM Technical Disclosure Bulletin,Vol.29、NO.3、Au
gust 1986、p.1313−1317、は１つのユニツトが故障し
た際にシステム再構成を行なう耐故障設計を組込んだデ
ユアルリング・バス構成を示す。
IBM Technical Disclosure Bulletin,Vol.29、NO.10、M
arch 1987、p.4664−4671、は、データ処理システムに
おけるバス・ユニツトを相互接続する構成を示す。本願
の構成とは異なり、この構成はすべての接続ユニツトに
完全なバス・インターフエースを与えるものではない。
IBM Technical Disclosure Bulletin,Vol.30、NO.4、Se
ptember 1987、p.1828−1829、はIBM SPOバスに取り付
けられるマイクロプロセツサ・テストツールを示す。こ
のユニツトは受領データを保持するものではなく、従つ
て、データの伝送を行なうためのものではない。単にテ
ストのためのバスについて示すのみである。
D.発明が解決しようとする問題点 本発明の１つの目的はデータ処理システムにおける複数
のユニツトを相互接続するバスの改良にある。
本発明の他の目的は、データ処理システムの内部ユニツ
ト及び、入出力ユニツトを相互接続するために使用する
データ通信バスを提供することにある。
本発明の他の目的は、データ処理システムのすべてのユ
ニツトに接続された統一的なバスを提供し、単一のバス
・プロトコルを使用してユニツト相互間の通信を可能に
することがある。
本発明の他の目的は、中央処理ユニツトと一体化された
ユニツト、ならびに入出力デバイスのように中央処理ユ
ニツトから離れたユニツトも同様に接続する能力を備え
たデータ処理システム通信バスを提供することにある。
E.問題を解決するための手段 上述の目的は、データ通信バスを含む中央処理装置を有
し、さらに記憶各入出力ユニツト、入出力行列、アドレ
ス通信バス、アドレス通信バスの延長部、複数のチヤネ
ル・ユニツト及び入出力制御装置を有するデータ処理シ
ステムによつて実現される。ここで中央処理装置によつ
て発生されたプロセツサ・バス動作（PBO）コマンドの
アドレス・フイールドは、特定の記憶入出力ユニツト又
は入出力制御装置を選択するためのバス・ユニツト選択
フイールドと、チヤネル・ユニツトを指定するためのチ
ヤネル識別フイールドを持つ。この構成によつて、処理
装置は待ち時間の間、バスから切り離され、またプロト
コルの切り換えなしに、追加ユニツトがバスに接続され
る。
F.実施例 第１図は本発明の通信データバスを包含するデータ処理
システムの構成図である。中央処理ユニツトは、命令処
理ユニツト２を含み、これは、主記憶制御ユニツト15、
を通して主記憶ユニツト10に接続され、また記憶入出力
制御ユニツト（STIO）20にも接続されている。命令処理
ユニツト２は、命令ユニツト（Ｉ）、実行ユニツト
（Ｅ）、そしてL1キヤツシユ・ユニツトを含む。好まし
い実施例では、命令処理ユニツトはIBMシステム/370の
すべての命令を処理する。主記憶（L3）制御ユニツト15
は、命令処理ユニツト２の記憶動作及び主記憶ユニツト
を含んだ入出力動作のために主記憶ユニツト（L3）10へ
の経路を提供する。記憶入出力制御ユニツト（STIO）20
は、入出力動作のために主記憶ユニツト（L3）10への経
路を影響する。アドレス／データ／通信バス（ADC）25
はSTIO20を入出力プロセツサ30へ接続する。入出力プロ
セツサ30は入出力エンジン（IOE）31と入出力キユーユ
ニツト（IOQ）32を含む。
好ましくは、入出力制御ユニツトはIBMシステム/370の
すべての入出力命令を処理する能力を有するものがよ
い。
ADCバス25はSTIOユニツト20とIOQ32を入出力インターフ
エース・コントローラ（IOIC−１）40aに接続し、さら
に拡張リモート・バス・インターフエース・ユニツト
（EBBI−１）50a、拡張リモート・バス・インターフエ
ース・ユニツト（ERBI−２）60a、及び拡張リモート・
バス・インターフエース・ユニツト（ERBI−３）70aへ
接続する。IOIC−１、40aはSPDバス40bの制御を与え
る。ERBI−１ユニツト50aとERBI−３ユニツト70aは、AD
CRバス50b及び70bによつて、ADCバス25の拡張機能を与
える。ERBI−４ユニツト80aはADCEバス80bによつてADCR
バス70bの拡張機能を与える。ERBI−２ユニツト60aはAD
CEバス60bによつてADCバス25の拡張機能を与える。
IOIC−２、50cはSPDバス50dの制御を与える。IOIC−
１、40aはSPDバス40bにより、サブユニツトプロセツサ4
0d、40eへ接続される。同様に、IOIC−２、50Cは、SPD
バス50dを介して、サブユニツト・プロセツサ50e、50f
へ接続される。チヤネル処理ユニツト60d、60e、60f、6
0gはADCEバス60bを介してERBI−２に対し共通に接続さ
れ、またチヤネル・バス60o、60p、60q、60rを介して入
出力サブユニツト・プロセツサ60j、60k、60l、60m個別
に接続されている。
同様に、ERBI−４ 80aから延びるADCEバス80bは、チヤ
ネル処理ユニツト80d、80e、80f、80gへ接続される。入
出力サブユニツト・プロセツサ80j、80k、80l、80mは、
チヤネル・バス80o、80p、80q、80rを介して、チヤネル
処理ユニツト80d、80e、80f、80gへそれぞれ接続され
る。
命令実行ユニツト２は、L1キヤツシユ・ユニツトから受
けとつたIBMシステム/370の命令を実行する。命令実行
の結果は主記憶ユニツト（L3）10に記憶される。もし命
令実行の結果を入出力サブユニツト40d、40e、50e、50
f、60j、60k、60l、60m、80j、80k、80l、80mのいずれ
かへ転送することが、必要であれば、入出力プロセツサ
30は選択された１つの入出力サブユニツト、例えば40d
へコマンドを送り、主記憶ユニツト（L3）10の動作を開
始させる。選択された入出力サブユニツト40dによる主
記憶ユニツト10の使用が、終了すると、入出力制御ユニ
ツト30は命令処理ユニツト２に対し、処理終了を示す終
了状況（エンデイング・ステータス）を送る。
ADCバス25は、入出力プロセツサ30が入出力サブシステ
ム及び主記憶ユニツト10と通信するための経路を提供す
る。またこのバスは、複数の入出力装置が主記憶ユニツ
ト10に接続する経路でもある。技術的な制約により、一
本のバスの分岐数を制限するのが通常である。一般的に
許容可能な最大の分岐数は８である。許容可能な分岐数
は、リモート・バス・インターフエース・ユニツト50
a、60a、70a、80aを追加することにより、増加する。ER
BI−２ユニツト60a及びERBI−４ユニツト80aは、チヤネ
ル処理ユニツト60d−60g及び80d−80gの使用により、IB
Mシステム/370の標準チヤネル・バスを取付ける能力を
供給する。
ADCRバスはADCバスをリモート・ユニツトへ、物理的に
拡張可能にするための拡張された駆動能力を有する。AD
Cバス25、ADCEバス60b、80b、さらにADCRバス50b、70b
は、夫々の動作において、同じリモート信号、初期接続
手順を用いて同様の情報の受け渡しを行なう。これによ
つて、I/Oサブシステムを通したバスシステムの統一的
拡張が行なわれる。
ADCRバス50b上のバス・ユニツトから送られたコマンド
及び関連するデータはERBI−１、50aにストアされ、そ
の後ADCバス25に移される。同様に、ADCEバス60b上のユ
ニツトからのコマンド及びデータはERBI−260aにストア
され、次いでADCバス25に移される。他のERBIユニツト
である。50a、70a、80aの機能も同様の様式で動作す
る。
ADCバス25のアービトレーシヨンは、IOQユニツト32によ
つて処理される。アービトレーシヨンの論理的構成は、
通常のものであるが、タイミングが従来の同様のシステ
ムとは異なつている。
ADCEバス、ADCRバスの物理的経路指定は第２図に示され
ている。第２図においてIOICは入出力統合制御カード、
EBDは外部バス・ドライブ・カード、RCDはリモート・チ
ヤネル・ドライブ・カード・BXCはバス拡張カード、CH
はチヤネル・カード、IOP/IOAは入出力アタツチメント
・カードを表わす。ADCRバス100はプロセッサ１とリモ
ード・ユニット102,104,106,108間に存在するケーブル
の一部である。第３図はADCEバスがチャネル・プロセッ
サ・ユニット・カード114,116又はIOA120を通してどの
ように環状連鎖されるかということを示す図である。こ
の構成において、論理カードの配線はIOAバス及びADCE
バス112についても使用可能である。IOAバス112は入出
力サブユニットをIOP118へ接続するために使用され、当
該IOP118はさらにSPDバスに接続される。この環状連鎖
において各々のチャネル・プロセッサ・ユニット・カー
ド（例えば114又は116）は、ADCEバス112を伝播し、IOP
118はこの連鎖を中断する。IOA（114,116,120）はIOAバ
ス112を伝播する。この構成により、チヤネル・プロセ
ツサ・ユニツト、IOPユニツト、IOAユニツトを同じ論理
カード・スロツトに取付けることができる。
ADCバス25、ADCEバスのクロツク機構は通常のものであ
る。ADCRバス50b、70bのクロツク機構は1988年出願の米
国特許出願第211032号「デユアル・クロツク式データ・
バス」に記載されている。
ADCバス又はADCEバスに接続された各々のユニツトは、
双方向のアドレス／データ／コマンド・バス及び、コン
トロール・バスと授受される信号を発生しなければなら
ない。アドレス／データ／コマンド・バス及びコントロ
ール・バスは、すべてのバス・ユニツトへ接続されてい
る。各ユニツトはアービトレーシヨン・ユニツトのため
の信号を発生し且つ該ユニツトからの信号に応答する。
各ユニツトはアービトレーシヨン・ユニツトに対してメ
ツセージ要求及び記憶要求を指示する信号を発生し、ア
ービトレーシヨン・ユニツトからの許可信号に応答す
る。
第14図は初期接続手順用の複数の信号を発生する方法を
示したものである。データ有効（DATA VALID）信号150
は、カウント152が長さ154に一致した時に発生する。ビ
ジー（BUSY）信号156はカウント152が、長さ154より１
つ少ない時発生する。
アドレス／データ／コマンド・バスは36ビツト巾のトラ
イステート式双方向バスであつて、パリテイを有する４
バイトから成る。このバスは、入出力サブシステム・バ
スユニツト間で記憶データ、メツセージ及びコマンドを
転送するのに使用される。制御バスは４ビツト巾のトラ
イステート式双方向バスであつて、３制御ビツト及び１
パリテイ・ビツトから成る。これは、最後にバス許可信
号（Bus Grant Signal）158を受け取つたバス・ユニツ
トにより駆動される。ビツト０はコマンド有効（COMMAN
D VALID）ビツト160である。この信号は有効なコマンド
がアドレス／データ／コマンド・バス上にあることを示
す。すべてのバス・ユニツトはこのサイクル中にアドレ
ス／データ／コマンド・バスをサンプルし、そのコマン
ドが、当該ユニツトのためのものであるか否かを決定し
なければならない。ビツト１はデータ有効（DATA VALI
D）ビツト160である。この信号はアドレス／データ／コ
マンド・バス上に有効データがあることを示す。ビツト
２はバス・ビジー（BUS BUSY）ビツト156でもある。こ
の信号はアドレス／データ／コマンド・バスが、ビジー
であることを示し、バス上のアービトレーシヨンを停止
させるように作用する。この信号を駆動しているバス・
ユニツトは、アドレス／データ／コマンド・バス上のデ
ータの最後の転送前に、この信号を非活性状態にする。
この信号は、データをバス上へゲートするクロツク・パ
ルスの直前のクロツク・パルスの前縁部から発生するこ
とができる。バス・ビジー（BUS BUSY）信号をデータ信
号の１つ前のサイクルで非活動状態にすることにより、
アービトレーシヨン・ユニツトは複数の競合バスのうち
次の転送のために選択されるべきバスを決定するのに十
分な時間を有することができる。ビツト３はビツト０−
２に対するパリテイ・ビツトである。
プロセツサ・バス動作（PBO）状況信号はPBO動作の間に
状況表示のPBOコマンドを受けたバス・ユニツトにより
駆動される。IOQは、PBOコマンドがADCバス上に送出さ
れた後、いずれかのビツトが、活動状態とされるまで最
大32サイクルの間待ち状態となる。PBOコマンドをADCR
バスに接続されたバスユニツトに送る際の最大限の遅れ
は適当な値を使用できるが、実施例では32サイクルを使
用した。もし、この間にいずれのビツトも活動状態とな
らなければ、バス・ユニツトは利用不能とみなされる。
“01"のビツト組み合わせはバス・ユニツトがビジーで
あることを示す。“10"のビツト組み合わせは、バス・
ユニツトがPBOコマンドとデータをエラーなしで受け取
つたことを示す。“11"のビツト組み合わせはPBO動作中
にエラーが発生したことを示す。
「メツセージ要求」（MESSAGE REQUEST）はメツセージ
受け入れ動作及びPBOデータ返却コマンドについてバス
アクセスを得るために発せられる信号である。夫々のバ
ス・ユニツトごとに固有のメツセージ要求信号が存在す
る。
「記憶要求」（STORAGE REQUESTS）は主記憶（L3）動作
についてバス・アクセスを得るために発せられる信号で
ある。夫々のメツセージ要求と同様に、夫々のバス・ユ
ニツトごとに固有の記憶要求信号が存在する。
「許可」（GRANTS）はメツセージ要求（MESSAGE REQUES
TS）と記憶要求（STORAGE REQUESTS）に応答して発生さ
れる信号である。これらの信号はバスへのアクセスを許
可するために使用される。各々のバス・ユニツトごとに
固有の信号が存在する。アービトレーシヨン・ユニツト
及びアービトレーシヨン・アルゴリズムによつて決定さ
れる如き、要求時に最も優先順位の高いバス・ユニツト
が許可を受ける。「許可」（GRANT）信号はアービトレ
ーシヨン・ユニツトによつて発せられる。
「メツセージ状況」（MESSAGE STATUS）信号は「メツセ
ージ受領動作」（MESSAGE ACCEPTANCE OPERATION）の終
了時に当該動作の状況を示すために発生される。もしこ
の動作が成功すれば、この信号は、１サイクル中活動
（active）状態に保持される。他方、もしこの動作が失
敗であれば、この信号は２サイクルの間活動状態に維持
される。
ADCバス、ADCEバス、ADCRバスの３つの主要な使用形態
は、（１）プロセツサバス動作（PBO）情報の転送、
（２）主記憶装置（L3）10とのデータの授受、（３）IO
Qメツセージ・バツフアへのメツセージ情報の転送、で
ある。
バス動作は、アービトレーシヨン・サイクル、「コマン
ド有効」（COMMAND VALID）サイクル、「データ有効」
（DATA VALID）サイクル、「状況」（STATUS）サイクル
によつて構成される。バス動作は要求信号を活動化する
ことによつて開始される。対応する許可信号を受領する
と、要求中のバス・ユニツトは「コマンド有効」（COMM
AND VALID）制御信号を活動化し、コマンド情報の４バ
イトをアドレス／データ／コマンド・バス25上へ、送出
する。このサイクル中、バイト０はコマンドを常に保持
する。特定のコマンドは表１に示されている。
「コマンド有効」（COMMAND VALID）期間中にそのコマ
ンドを送られる特定のバス・ユニツトはバス・ユニツト
の選択宛先フイールド、及び（必要なら）チヤネル識別
フイールドの内容によつて決定される。
バス・ユニツト選択フイールド、チヤネル識別フイール
ドのフオーマツト及び、内容を表２、表３に示す。
表2.バス・ユニツト選択フイールド バス・ユニツト バス・ユニツト選択 IOQ 0000 IOIC/ERBI 1 0001 IOIC/ERBI 2 0010 IOIC/ERBI 3 0011 IOIC/ERBI 4 0100 IOIC/ERBI 5 0101 IOIC/ERBI 6 0110 STIO 0111 ADCE BUS 1 1000 ADCE BUS 2 1001 ADCE BUS 3 1010 表3.チヤネル・フイールド バス・ユニツト チヤネル ID CHANNEL 1 PROCESS 1 0000 CHANNEL 1 PROCESS 2 0001 CHANNEL 1 PROCESS 3 0010 NOT USED 0011 CHANNEL 2 PROCESS 1 0100 CHANNEL 2 PROCESS 2 0101 CHANNEL 2 PROCESS 3 0110 NOT USED 0111 CHANNEL 3 PROCESS 1 1000 CHANNEL 3 PROCESS 2 1001 CHANNEL 3 PROCESS 3 1010 NOT USED 1011 CHANNEL 4 PROCESS 1 1100 CHANNEL 4 PROCESS 2 1101 CHANNEL 4 PROCESS 3 1110 NOT USED 1111 バス・ユニツト選択宛先フイールドはADCバス25へ接続
されたIOQ、STIO若しくはIQICを識別するか、ADCRバス5
0b若しくは70bへ接続されたIOICを識別するか、又はADC
Eバスを識別する。ADCEバス60b、80bに接続されたチヤ
ネル・プロセツサ・ユニツトについては、バス・ユニツ
ト選択宛先フイールドはそのバス上のすべてのユニツト
によつて共有される。この場合、チヤネル識別フイール
ドは、当該コマンドに対応する特定のチヤネル・プロセ
ツサ・ユニツト及び、プロセスIDを識別するのに使用さ
れる。
プロセツサ・バス動作は常にIOQ32から始まり、「コピ
ー」（COPY）及び「ロード」（LOAD）動作の２つのタイ
プを持つ。「ロード」（LOAD）動作はIOQ32から他のバ
ス・ユニツトへデータを送る。「コピー」（COPY）動作
はバス・ユニツトからデータを取出し且つこれをIOQ32
へ戻す。各々のPBO動作においてコマンドを受けたバス
・ユニツトはPBO「状況」（STATUS）信号を駆使するこ
とにより状況情報で以て応答する。PBOコマンドを受け
取つてからPBO「状況」（STATUS）信号を駆動するまで
の間隔は可変であるから、PBOをADCバス25に接続された
IOICばかりでなく、ADCEバス60b、80bに接続されたチヤ
ネル・プロセツサ・ユニツト及び、ADCRバス50b、70bに
接続されたIOICへも送ることができる。この状況信号の
駆動は、ADCバス25で後続動作とオーバーラツプする。
「コピー」（COPY）PBOは、２つのバス動作を要求す
る。最初の動作中、IOQ32はPBOコマンドを送り、その後
バスから切り離されるので、他の動作を行うのに自由と
なる。第６図のタイミング図において、このことはアド
レス／データ／コマンド・バス上のコマンドと、これに
続く切り離し用のPBO状況“0"信号によつて表わされて
いる。第２の動作の間、「コピー」（COPY）PBOコマン
ドを受けたバス・ユニツトは要求データを戻す。
「ロード」（LOAD）PBO動作のシステム・タイミング図
を第４図に示す。「コマンド有効」（COMMAND VALID）
の時間には、第５図に示すPBOコマンドがバス上に置か
れている。このPBOコマンドは、第１バイトを形成する
ビツト０−７の内容によつて指定される。ビツト８−10
はメツセージの優先度を指定する。PBO動作中に送られ
たメツセージ優先度（MPV）は、当該コマンドが非同期
コマンドか、同期コマンドかを示す。
MPV＝‘0XX'であれば、当該コマンドは同期コマンドで
あり、MPV＝‘1XX'であれば、非同期コマンドである。
ビツト11−15はSPDバス・コマンドである。ビツト16−1
9はチヤネルIDフイールド、ビツト20−23はバス・ユニ
ツト選択宛先フイールド、ビツト24−25はSPD優先度
（米国特許出願第212292号に述べられたものと同様であ
る）、ビツト27−31は動作の宛先を特定する宛先フイー
ルドである。
「データ有効」（DATA VALID）期間中は、アドレス／デ
ータ／コマンド・バスはPBOデータを保持する。PBO状況
期間中は、PBO状況ラインはPBO動作の状況を保持する。
「コピー」（COPY）PBO動作のタイミング図を第６図に
示す。「コマンド有効」（COMMAND VALID）の期間、ア
ドレス／データ／コマンド・バスはPBOコマンドを保持
し、そのフイールドは「ロード」（LOAD）PBOと同様で
ある。「コマンド有効」（COMMAND VALID）サイクルの
後、IOQはバスから切り離され、そして戻りデータを持
つこととなる。PBO状況（STATUS）の時間は、バス・ラ
インがPBO動作の状況を保持する時間である。「コマン
ド有効」（COMMAND VALID）信号の時にアドレス／デー
タ／コマンド・バスは戻りPBOコマンドを有する。「デ
ータ有効」（DATA VALID）信号は、アドレス／データ／
コマンド・バスが、要求PBOデータを保持することを示
す。
記憶動作は、IOICの１つ、チヤネル・プロセツサ・ユニ
ツトの１つ又はIOQにより開始される。記憶動作には３
つのタイプがある。読み取り、書き込み、テスト設定で
ある。読み取り（read）は主記憶ユニツト（L3）10から
データを受け取り、これを要求のあつたユニツトへ戻す
動作である。書き込み（write）はバス上のユニツトか
らデータを受け取り、これを主記憶ユニツト（L3）10へ
置く動作である。テスト設定動作は条件付きで、主記憶
ユニツト（L3）10へ１バイトの書き込みを行ない、その
後主記憶ユニツト（L3）10の記憶データをADCバス25上
の要求ユニツトへ戻す動作を行なう。これらの動作はST
IO20へコマンドを送ることによつて開始される。コマン
ドが書き込みであると、このコマンドの後にデータがす
ぐに続くことになる。各動作において、要求バス・ユニ
ツトは、転送の後、バスと切り離され、状況情報を持
つ。これにより、主記憶ユニツト（L3）10の動作が行わ
れている間、バスは動作を行ない得る。記憶動作が完了
すると、STIO20はその動作の状況を戻す。もし動作が読
み取り（read）であれば、STIO20は状況（status）の
後、直ちにデータを戻す。
書き込み（write）動作のタイミング図を第７図に、そ
のコマンドの構成を第８図に示す。コマンド有効（COMM
AND VALID）信号により定義される期間、バイト０は記
憶コマンドを保持し、ビツト８−11は、記憶キー（STOR
AGE KEY）を保持する。記憶キーはIBMシステム/370の通
常の機能を遂行するものであり、「IBMシステム/370解
説書」に詳細に述べられている。ビツト12−15はチヤネ
ルID（CHANNEL ID）を持つ。ビツト16−19はソース・バ
ス・ユニツトの選択バス・ユニツト（BUSEL SOURCE）で
ある。ビツト24−29は記憶動作の長さ（LENGTH）を示す
もので、送られるべきバイト数より１少ないものを示
す。ビツト30−31はアドレス・リミツト・チエツク・フ
イールド（ALC）である。アドレス・リミツト・チエツ
ク・フイールド（ALC）はマイクロコードによつて指定
される。‘00'ビツトの組み合わせはアドレス・リミツ
ト・チエツクが行われないことを示す。
‘01'ビツトはデータ・アドレス≧リミツト・チエツク
であることを示す。‘10'ビツトはデータ・アドレス＜
リミツト・チエツクであることを示す。‘11'ビツトは
特に本実施例においては定義されていない。
最初の「データ有効」（DATA VALID）サイクルの発生
時、アドレス／データ／コマンド・バスは記憶ユニツト
へ転送すべきデータを保持している。このサイクルの終
了後、バス・ユニツトはバスから切り離され、状況信号
を待つ。
第７図のタイミング図の最終行に示すように、アドレス
／データ／コマンド・バスは、バイト０に状況コマン
ド、バイト１に状況フイールドを有する。
状況フイールド（status field）は次のように定義され
る。
ビツト 内容 ０ ACBチエツク １ キー・チエツク ２ アドレス・リミツト・チエツク ３ NIOクロツク・レート時の記憶装置 ハードウエア・エラー ４ 訂正不能エラー ５ LEPクロツク・レート時の記憶装置 ハードウエア・エラー ６ メモリ境界の物理的超過 ７ キー・アレイ・ハードウエア・エラー このフイールドは記憶エラーの重大度を適確に決定する
ためにマイクロコードによつて使われる。
第９図は、記憶動作のうち読み取り（read）動作におけ
るコマンド構成のタイミング図を示す。
「コマンド有効」（COMMAND VALID）情報は前述した書
き込み（write）動作のものと同様である。最初の「デ
ータ有効」（DATA VALID）サイクルはアドレス／データ
／コマンド・バス上に31ビツトの記憶アドレスを与え
る。前述したものと同様に、アドレス情報が与えられた
後、バスは切り離され、状況、及びデータを待機する。
第２の「データ有効」（DATA VALID）サイクル時に、ア
ドレス／データ／コマンド・バスは、戻された記憶デー
タを保持する。
記憶装置に対するテスト設定のタイミング図を第10図に
示す。アドレス／データ／コマンド・バスは、先述した
書き込み動作と同様のコマンド情報を持つ。最初の「デ
ータ有効」（DATA VALID）サイクルの間、アドレス／デ
ータ／コマンド・バスは、31ビツトの記憶アドレスを持
つ。第２の「データ有効」（DATA VALID）サイクルの
間、アドレス／データ／コマンド・バスは、記憶ユニツ
ト10に対する条件付書き込みのデータを保持する。先述
したように、第１の「データ有効」（DATA VALID）サイ
クルの最後にユニツトはバスから切り離され、状況及び
データを待機する。
アドレス／データ／コマンド・バスは「状況コマンド有
効」（STATUS COMMAND VALID）サイクルの間、バイト０
に状況コマンドを有し、バイト１に状況フイールドを有
する。第２の「データ有効」（DATA VALID）サイクルの
間、アドレス／データ／コマンド・バスは戻り記憶デー
タを保持する。
メツセージ動作は第11図及び第12図を参照して説明す
る。第11図はコマンド構成を示す。第12図は当該動作の
タイミング図である。メツセージ動作はIOICの１つ又は
チヤネル・プロセツシング・ユニツトの１つにより開始
される。これらの動作は、バス・ユニツトからデータを
取り出し、これをIOQ32のメツセージ・バツフアへ置く
ものである。メツセージ動作が完了した時、IOQ32は
「メツセージ状況」（MESSAGE STATUS）信号を駆動する
ことにより、当該動作の状況を戻す。もしこの動作が成
功すれば、IOQ32はこの信号を１サイクルの間アクテイ
ブとし、失敗すれば、これを２サイクルの間アクテイブ
とする。
アドレス／データ／コマンド・バスは、メツセージ・コ
マンド情報を保持する。第11図を参照するに、バイト０
はメツセージ・コマンドを保持する。ビツト８−10はメ
ツセージ優先度（MPV）を保持する。メツセージ動作の
間に送られたメツセージ優先度は、このメツセージの行
くべきIOQ中のメツセージ・バツフアを決定する。MPV＝
‘0XX'の時、メツセージはバツフア０に入り、MPV＝‘1
XX'の時メツセージはバツフア１へ入る。ビツト16−19
はソース・バス・ユニツトのバス・ユニツト選択（BUSE
LSOURCE）を保持する。ビツト20−23は宛先バス・ユニ
ツトのバス・ユニツト選択（BUSEL DEST.）である。ビ
ツト24−29はメツセージ動作の長さ（LENGTH）を示し、
転送されるバイト数より１少ないものである。「データ
有効」（DATA VALID）信号の場合と同様、アドレス／デ
ータ／コマンド・バスは、４サイクルの間メツセージ・
データを保持する。「メツセージ状況」（MESSAGE STAT
US）信号は先述したと同様に、動作の状況を示すもので
ある。
第13図は、ERBIユニツト50a、60a、70a、80aの論理構成
を示す。ERBIユニツトはI/Oサブシステム・プロセツサ
ーのためのI/Oバスの拡張を与える。これらのユニツト
は２つの論理径路を与える。第１の径路はADCバス25とA
DCEバス60bの間にある。この径路は夫々の方向に対して
ラツチ130,134及び制御132,136の組を１つずつ有してお
り、したがつて遅れを最小限にとどめることができる。
第１図に示した如く、ADCEバス60bは、ERBIユニツトと
同じ論理カード機構の中にあるチヤネルを駆動するのに
使用される。好ましくは、ERBIユニツトの諸機能は１つ
の半導体チツプ中に一体化されるのがよい。
もう１つの論理径路は、第１図に示す如く、ADCバス25
とADCRバス50b、又は70bの間にある。この径路はADCバ
ス−ADCRバス・アレイ（AR ARRAY）142、ADCRバス−ADC
バス・アレイ（RA ARRAY）144及び他の拡張部に要求さ
れる制御装置も含む。AR ARRAY142は、情報が、ADCRバ
スがビジー状態の時に到着するADCバスからの情報を記
憶するのに使われる。もし、ADCバス情報の第１ワード
が届いた時、ADCRバスがビジーでなければ、AR ARRAY14
2は単にバイパスされ、ラツチ間で、信号が直接流れる
こととなる。ADCRバス−ADCバス・アレイ（RA ARRAY）1
44は、ADCRバスからの情報を記憶するのに使われる。AD
CRバス上の情報は到着した後、ERBIユニツトのクロツク
とは同期しないクロツクによりラツチされる。従つて、
RA ARRAY144に情報の第１ワードが書き込まれた時、ス
タート信号は不安定論理（metastability logic）を介
してADCバス25へのアクセス要求を行なう。ADCバス25上
の情報送信許可信号を受けると、この情報はAR ARRAY14
2から読み出される。かくて、RA ARRAY144を利用するこ
とにより、ACCRバスからADCバス25へ情報を伝送する際
にERBIユニットをADCバス25へ接続するのに要する時間
を、大幅に削減することができる。
ERBIユニツトは、分岐接続であるADC−ERBIインターフ
エース、環境連鎖であるADCE−ERBIインターフエース及
び高速ケーブルであるADCR−ERBIインターフエースにお
いて、同じバス・プロトコルを使用することを可能にす
る。
G.発明の効果 上述のごとく、本願発明の構成によれば、アービトレー
シヨンの実行時の処理が迅速に遂行されることとなる。
【図面の簡単な説明】
第１図は本発明を包含するデータ処理システムの一部を
示す概略システム構成図、第２図はシステムの相互接続
用バス・ケーブルを示す図、第３図は第１図に示すバス
の物理的ルーテイングを示す図、第４図はロードPBO動
作のタイミング図、第５図はPBOコマンド・フイールド
のフオーマツトを示す図、第６図はコピーPBO動作のタ
イミング図、第７図は記憶装置への８バイトの書き込み
動作を示すタイミング図、第８図は記憶コマンド及びテ
スト設定コマンドのフオーマツトを示す図、第９図は記
憶装置からの８バイトの読み取り動作を示すタイミング
図、第10図は記憶装置に対する８バイトのテスト設定動
作を示すタイミング図、第11図はメツセージ受け入れコ
マンド・フイールドのフオーマツトを示す図、第12図は
16バイトのメツセージ受け入れ動作のタイミング図、第
13図はERBIユニツトの論理構成図、第14図はバス初期接
続手順の制御信号を発生する様式を示す図である。 10……主記憶ユニツト、15……主記憶制御ユニツト、20
……記憶入出力制御ユニツト（STIO）、25……アドレス
／データ／通信バス、30……入出力プロセツサ、31……
入出力エンジン（IOE）、32……入出力キユーユニツト
（IOQ）、40a、50c……入出力インターフエースコント
ローラ（IOIC）、50a、60a、70a、80a……リモート・バ
ス・インターフエース・ユニツト（ERBI）、40b、50d…
…SPDバス、50b、70b……ADCRバス、60b、80b……ADCE
バス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・カール・スネダカー アメリカ合衆国ニユーヨーク州ヴエスタ ル、ボツクス26、スチユワート・ロード （番地なし) (72)発明者 サンドラ・スー・ウツドワード アメリカ合衆国ニユーヨーク州エンドウエ ル、バーナード・ボールヴアード2013番地 (56)参考文献 特開 昭63−68957（ＪＰ，Ａ) 特開 昭54−27748（ＪＰ，Ａ) 特開 昭53−61929（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】中央処理ユニットと記憶ユニットと入出力
    ユニットとを有するデータ処理システムであって、 記憶入出力制御ユニット（STIO）と、入出力キュー・ユ
    ニット（IOQ）と、前記中央処理ユニットを前記記憶入
    出力ユニット及び前記入出力キュー・ユニットに連結さ
    れるアドレス／データ／通信（ADC）バスと、アドレス
    ／データ／通信拡張（ADCE）バスと、入出力インターフ
    ェース・コントローラ（IOIC）を複数のチャネル・プロ
    セッサに連結させるアドレス／データ／通信リモート・
    バス（ADCR）を含む前記ADCバスの遠隔拡張と、 アドレス・フィールド部分を有するプロセッサ・バス動
    作コマンドを取り扱うアドレス指定機構であって、前記
    アドレス・フィールド部分内であって前記STIO、IOQ、I
    OICの１つを特定するためのバス・ユニット選択フィー
    ルドを指定する第１手段と、前記アドレス・フィールド
    部分内であって前記複数のチャネル・プロセッサの１つ
    を特定するためのチャネル識別子フィールドを指定する
    第２手段とを有するアドレス指定機構と を有し、 前記入出力キュー・ユニット（IOQ）が、アドレス指定
    された前記ユニットの１つが所定の時間間隔内に応答す
    るか否かを検知する、前記バスに連結された手段を含む
    ことを特徴とするデータ処理システム。
  2. 【請求項２】中央処理ユニットと、記憶ユニットと、入
    出力ユニットとの間でデータ転送を行うデータ通信バス
    ・システムであって、 前記データ通信バス・システム内のバスへのアクセスを
    競う複数のユニットのうち１つを選択するアービトレー
    ション装置と、 ビジー信号を送信するビジー制御線を含む複数の制御線
    と、 前記ユニットの動作を制御するために、情報ブロックの
    転送に基づき生成されるビジー信号を含む信号を前記制
    御線上に供給する、前記ユニットに関連する制御信号発
    生手段であって、前記データ線上のデータ信号の終了前
    に前記ビジー制御線上のビジー信号を終了させる手段を
    含む前記制御信号発生手段と を有し、 前記アービトレーション装置は、前記ビジー信号が存在
    する場合には競合する複数のユニットのうち１つを選択
    する処理を禁止し、前記ビジー信号が存在しない場合に
    は競合する複数のユニットのうち１つを選択する処理を
    許可する手段を有し、 前記バスを介してあるユニットにアクセスしたアクセス
    元のユニットがアクセス先のユニットからの応答を必要
    とする場合に、前記アクセス元のユニットが、前記応答
    を待たずに前記バスから切り離され、後に前記アクセス
    先からの応答を受け取るようにすることを特徴とするデ
    ータ通信バス・システム。
JP1132919A 1988-06-29 1989-05-29 データ処理システム及びデータ通信バス・システム Expired - Fee Related JPH0775016B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US212784 1988-06-29
US07/212,784 US4961140A (en) 1988-06-29 1988-06-29 Apparatus and method for extending a parallel synchronous data and message bus

Publications (2)

Publication Number Publication Date
JPH0219954A JPH0219954A (ja) 1990-01-23
JPH0775016B2 true JPH0775016B2 (ja) 1995-08-09

Family

ID=22792413

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1132919A Expired - Fee Related JPH0775016B2 (ja) 1988-06-29 1989-05-29 データ処理システム及びデータ通信バス・システム

Country Status (5)

Country Link
US (1) US4961140A (ja)
EP (1) EP0348672A3 (ja)
JP (1) JPH0775016B2 (ja)
BR (1) BR8903172A (ja)
CA (1) CA1318037C (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111424A (en) * 1987-05-01 1992-05-05 Digital Equipment Corporation Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfer
US5034883A (en) * 1987-05-01 1991-07-23 Digital Equipment Corporation Lockhead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers
GB8808353D0 (en) * 1988-04-09 1988-05-11 Int Computers Ltd Data processing system
US5237696A (en) * 1988-04-13 1993-08-17 Rockwell International Corporation Method and apparatus for self-timed digital data transfer and bus arbitration
US5165022A (en) * 1989-10-23 1992-11-17 International Business Machines Corporation Channel and control unit having a first I/O program protocol for communication with a main processor and a second universal I/O program protocol for communication with a plurality of I/O adapters
US5280621A (en) * 1989-12-29 1994-01-18 Zenith Data Systems Corporation Personal computer having dedicated processors for peripheral devices interconnected to the CPU by way of a system control processor
JPH03231320A (ja) * 1990-02-06 1991-10-15 Mitsubishi Electric Corp マイクロコンピュータシステム
US5555425A (en) * 1990-03-07 1996-09-10 Dell Usa, L.P. Multi-master bus arbitration system in which the address and data lines of the bus may be separately granted to individual masters
JP2986176B2 (ja) * 1990-05-11 1999-12-06 株式会社日立製作所 バス権制御方式およびバスシステム
DE4035459C1 (ja) * 1990-11-08 1992-05-14 Messerschmitt-Boelkow-Blohm Gmbh, 8012 Ottobrunn, De
CA2051029C (en) * 1990-11-30 1996-11-05 Pradeep S. Sindhu Arbitration of packet switched busses, including busses for shared memory multiprocessors
US5251305A (en) * 1991-04-04 1993-10-05 Unisys Corporation Apparatus and method for preventing bus contention among a plurality of data sources
CA2068010C (en) * 1991-08-30 1996-10-22 Robert Chih-Tsin Eng Alternate master bursting data rate management techniques for use in computer systems having dual bus architecture
US5269005A (en) * 1991-09-17 1993-12-07 Ncr Corporation Method and apparatus for transferring data within a computer system
US5359715A (en) * 1991-09-16 1994-10-25 Ncr Corporation Architectures for computer systems having multiple processors, multiple system buses and multiple I/O buses interfaced via multiple ported interfaces
US5301282A (en) * 1991-10-15 1994-04-05 International Business Machines Corp. Controlling bus allocation using arbitration hold
JP2571655B2 (ja) * 1991-11-27 1997-01-16 インターナショナル・ビジネス・マシーンズ・コーポレイション プロトコル変換機構、交換ネットワーク及びコンピュータ・システム
US5475818A (en) * 1992-03-18 1995-12-12 Aeg Transportation Systems, Inc. Communications controller central processing unit board
US5263139A (en) * 1992-05-19 1993-11-16 Sun Microsystems, Inc. Multiple bus architecture for flexible communication among processor modules and memory subsystems and specialized subsystems
CA2107047C (en) * 1992-12-29 1998-04-28 Alan M. Bentley Switched circuit connection management over public data networks for wide area networks
US5528765A (en) * 1993-03-15 1996-06-18 R. C. Baker & Associates Ltd. SCSI bus extension system for controlling individual arbitration on interlinked SCSI bus segments
EP0706138A1 (en) * 1994-10-03 1996-04-10 International Business Machines Corporation Alternating data valid control signals for high performance data transfer
US6434638B1 (en) 1994-12-09 2002-08-13 International Business Machines Corporation Arbitration protocol for peer-to-peer communication in synchronous systems
US5781747A (en) * 1995-11-14 1998-07-14 Mesa Ridge Technologies, Inc. Method and apparatus for extending the signal path of a peripheral component interconnect bus to a remote location
US5842025A (en) * 1996-08-27 1998-11-24 Mmc Networks, Inc. Arbitration methods and apparatus
US5926628A (en) * 1997-07-15 1999-07-20 International Business Machines Corporation Selectable priority bus arbitration scheme
FR2766937B1 (fr) * 1997-07-31 2001-04-27 Sqware T Protocole et systeme de liaison par bus entre elements d'un microcontroleur
US7269680B1 (en) * 1998-08-06 2007-09-11 Tao Logic Systems Llc System enabling device communication in an expanded computing device
US7734852B1 (en) 1998-08-06 2010-06-08 Ahern Frank W Modular computer system
US6088752A (en) * 1998-08-06 2000-07-11 Mobility Electronics, Inc. Method and apparatus for exchanging information between buses in a portable computer and docking station through a bridge employing a serial link
US6070214A (en) * 1998-08-06 2000-05-30 Mobility Electronics, Inc. Serially linked bus bridge for expanding access over a first bus to a second bus
AU751695B2 (en) 2000-02-14 2002-08-22 Mobility Electronics, Inc. Docking system and method
EP1653373B1 (en) 2000-02-14 2013-11-13 Tao Logic Systems LLC Bus bridge
US6594719B1 (en) 2000-04-19 2003-07-15 Mobility Electronics Inc. Extended cardbus/pc card controller with split-bridge ™technology
US7237166B2 (en) * 2002-10-23 2007-06-26 Hewlett-Packard Development Company, L.P. System and method for evaluating a multiprocessor system using a random bus traffic generation technique

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS589568B2 (ja) * 1974-10-21 1983-02-22 日本電気株式会社 カヘンテイコウケンサソウチ
CA1120123A (en) * 1976-11-11 1982-03-16 Richard P. Kelly Automatic data steering and data formatting mechanism
JPS5427748A (en) * 1977-08-03 1979-03-02 Toshiba Corp Bus control system of composite computer system
JPS5913762B2 (ja) * 1979-01-10 1984-03-31 株式会社日立製作所 情報バス制御装置
US4449183A (en) * 1979-07-09 1984-05-15 Digital Equipment Corporation Arbitration scheme for a multiported shared functional device for use in multiprocessing systems
US4320467A (en) * 1980-02-25 1982-03-16 Raytheon Company Method and apparatus of bus arbitration using comparison of composite signals with device signals to determine device priority
US4392207A (en) * 1980-09-09 1983-07-05 Burroughs Corporation Card reader-data link processor
US4402040A (en) * 1980-09-24 1983-08-30 Raytheon Company Distributed bus arbitration method and apparatus
US4375639A (en) * 1981-01-12 1983-03-01 Harris Corporation Synchronous bus arbiter
US4442504A (en) * 1981-03-09 1984-04-10 Allen-Bradley Company Modular programmable controller
US4463445A (en) * 1982-01-07 1984-07-31 Bell Telephone Laboratories, Incorporated Circuitry for allocating access to a demand-shared bus
US4514823A (en) * 1982-01-15 1985-04-30 International Business Machines Corporation Apparatus and method for extending a parallel channel to a serial I/O device
US4580213A (en) * 1982-07-07 1986-04-01 Motorola, Inc. Microprocessor capable of automatically performing multiple bus cycles
US4628446A (en) * 1982-12-06 1986-12-09 At&T Bell Laboratories Multichannel interface
US4602327A (en) * 1983-07-28 1986-07-22 Motorola, Inc. Bus master capable of relinquishing bus on request and retrying bus cycle
US4620278A (en) * 1983-08-29 1986-10-28 Sperry Corporation Distributed bus arbitration according each bus user the ability to inhibit all new requests to arbitrate the bus, or to cancel its own pending request, and according the highest priority user the ability to stop the bus
GB8329509D0 (en) * 1983-11-04 1983-12-07 Inmos Ltd Computer
US4649513A (en) * 1983-11-15 1987-03-10 International Business Machines Corporation Apparatus and method for processing system printing data records on a page printer
US4719569A (en) * 1985-10-11 1988-01-12 Sun Microsystems, Inc. Arbitrator for allocating access to data processing resources
JPS62168251A (ja) * 1986-01-21 1987-07-24 Nec Corp バス制御回路
JPS6368957A (ja) * 1986-09-10 1988-03-28 Fuji Electric Co Ltd 情報処理装置におけるデ−タ転送方式

Also Published As

Publication number Publication date
EP0348672A2 (en) 1990-01-03
BR8903172A (pt) 1990-02-13
EP0348672A3 (en) 1991-04-03
CA1318037C (en) 1993-05-18
US4961140A (en) 1990-10-02
JPH0219954A (ja) 1990-01-23

Similar Documents

Publication Publication Date Title
JPH0775016B2 (ja) データ処理システム及びデータ通信バス・システム
US7363396B2 (en) Supercharge message exchanger
AU639589B2 (en) Dynamic bus arbitration with grant sharing each cycle
US5003465A (en) Method and apparatus for increasing system throughput via an input/output bus and enhancing address capability of a computer system during DMA read/write operations between a common memory and an input/output device
US5919254A (en) Method and apparatus for switching between source-synchronous and common clock data transfer modes in a multiple processing system
EP1422626B1 (en) Multi-core communications module, data communications system incorporating a multi-core communications module, and data communications process
US5682551A (en) System for checking the acceptance of I/O request to an interface using software visible instruction which provides a status signal and performs operations in response thereto
US5519883A (en) Interbus interface module
JPH0332094B2 (ja)
EP0303751A1 (en) Interface mechanism for controlling the exchange of information between two devices
JPH04218861A (ja) 多重クラスタ信号プロセッサ
JPS6327738B2 (ja)
JPH0642236B2 (ja) コマンダノードからのインターロック読み取りコマンドメッセージをレスポンダノードで実行する装置
EP0301610B1 (en) Data processing apparatus for connection to a common communication path in a data processing system
JPH077374B2 (ja) インタフェース回路
JPH0981508A (ja) 通信方法及び装置
US6055598A (en) Arrangement and method for allowing sequence-independent command responses across a computer bus bridge
US6263393B1 (en) Bus switch for realizing bus transactions across two or more buses
JPH11272603A (ja) バスブリッジ装置及びトランザクションフォワード方法
US7809871B2 (en) Common access ring system
JPH08314854A (ja) データ転送システムおよびこれに関連する装置
US6910093B2 (en) Method of pacing and disconnecting transfers on a source strobed bus
JP2002198987A (ja) ハブおよびポート付き転送コントローラのアクティブ・ポート
US20060031619A1 (en) Asynchronous system bus adapter for a computer system having a hierarchical bus structure
JPS602710B2 (ja) 複合計算機システム

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees