JPS602710B2 - 複合計算機システム - Google Patents

Description

【発明の詳細な説明】 本発明は複合計算機の各計算機間のデータ転送方式に関
するものである。

計算機応用の分野が近年益々広く、深くなって釆ている
が、それに伴い計算機システムへの高信頼性への要求と
、増設、システム変更等が容易に出来るように、システ
ムの柔軟性、保守性の良さへの要求が強くなっている。

ミニコン、マイクロコン等の出現を背景に、これらの要
求を満たすものとして複数の計算機を結合して計算機シ
ステムを構成する謂ゆる複合計算機システムが検討され
、採用されて来ている。複合計算機システムに於ては機
能を複数の計算機に分散出来るので各機能間のインター
フェースが明確となり、システムの柔軟性、保守性に優
れ、又故障が発生してもその影響は一部の機能に支障を
きたすだけに留まり、システム上の信頼度も向上する。
更に重要な機能を複数の計算機で行うことにより、各機
能に応じた信頼度設計が可能となる。このように大型計
算機で全機能を集中的に行っている場合に比べ複合計算
機システムでは前述のように優れた面を持つ反面、複数
の計算機の間でデータ転送が必要となり、このデータ転
送の良否が複合計算機システムの良否を決める最大の要
因となっている。従釆用いられている計算機間のデータ
転送は「入出力装置を介する方法、レジスタを介したバ
ス結合による方法、共有メモリを介する方法等が用いら
れている。入出力装置を介する方法はデータを送信する
計算機（以下出力側計算機と称す）の出力装置と、デー
タを受信する計算機（以下入力側計算機と称す）の入力
装置を結合する方法であり、機能分散の効果は大きくプ
ログラムも簡単な反面、データ転送量に応じた入、出力
装置が必要となる為、付加するハードウェアが多くなる
とか、増設時に入出力装置の増設が必要となりシステム
の柔軟性を欠く等の欠′点を持つ。従ってこの方法では
データ転送量の少ないシステムにしか用いられない。第
１図は２台の計算機がレジスタ、システムバスを介して
データを転送するシステムのブロック図である。計算機
装置Ａ，Ｂは各々制御対象２００Ａ，２００Ｂとインタ
ーフェースする入出力制御部（ＩＯＣと略称する）１０
Ａ，１０ＢとＣＰＵＩＡ，ＩＢとユニットバス２Ａ，２
Ｂとから成る計算機と、データ転送用の出力レジスタ３
Ａ，３Ｂと、入力ゲート４Ａ，４Ｂで構成され、出力レ
ジスタ３Ａ，３８入力ゲート４Ａ，４Ｂはシステムバス
１００に接続されている。但しＣＰＵＩＡ，ＩＢは中央
演算処理部、入出力制御部、記憶部を含んだ計算機演算
部全体を意味するものとし、又ユニットバス２Ａ，２Ｂ
は前記ＣＰＵＩＡ，ＩＢと、出力レジスタ３Ａ，３８又
は入力ゲート４Ａ，４Ｂとの間で必要となる信号線全体
を意味するもので、計算機により決まるデータバス、ア
ドレスバス、入出力バス、バス制御線等のうち必要なも
のを含んでいる。同様にシステムバス１００は計算機間
のデータバス、バス制御線等を含んだものである。この
システムに於て計算機装鷹Ａから計算機装置Ｂにデータ
を転送する場合、ＣＰＵＩＡから出力レジスタ３Ａにデ
ータ転送の為に制御信号及びデータをシステムバス１０
０に出力し、ＣＰＵＩＢが入力ゲート４Ｂを介してシス
テムバス！００上の制御信号及び受け取るので、データ
転送量に影響のないハードウェア構成となる反面「ＣＰ
Ｕ亀ＡとＣＰＵ１８は各々独立に割り合てられた機能を
発揮すべく動作しているので、データ転送の為の動作は
必らず一方又は両方の通常の動作を中断して行わざるを
得ない。

この為互の動作を確認しながらデータを転送する必要が
あり、制御が複雑で「データ転送の速度が落ちる欠点が
ある。又計算機間の動作上の関係が強いので両計算機が
データ転送処理の遅い側に歩調を合わされるとか、一方
の故障により他方も動作が異常になりやすい等ｔ機能分
散の特徴が発揮され難い。これ等の欠点はシステムを礎
成する計算機の数が増えるとその煩向が著しくなるので
大規模なシステムでは無視出来ない問題となる。次に共
有メモリ方式について説明する。第２図は共有メモリを
有する複合計算機システムの例で、簡単の為計算機を２
台として、又、入出力制御部ＩＯＣは第１図と同一であ
り、データ転送に直接関係がないので省略している。Ｃ
ＰＵＩＡ，ＩＢユニット／ゞス２Ａ，２Ｂシステムバス
１００は第１図と同一である。ユニットバス２Ａ，２８
からシステムバス１００Ａへ、或いはシステムバス１０
０Ａからユニットバス２Ａ，２Ｂへの信号伝達と、ユニ
ットバスとシステムバスの接続を電気的に分離する働き
をする双方向ゲート５′Ａ，５′Ｂを介してユニットバ
ス２Ａ，２Ｂはシステムバス１００１こ接続され、又メ
モリ１０１もシステムバス１００に接続されている。パ
スコントローラ１０２は、ＣＰＵＩＡ又はＩＢからのメ
モリ１０１へのアクセス要求信号をバス選択制御バス６
Ａ又は６Ｂから受信し、双方向ゲート５′Ａ又は５′Ｂ
のいずれか一方のみを動作状態にする制御信号をバス制
御線７Ａ，７Ｂに出力する。このシステムではメモリ１
０１が両計算機に対して共有され、両方のＣＰＵの制御
下にあるメモリであるので、データの転送を行わなくて
も、一方の計算機が演算した結果を用いることにより両
計算機間のデータの授受が行われたことになる。この方
式はメモリの重複が避けられ計算機の数にかかわらず１
式のパスコントローラとメモリを設けるだけでよい簡単
なハードウェア構成で実現出来る優れた方式である反面
、計算機の台数が多い場合とか共有メモリのサイズが大
きい場合では複数のＣＰＵから同時に共有メモリへのア
クセス要求が出ることが多くなり、共有メモリへのアク
セスを待たされる時間が増し、処理速度が低下する。何
故ならば共有メモリへのアクセスを待たされる場合は、
完全な待機時間となり、先に説明したレジスタによるバ
ス結合の方式に於ける転送待ち時間が他の処理をしなが
らの待機時間であるのとは異りＣＰＵの処理時間に与え
る影響が大きいからである。又共有メモリの方式では各
計算機の動作上の関係は強く複合計算機システムの目的
である各計算機の独立性が弱まり、大型計算機で集中処
理するシステムに近くなってしまい好ましくない。しか
も、変化情報は共有メモリで伝達し‘こくいので或る入
力又は出力の変化時に複数の機能での処理が要求される
ような場合は、各々の機能を分担している計算機全てに
その変化の検出を行うような動作上の重複が生じ、一合
の計算機による処理に比べシステム的に見た場合無駄が
多く不都合である。以上説明したように従来用いられて
いる計算機複合システムは、いずれも適用に限界のある
方式となっている。本発明はこの現状に鑑み為されたも
ので、これらの欠点を解決した複合計算機システムを提
供することを目的とするものである。

以下に本発明の実施例を示す第３図〜第５図を用い本発
明を詳細に説明する。

第３図Ａは本発明の複合計算機システムの実施例を示す
ブロック図である。

簡単の為計算機が２台の場合で表現している。ＣＰＵＩ
Ａ，ＩＢユニットバス２Ａ，２Ｂ、制御対象２００Ａ，
２００Ｂ、ＩＯＣＩＯＡ，１０Ｂシステムバス１０川ま
第１図と同一であるので説明は省略する。転送データ出
力制御部５Ａ，５Ｂは転送すべきデータをＣＰＵＩＡ又
はＩＢがシステムバス１００１こ出力するのに必要なシ
ステムバス選択制御機能および出力データのラッチ機能
を備え、ＣＰＵＩＡ又は１８の制御下で転送データをシ
ステムバス１００に出力する。ファースト・イン・ファ
ーストアウト・メモリ・ユニット（ｆｉｒｓｔ ｉｎ
ｆｉ岱上ｏｕｔｍｅｍｏｒｙｕｎｉｔ：以下ＦＩＦＯメ
モリ装置と称す）８Ａ，８Ｂはｆｉｒｓｔｉｎ ｆｉｒ
ｓｔｏｕｔｍｅｍｏｒｙ（以下Ｆｍ０メモリと称す）と
その制御回路から成る記憶装直で、後述するようにシス
テムバス１００上に時系列的に現われる転送データを記
憶し、その記憶する動作とは独立して記憶した順序に従
って記憶内容をユニットバス２Ａ，２８に出力する。尚
ＦＩＦＯメモＩＪ‘ま最近ＬＳＩ化された半導体メモリ
の一種（例えばＡＭＤ社のＡＭ２１８３）であり、入力
聡子と出力端子が別になっており、入力制御、出力制御
が独立に可能となっている。動作上の詳細な説明は後述
するとしてまず棺鞠略の動作と本発明の効果について説
明する。計算機装置Ａから計算機装置Ｂにデータを転送
する場合で説明する。ＣＰＵＩＡはシステムバスの使用
要求を転送データ出力制御部５Ａに出力すると、この世
力制御部５Ａはシステムバス１００の状態に応じてデー
タ出力許可か、待機かをＣＰＵＩＡに知らせる。データ
出力を許可された場合は、ＣＰＵＩＡは転送すべきデー
タを時系列的に次々と出力する。このデータを受けて転
送データ出力制御部５Ａは転送すべきデータと、データ
出力を知らせる信号と、更にシステムバス使用中である
ことを知らせると信号をシステムバス１００‘こ出力す
る。計算機装贋ＢのＦＩＦＯメモリ装置８Ｂはシステム
バス１００上に時系列的に出力される転送データと、デ
ータ出力を知らせる信号から、順次転送データをＦび０
メモＩＪＩこ記憶する。転送データが記憶されると、Ｆ
ＩＦＯメモリ装置８ＢはＣＰＵＩＢに転送データが入力
されたことを知らせる。ＣＰＵＩＢは適当なタイミング
で、ＦＩＦＯメモリ装置８Ｂから転送データを議込み、
そのデータに応じて処理を行う。以上の動作説明からも
明らかのように、ＣＰＵＩＡの動作と、ＣＰＵＩＢの動
作は独立して非同期的に動作出来るので複合計算機シス
テムの目的である、機能分散と各計算機の独立動作が可
能となり、それに伴いシステムの信頼性、保守性が実現
されることは明らかである。しかも、転送データは直接
的なデータに限らず、直列なデータ列で表現されていか
なるデータフオーマットも可能である為変化情報も転送
出来るので共有メモリのシステムに於ける動作の重複の
欠点は除かれる。又ＦＩＦＯメモリの容量は小さくてよ
い。何故ならば必要容量は転送デ−タ総量で決まる訳で
はなく、システムバスに出力されるデータ転送速度と、
各計算機装置の処理速度の差と一度に転送するデータ量
から決まるからである。各計算機装置に分但させた機能
に応じた処理速度によって、各計算機装置毎にＦＩＦＯ
メモリの容量を決めればよくシステム全体としての無駄
も省ける。又、データを受け取る側の計算機装置が何台
であっても各計算機装置のＦび○メモリ装億が同時に動
作するので、レジスタ結合のシステムに於ける制御の複
雑さ、車嵐送速度の低下は生じない。以上の如く本発明
のシステムは、計算機複合システムの目的とする機能分
散と各計算機の動作の独立性から釆る高信頼でシステム
の柔軟性、保守性の良い特徴を持っているが、その構成
、動作も簡単であることを第３図Ｂ、第４図を用いて説
明する。第３図Ｂは第３図Ａの転送データ出力制御部５
ＡとＦＩＦＯメモリ装置８Ａを動作単位毎に各々出力レ
ジスタ５０１Ａ「双方向ゲート５０２Ａ、パスコントロ
ーラ５０３Ａと、ＦＩＦＯメモリ８０ １Ａ、ＡＮＤゲ
ート８０２Ａ、フリツプフロツブ８０３Ａ，８０４Ａに
分割して表現している。第４図は出力側計算装置の動作
を示すフローチャートである。計算機装魔Ａから計算機
装置Ｂにデータを出力する場合を例に各部の動作順序に
従って説明する。但し、Ｂ側計算機装置はＡ側と同一で
あるので、図示されていない第３図Ｂで説明する。■
ＣＰＵＩＡはＲＱＵ信号を「１」として、データ転送を
要求すると、ＲＱＵ信号は双方向ゲート５０２Ａを介し
てパスコントローラ５０３Ａに入力される。

■ パスコントローラ５０３Ａはシステムバス１００の
動作状態を示すＳＢＡＣＫ１、ＳＢＢＵＳＹＩ信号をシ
ステムバス１００から入力し、ＳＢＡＣＫＩＯＳＢＢＵ
ＳＹＩ＝１でシステムバス使用要求ＳＢＲＱＵをシステ
ムバス１０川こ出力する。

ここにＳＢＡＣＫＩは他の計算機がＲＱＵ信号を出して
いないことを示す信号、ＳＢＢＵＳＹＩはシステムバス
使用中を示す信号であり、１台の計算機のみがＲＱＵ信
号を出力する為のィンタロツク信号である。パスコント
ローラ５０３ＡはＲＱＵ信号と同時に、ＣＰＵＩＡにデ
ータ転送許可信号ＡＣＫを、又他の計算機からのデータ
出力を阻止する為にＳＢＡＣＫ２を「０」に、ＳＢＢＵ
ＳＹＩを「１」にする。■ ＣＰＵＩＡはＡＣＫ・ＢＵ
ＳＹ２＝１であればデ−夕を出力し、ＡＣＫ・ＢＵＳＹ
２＝０であればデータ出力を待機する。

ＢＵＳＹ２は他計算機のＦＩＦＯメモリがデータを受け
入れ状態にないことを知らせるＳＢＢＵＳＹ２信号をパ
スコントｏ−ラ５０３Ａ、双方向ゲート５０２Ａを介し
て入力される信号である。ＢＵＳＹ２の出力に付いては
■項で後述する。■ ＣＰＵＩＡはデータの先頭と最後
を示す信号ＣＩ、Ｃ２とｎのビットのデータＤ，〜Ｄｎ
の（ｎ＋２）ビットの転送データを出力レジスタ５０１
に出力する。

ｎはデータのビット長であり、一般に、計算機のデータ
バスのビット長に合わせられる。この場合ＣＩ、Ｃ２を
変更する時はＣＰＵ（ＩＡ）はＣＩ、Ｃ２次いでＤ，〜
Ｄｎの２データをセットする。■ パスコントローラ５
０３Ａは「データＤ，〜Ｄｎをセットする時ＣＰＵＩＡ
から出力レジスタ５０１Ａに出力されるアクセス信号Ｓ
ＥＩを検出して、システムバス１００‘こデータが出力
されていることを示すＳＢＣＩＫ信号を一定時間セット
する。

この時間幅はデータセット間隔より短かく設定される。
■ 入力側の計算機装置ＢのＦＩＦＯメモリ（図示せず
。

８０１Ａ相当）はＳＢＣＬＫがセットされていることで
システムバス１００上のデータを記憶する。

■ ■〜■を繰返して全データをＢ側ＦＩＦＯメモリ（
８０１Ａ相当）に記憶する。

Ｂ側ＦＩＦＯメモリ（８０１Ａ相当）は、記憶している
データが全記憶容量の１／２又は３′ｔ又は４／４占め
られたことを検出して、ＢＵＳＹ２信号をシステムバス
１００上に出力する。

■ データをＦ『０メモリ（８０１Ａ相当）に記憶して
いる間に、フリップフロップ（８０４Ａ相当）はシステ
ムバス１００の信号ＣＩでリセツトされ信号Ｃ２でセッ
トされて、データ書込中りセットされているＲＤＹ信号
を作成している。

以上がＡ側のＣＰＵからＢ側のＦＩＦＯメモリにデータ
を転送する動作である。

この動作とは独立にＢ側のＣＰＵがＢ側のＦＩＦＯメモ
リの内容を読み出し処理する動作が次のように行われる
。■ ＡＮＤゲート（８０２Ａ相当）はＦＩＦＯメモリ
８０１Ａが読み出し可能であることを示す信号ＯＲと、
ＲＤＹ信号とＲＣＶＲＤＹのＡＮＤ条件でフリツプフロ
ツプ（８０３Ａ相当）をリセットする。

ここに、ＲＣＶＲＤＹはＣＰＵがＦｍ○メモリの内容を
読み出し処理しても良い信号ＲＣＶＲＤＹの反転信号で
ある。換言すると、ＦＩＦＯメモリにデータを記憶する
と、ＲＣＶＲＤＹがセットされ、ＣＰＵにデータ処理を
要求することになる。■ ＣＰＵがＲＣＶＲＤＹ信号に
よりＦ『０メモリ（８０１Ａ相当）からデータを読み出
し、その内容に応じ処理する。

■ ＣＰＵが最終データを読込むと、データ中のＣ２の
信号により転送データの処理を終了する。

Ｃ２の検出はＣ２の信号を割込要求として用いてハード
的な検出にしても良い。■ フリツプフロツプ（８０３
Ａ相当）はＣＰＵに信号Ｃ２が読み込まれた時セットさ
れて、ＲＣＶＲＤＹ信号はリセットされ、次のデータ転
送に備える。

ＦＩＦＯメモリ（８０１Ａ相当）の読み出し可能信号Ｏ
ＲをＲＣＶＲＤＹ信号として用いなかった理由はＡ側か
らデータを転送している間に、データの読み出しを開始
すると、Ｂ側の処理速度の方が遠い場合に、Ａ側の転送
速度に処理速度を合わせるように待機させられるのを防
ぐ為である。以上の動作説明で明らかのように、第３図
Ａのシステムは、ＦＩＦＯメモリを設けることにより、
従来の方式とほぼ同程度のハードウェアと、簡単な出力
、入力のプログラムで計算機間のデータ転送が行え、し
かも、各計算機は独立して動作することが出来る。

第３図Ａのシステムでは、第４図からも判るように、デ
ータ転送の可否をプログラム処理で調べ転送が出来ない
場合は、遅延して他のプログラム処理を行うようにする
点と、データ転送速度が出力側の計算機のデータセット
の速度になる点で、システムによっては不都合になる場
合がある。

例えばデータ転送を完了しないと他のプログラム処理に
移れない場合は遅延中は完全な待機となり処理速度の低
下となる。又、データ転送速度を他の要因で決めたい場
合とか、データ転送の信頼度を上げる為同一データを複
数回転送するとか、反転データを挿入するとかの処鷹を
行う場合には、出力側の計算機装置のデータセットに制
約が生じうる。第５図Ａ，Ｂは第２発明の実施例を示す
ブロック図および一部詳細図であり、前記の欠点を解決
する為、出力レジスタ５０１Ａ，５０１Ｂに代えて出力
用のＦＦＯメモリ９Ａ，９８を設けたものである。但し
、ＩＯＣはデータ転送に直接関係ないので第４図では図
示するのを省略している。出力用のＦＩＦＯメモリ装置
９Ａ，９８の構成、動作は入力用のＦＩＦＯメモリ８Ａ
，８Ｂとほぼ同一で、第３図Ａのシステムに於けるＦＩ
ＦＯメモリ菱簿と同様の動作をするので説明は省略する
。本システムでは、‘ィー：出力側ＣＰＵが出力用Ｆび
○メモリに転送データを書き込む。【。ー：出力用Ｆｍ
○メモリの内容が入力用Ｆｍ０メモ川こ転送される。し
一：入力用Ｆｍ０メモリの内容を入力側ＣＰＵが読込処
理をする。の３つの動作が独立しているので、各計算機
装置は他の計算機装置の動作、Ｆｍ０メモリ間のデータ
転送動作に影響されずに動作することが出来、又データ
転送動作は各計算機装置の動作とは別に、そのシステム
に最適の動作形態を選ぶことが可能となる。計算機装置
の台数が多くなると、転送データの種類が多くなり、第
３図Ａ、第５図のシステムでは各計算機装置にとっては
必要のないデータが、他の計算機装置間で転送されるこ
とが多くなり無駄な転送データ読み出しを生ずる場合が
あるが、第６図に示すデータ選択回路を追加することに
より、この欠点‘ま解決される。第６図に於てデコーダ
８０５はシステムバス１００上のＣＩ信号をクロック信
号として入力され、システムバス１００上のデータ○，
〜Ｄｎを入力されて、ＣＩが「１１の時、即ち先頭のデ
ータの時、データＤ，〜Ｄｎをデコードし、Ｍ，〜Ｍｍ
のｍ個の出力のうちいずれかを「１」とし、次のＣＩ信
号が「１」になる迄その状態臭を保つ。デコーダ８０５
出力Ｍ，〜Ｍｍのうち必要な出力Ｍ′，〜Ｍ′ｍのみが
ＯＲゲート８０６に入力され、Ｍ′，〜Ｍ′ｍのうちい
づれか「１」であればＡＮＤゲート８０７の一方の条件
である信号ＮＥＥＤをｒｌ」にする。ＮＥＥＤが「１」
の時のみＳＢＣＬＫ信号がＦＩＦＯメモリの書込み信号
ＣＬＫとして用いられる。このような構成に於て技初の
データは必ずデータ種別を示すものと決め、各計算機装
置毎に必要なデータ種別に対応するデコード出力を選択
してＯＲゲートに入力しておくことにより、必要なデー
タのみをＦＩＦＯメモリに入力することが出釆る。従っ
て、各計算機装置の無駄な動作を省くことが出来、又、
ＦＩＦＯメモリの容量も自分に必要なデータだけで決め
られるのでシステム規模に関係なく小さくてよい。以上
説明したように本発明によれば複合計算機システムを構
成する計算機とシステムバスをＦ把○メモリを介して結
合することにより、各計算機装置の動作を独立させ、従
って非同期で動作させることが可能となる為、各計算機
袋直のプログラム及び各計算機装置間のインターフェー
スは簡単になり、しかもシステム全体の規模に影響を受
けないハードウェア構成となる為、複数の計算機装置に
機能を分散させ、高信頼度で保守性、システムの柔軟性
が秀れた計算機システムを実現出釆る。

【図面の簡単な説明】

第１図、第２図はそれぞれ従来の複合計算機システムの
例を示すブロック図、第３図Ａ，Ｂはそれぞれ第１発明
の一実施例のブロック図および一部詳細図、第４図は第
３図Ａ，Ｂの動作説明用のフローチャート、第５図Ａ，
Ｂはそれぞれ第２発明の一実施例を示すブロック図およ
び一部詳細図、第６図は第３図Ａあるいは第５図Ａで示
す発明の他の実施例の一部を示す図である。 ＩＡ，ＩＢ・・…・計算機演算部（ＣＰＵと仮称）、２
Ａ，２Ｂ……ユニツトバス、３Ａ，３８，５０１Ａ……
出力レジスタ、４Ａ，４８……入力ゲート、５′Ａ，５
′８，５０２Ａ・・・・・・双方向ゲート、５Ａ，５８
・・・・・・出力制御部、６Ａ，６Ｂ・・・・・・バス
選択制御バス、７Ａ，７８…・・・バス制御線、８Ａ，
８Ｂ，・・…・ＦＩＦＯメモリ装直、９Ａ，９Ｂ・・・
…ＦＩＦＯメモリ、１０Ａ，１０８……入出力制御部（
ＩＯＣ）、１００……システムバス、１ ０１……メモ
リ、１０２，５０３Ａ……パスコントローラ、２００Ａ
，２００Ｂ・・・・・・制御対象、８０１Ａ……ＦＩＦ
Ｏメモリ、８０３，８０４Ａ……フリツプフロツプ、８
０２Ａ，８０７・・・・・・ＡＮＤゲート、８０５……
デコーダ、８０６……ＯＲゲート。 第２図 第１図 第３図 第３図 第４図 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １ 計算機演算部、インターフエースを備えた計算機装
   置相互間をそれぞれ転送データ出力制御部および入力用
   ＦＩＦＯメモリ装置を介してデータバスおよび制御線を
   含むシステムバスにより結合して成る複合計算機システ
   ムにおいて、前記転送データ出力制御部は計算機演算部
   から出力される転送すべきデータを受けると該転送すべ
   きデータ、このデータの出力を知らせる信号、システム
   バス使用中の信号および送信用クロツク信号を前記シス
   テムバスに出力するように機能し、前記入力用ＦＩＦＯ
   メモリ装置はデータ送信用クロツク信号に基き前記シス
   テムバス上に時系列的に出力される前記転送すべきデー
   タおよびデータの出力を知らせる信号とを入力すると順
   次転送データを記憶すると共にこの記憶を計算機演算部
   に知らせるように機能し、前記入力用ＦＩＦＯメモリ装
   置から任意タイミングで転送データを読み込むことを特
   徴とする複合計算機システム。 ２ 計算機演算部、インターフエースを備えた計算機装
   置相互間をそれぞれ転送データ出力制御部、出力用ＦＩ
   ＦＯメモリおよび入力用ＦＩＦＯメモリ装置を介してデ
   ータバスおよび制御線を含むシステムバスにより結合し
   て成る複合計算機システムにおいて、前記転送データが
   前記出力用ＦＩＦＯメモリに計算機演算部から出力され
   ると、前記転送データ出力制御部は、データの出力を知
   らせる信号、システムバス使用中の信号およびデータ送
   信用クロツク信号を前記システムバスに出力するように
   機能し、前記出力用ＦＩＦＯメモリはデータ送信用クロ
   ツク信号に基いて、前記システムバス上に時系列的に転
   送すべきデータを出力し、前記入力用ＦＩＦＯメモリ装
   置は前記システムバス上に時系列的に出力される前記転
   送すべきデータおよびデータの出力を知らせる信号とを
   入力すると、順次転送データを記憶すると共に、この記
   憶を計算機演算部に知らせるように機能し、前記入力用
   ＦＩＦＯメモリ装置からこの知らせを受けた計算機演算
   部は前記入力用ＦＩＦＯメモリ装置から任意タイミング
   で転送データを読み込むことを特徴とする複合計算機シ
   ステム。