JPS62168251A - バス制御回路 - Google Patents
バス制御回路Info
- Publication number
- JPS62168251A JPS62168251A JP1055986A JP1055986A JPS62168251A JP S62168251 A JPS62168251 A JP S62168251A JP 1055986 A JP1055986 A JP 1055986A JP 1055986 A JP1055986 A JP 1055986A JP S62168251 A JPS62168251 A JP S62168251A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- microprocessor
- signal
- control circuit
- port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 8
- 101150043088 DMA1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプロセサシステムにおいてＤＭＡ機
能を有するポートのバス制御回路に関する。
能を有するポートのバス制御回路に関する。
（従来の技術）
従来、マイクロプロセサと、ＤＭＡ機能を有するポート
とがバスに接続されて構成式れたシステムにおいては、
バスの競合制御が行われてＤＭＡ機能を有するポートが
バス使用権を獲得してから内部処理を行い、それからバ
スサイクルを実行するように構成されていた。
とがバスに接続されて構成式れたシステムにおいては、
バスの競合制御が行われてＤＭＡ機能を有するポートが
バス使用権を獲得してから内部処理を行い、それからバ
スサイクルを実行するように構成されていた。
（発明が解決しようとする問題点）
上述した従来のシステムでは、バスの競合制御が行われ
てＤＭＡ機能を有するポートがバスの使川柳を獲得して
から、その後でバスサイクルを実行するまでの間、内部
処理のためにバスを占有するように構成されているので
、バスの使用効率が低下し、７ステムの処理能力が低下
するという欠点があった。
てＤＭＡ機能を有するポートがバスの使川柳を獲得して
から、その後でバスサイクルを実行するまでの間、内部
処理のためにバスを占有するように構成されているので
、バスの使用効率が低下し、７ステムの処理能力が低下
するという欠点があった。
本発明の目的は、マイクロプロセサがバスの使用権を有
しているときに、マイクロプロセサのパスサイクルの実
行状Ｍ’に示す第１の信号と、ＤＭＡｅｅ能を有するポ
ートからバス要求がめったときに、マイクロプロセサが
次のパスサイクルを実行する以前に上記バス要求を受付
け、バスを解放することを保証する期間を示す第２の信
号とをバスに付加し、バス競合制御回路によってバス使
用権が与えられる以前に内部的にバス使用権を獲得する
ことによって上記欠点を除去し、バスの使用効率を低下
させることがないように構成したバス制御回路を提供す
ることにある。
しているときに、マイクロプロセサのパスサイクルの実
行状Ｍ’に示す第１の信号と、ＤＭＡｅｅ能を有するポ
ートからバス要求がめったときに、マイクロプロセサが
次のパスサイクルを実行する以前に上記バス要求を受付
け、バスを解放することを保証する期間を示す第２の信
号とをバスに付加し、バス競合制御回路によってバス使
用権が与えられる以前に内部的にバス使用権を獲得する
ことによって上記欠点を除去し、バスの使用効率を低下
させることがないように構成したバス制御回路を提供す
ることにある。
（問題点を解決するための手段）
本発明によるバス制御回路は、バスマスタ機能を有する
マイクロプロセサと、マイクロプロセサのバススレーブ
機能、ならびにバスマスタ機能を有するＤＭＡ機能をも
ったポートと、メモリと、バス使用権を制御するための
バス競合制御回路とがバスに接続されているシステムに
おいて、ポートとバスとの間に接続して使用されている
ものである。
マイクロプロセサと、マイクロプロセサのバススレーブ
機能、ならびにバスマスタ機能を有するＤＭＡ機能をも
ったポートと、メモリと、バス使用権を制御するための
バス競合制御回路とがバスに接続されているシステムに
おいて、ポートとバスとの間に接続して使用されている
ものである。
上記構成においてバス制御回路は、第１および第２のフ
リップ７０ツブを具備し、バス競合制御回路によってポ
ートにバスの使用権が与えられる以前に、第１および第
２のフリップフロップにセット爆れた第１および第２の
信号を使用して内部的にバスの使用権を獲得できるよう
に構成したものである。
リップ７０ツブを具備し、バス競合制御回路によってポ
ートにバスの使用権が与えられる以前に、第１および第
２のフリップフロップにセット爆れた第１および第２の
信号を使用して内部的にバスの使用権を獲得できるよう
に構成したものである。
第１のフリップフロップは、マイクロプロセサがバス使
用権を有しているときに、マイクロプロセサのパスサイ
クルの実行状態を示す第１の信号をバスに付加してセッ
トするためのものである。
用権を有しているときに、マイクロプロセサのパスサイ
クルの実行状態を示す第１の信号をバスに付加してセッ
トするためのものである。
第２の２リツプフロツプは、ポートからバスの使用要求
があったときにマイクロプロセサが次のパスサイクルを
実行する以前にバスの使用要求を受付け、バスを解放す
ることを保証する期間を示す第２の信号をバスに付加し
てセットするためのものである。
があったときにマイクロプロセサが次のパスサイクルを
実行する以前にバスの使用要求を受付け、バスを解放す
ることを保証する期間を示す第２の信号をバスに付加し
てセットするためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるバス制御回路を使用したシステ
ムの一実施例を示すブロック図である。
ムの一実施例を示すブロック図である。
第２図は、第】図においてバスの使用権制御に使用する
信号線ヲ示した部分ブロック図である。
信号線ヲ示した部分ブロック図である。
第３図は、本発明によるバス制御回路の一実施例を示す
ブロック図である。
ブロック図である。
第４図は、第３図に示すバス制御回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
第１図を参照すると、マイクロプロセサｌと、マイクロ
プロセサｌのバススレーブとしても機能し、ＤＭＡ１能
を有するポート２と、メモリ３と、システムハス１１の
使用権を制御するためのバス競合制御回路４と、ポート
２と７ヌテムパス１１との間に挿入したバス制御回路１
００とによりシステムが構成されている。マイクロプロ
セサｌと、バス制御回路１００と、バス競合制御回路４
との間にはシステムバス１１のほかに、マイクロプロセ
サｌのバス要求信号線１２と、マイクロプロセサｌのバ
ス使用許可信号線１３と、ＤＭＡ機能を有するポート２
のバス要求信号線１４と、ＤＭＡ機能を有するポート２
のバス使用許可信号Ｍｉｓと、バスの使用状態を示すバ
ス使用状態信号線１６と、マイクロプロセサｌのパスサ
イクルの実行状態を示す第１の信号の信号線１７と、マ
イクロプロセサｌが信号［１４上のバス要求信号を受付
けて、次のパスサイクルを実行する以前にバスを解放す
ることを保証する期間を示す第２の信号の信号機１８と
が接続されている。第２図は、Ｊｇｆかる信号線の接続
を示すブロック図である。
プロセサｌのバススレーブとしても機能し、ＤＭＡ１能
を有するポート２と、メモリ３と、システムハス１１の
使用権を制御するためのバス競合制御回路４と、ポート
２と７ヌテムパス１１との間に挿入したバス制御回路１
００とによりシステムが構成されている。マイクロプロ
セサｌと、バス制御回路１００と、バス競合制御回路４
との間にはシステムバス１１のほかに、マイクロプロセ
サｌのバス要求信号線１２と、マイクロプロセサｌのバ
ス使用許可信号線１３と、ＤＭＡ機能を有するポート２
のバス要求信号線１４と、ＤＭＡ機能を有するポート２
のバス使用許可信号Ｍｉｓと、バスの使用状態を示すバ
ス使用状態信号線１６と、マイクロプロセサｌのパスサ
イクルの実行状態を示す第１の信号の信号線１７と、マ
イクロプロセサｌが信号［１４上のバス要求信号を受付
けて、次のパスサイクルを実行する以前にバスを解放す
ることを保証する期間を示す第２の信号の信号機１８と
が接続されている。第２図は、Ｊｇｆかる信号線の接続
を示すブロック図である。
第３図はシステムパス１１ならびにポート２とともに、
本発明によるバス制御回路１００の一実施例を示すブロ
ック図である。第３図において、Ｓは第１のクリップフ
ロップ、６は第２のフリップフロップ、７はＯＲゲート
である。
本発明によるバス制御回路１００の一実施例を示すブロ
ック図である。第３図において、Ｓは第１のクリップフ
ロップ、６は第２のフリップフロップ、７はＯＲゲート
である。
第１図〜第４図において、マイクロプロセサｌがシステ
ムパス１１を占有しているときには信号線１６上のバス
使用状態信号が％ １１である。このときにＤＭＡ機能
を有するポート２がシステムバス１１の使用を要求する
ならば、信号線１４上のバス要求信号によりバス競合制
御回路４とマイクロプロセサｌとに上記要求が通知され
る。バスサイクルの終了時点で信号［１４上のバス要求
信号が１１１であった場合には、マイクロプロセサｌは
信号線１６上のバス使用状態信号を％Ｑｌにしてシステ
ムバス１１を解放する。バス競合制御回路４は、信号線
１６上のバス使用状態信号と信号線１４上のバス要求信
号とを監視し、パス解放状態、すなわち、信号線１６上
のバス使用状態信号が％Ｑｌであって、信号線１４上の
バス要求が％１１であった場合には、信号線ｌｓ上のパ
ス使用許可信号をｔＩＩにして、ＤＭＡ機能を有するポ
ート２に対してシステムバス１１の使用権を与える。
ムパス１１を占有しているときには信号線１６上のバス
使用状態信号が％ １１である。このときにＤＭＡ機能
を有するポート２がシステムバス１１の使用を要求する
ならば、信号線１４上のバス要求信号によりバス競合制
御回路４とマイクロプロセサｌとに上記要求が通知され
る。バスサイクルの終了時点で信号［１４上のバス要求
信号が１１１であった場合には、マイクロプロセサｌは
信号線１６上のバス使用状態信号を％Ｑｌにしてシステ
ムバス１１を解放する。バス競合制御回路４は、信号線
１６上のバス使用状態信号と信号線１４上のバス要求信
号とを監視し、パス解放状態、すなわち、信号線１６上
のバス使用状態信号が％Ｑｌであって、信号線１４上の
バス要求が％１１であった場合には、信号線ｌｓ上のパ
ス使用許可信号をｔＩＩにして、ＤＭＡ機能を有するポ
ート２に対してシステムバス１１の使用権を与える。
一方、第１の２リツプフロツプＳは、信号線１４上のバ
ス要求信号をマイクロプロセサｌが受付けて、次のパス
サイクルを実行する以前にシステムバス１１を解放する
ことを保証する期間を示す信号８１ａ上の第２の信号の
後縁のタイミングでサンプリングし、これによって信号
８１４上のバス要求信号がｔＩ Ｉになると、信号線１
８上の第２の信号の次の後縁でセットされる。第１のク
リップフロップ５がセットされると、信号線１９上の第
１の７リツプフロツグ出力信号が−１１になる。
ス要求信号をマイクロプロセサｌが受付けて、次のパス
サイクルを実行する以前にシステムバス１１を解放する
ことを保証する期間を示す信号８１ａ上の第２の信号の
後縁のタイミングでサンプリングし、これによって信号
８１４上のバス要求信号がｔＩ Ｉになると、信号線１
８上の第２の信号の次の後縁でセットされる。第１のク
リップフロップ５がセットされると、信号線１９上の第
１の７リツプフロツグ出力信号が−１１になる。
第２のフリップフロッグ６１ｄ、信号線１９上の第２の
フリップフロッグ出力信号をマイクロプロセサｌのバス
サイクルの実行状態を示す信号線１７上の第１の信号の
後縁、すなわち、パスサイクルの終了時点のタイミング
でサンプリングし、これによって信号線１９上の第１の
クリップフロップ出力信号が％１１になると、信号＋Ｗ
１７上の信号の次の後縁でセットされる。第２のフリッ
プフロップ６がセットされると、信号８２０上の第２の
７リップフロップ出力信号が％ １１になる。
フリップフロッグ出力信号をマイクロプロセサｌのバス
サイクルの実行状態を示す信号線１７上の第１の信号の
後縁、すなわち、パスサイクルの終了時点のタイミング
でサンプリングし、これによって信号線１９上の第１の
クリップフロップ出力信号が％１１になると、信号＋Ｗ
１７上の信号の次の後縁でセットされる。第２のフリッ
プフロップ６がセットされると、信号８２０上の第２の
７リップフロップ出力信号が％ １１になる。
したがって、バス競合制御回路４から信号線１５へのパ
ス使用許可信号が％ｌＩになる以前に、信号線２０上の
第２のフリップフロップ６の出力信号が１１１になり、
ＤＭＡ機能を有するポート２に対する信号線２１上のパ
ス使用許可信号が一１＃Ｋｌ）、システムバス１１の使
用権が与えられる。このように、バス制御回路１００を
構成することにより、バスの競合制御が行われている時
点で、既にパスの使用が許可されているため、ＤＭＡ機
能を有するポート２は内部処理を行うことができる。す
なわち、パスの競合制御機能とＤＭＡＩａ能とを有する
ポート２の内部処理を同時に実行することができる。
ス使用許可信号が％ｌＩになる以前に、信号線２０上の
第２のフリップフロップ６の出力信号が１１１になり、
ＤＭＡ機能を有するポート２に対する信号線２１上のパ
ス使用許可信号が一１＃Ｋｌ）、システムバス１１の使
用権が与えられる。このように、バス制御回路１００を
構成することにより、バスの競合制御が行われている時
点で、既にパスの使用が許可されているため、ＤＭＡ機
能を有するポート２は内部処理を行うことができる。す
なわち、パスの競合制御機能とＤＭＡＩａ能とを有する
ポート２の内部処理を同時に実行することができる。
（発明の効果）
以上説明したように本発明は、マイクロプロセサがパス
の使用権を有しているときに、マイクロプロセサのパス
サイクルの実行状９に示す第１の信号と、ＤＭＡ機能を
有するポートからバス要求があったときに、マイクロプ
ロセサが次のバスサイクルを実行する以前に上記バス要
求を受付け、バスを解放することを保証する期間ケ示す
第２の信号とをパスに付加し、バス競合制御回路によっ
てバス使用権を獲得することによって、バスの競合制御
とＤＭＡ機能を有するポートの内部処理とを同゛時に実
行することが可能になり、内部処理を実行するためのバ
スの占有時間を余分にとる必要がないので、パスの使用
効率が向上し、システムの処理能力を高めることができ
るという効果がある。
の使用権を有しているときに、マイクロプロセサのパス
サイクルの実行状９に示す第１の信号と、ＤＭＡ機能を
有するポートからバス要求があったときに、マイクロプ
ロセサが次のバスサイクルを実行する以前に上記バス要
求を受付け、バスを解放することを保証する期間ケ示す
第２の信号とをパスに付加し、バス競合制御回路によっ
てバス使用権を獲得することによって、バスの競合制御
とＤＭＡ機能を有するポートの内部処理とを同゛時に実
行することが可能になり、内部処理を実行するためのバ
スの占有時間を余分にとる必要がないので、パスの使用
効率が向上し、システムの処理能力を高めることができ
るという効果がある。
第１図は、本発明によるバス制御回路を使用し九システ
ムの一実施例を示すブロック図である。 第２図は、第１図においてバスの使用権制御に使用する
信号′ｆＭを示した部分ブロック図である。 第８図は、本発明によるバス制御回路の一実施例を示す
ブロック図である。 第４図は、第８図に示すバス制御回路の動作を示すタイ
ミングチャートである。 ｌ・・・マイクロプロセサ ２・・・ポート ３・、・メそり ４・・・パス競合制御回路 ５．６・・・フリップフロップ ７・・・ＯＲゲート １００・・・パス制御回路 １１−拳・システムバス １２〜２２・・・信号線
ムの一実施例を示すブロック図である。 第２図は、第１図においてバスの使用権制御に使用する
信号′ｆＭを示した部分ブロック図である。 第８図は、本発明によるバス制御回路の一実施例を示す
ブロック図である。 第４図は、第８図に示すバス制御回路の動作を示すタイ
ミングチャートである。 ｌ・・・マイクロプロセサ ２・・・ポート ３・、・メそり ４・・・パス競合制御回路 ５．６・・・フリップフロップ ７・・・ＯＲゲート １００・・・パス制御回路 １１−拳・システムバス １２〜２２・・・信号線
Claims (1)
- バスマスタ機能を有するマイクロプロセサと、前記マイ
クロプロセサのバススレーブ機能、ならびにバスマスタ
機能を有するＤＭＡ機能をもつたポートと、メモリと、
バス使用権を制御するためのバス競合制御回路とがバス
に後続されているシステムにおいて前記ポートと前記バ
スとの間に接続して使用されるバス制御回路であつて、
前記マイクロプロセサが前記バス使用権を有していると
きに前記マイクロプロセサのバスサイクルの実行状態を
示す第１の信号を前記バスに付加してセットするための
第１のフリップフロップと、前記ポートから前記バスの
使用要求があつたときに前記マイクロプロセサが次のバ
スサイクルを実行する以前に前記バスの使用要求を受付
け、前記バスを解放することを保証する期間を示す第２
の信号をバスに付加してセットするための第２のフリッ
プフロップとを具備し、前記バス競合制御回路によつて
前記ポートに前記バスの使用権が与えられる以前に、前
記第１および第２の信号により内部的に前記バスの使用
権を獲得することができるように構成したことを特徴と
するバス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055986A JPS62168251A (ja) | 1986-01-21 | 1986-01-21 | バス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055986A JPS62168251A (ja) | 1986-01-21 | 1986-01-21 | バス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62168251A true JPS62168251A (ja) | 1987-07-24 |
Family
ID=11753606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055986A Pending JPS62168251A (ja) | 1986-01-21 | 1986-01-21 | バス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62168251A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219954A (ja) * | 1988-06-29 | 1990-01-23 | Internatl Business Mach Corp <Ibm> | データ処理システム及びデータ通信バス・システム |
| JPH02176958A (ja) * | 1988-12-28 | 1990-07-10 | Oki Electric Ind Co Ltd | データ転送制御方法 |
-
1986
- 1986-01-21 JP JP1055986A patent/JPS62168251A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219954A (ja) * | 1988-06-29 | 1990-01-23 | Internatl Business Mach Corp <Ibm> | データ処理システム及びデータ通信バス・システム |
| JPH02176958A (ja) * | 1988-12-28 | 1990-07-10 | Oki Electric Ind Co Ltd | データ転送制御方法 |
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