JPH04127260A - マルチプロセッサシステムの排他制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的〕 （産業上の利用分野） 本発明は、マルチプロセッサシステムにおける排他制御
回路に関する。

（従来の技術） 従来、マルチプロセッサシステムにおいてプロセッサ間
の排他を取得して処理を実行する手順は下記の通りであ
る。

■排他の取得を要する処理を実行しようとするプロセッ
サが排他を取得するための要求を行なう。

■上記排他取得を行なったプロセッサは、要求が受は付
けられたことを確認したのち実行しようとした処理を開
始する。

なお、要求が受は付けられない場合としては、次の場合
がある。

１）自分自身か以前に取得した排他が未だ解除されてい
ない場合。

２）他のプロセッサが済に排他を取得している場合。

３）自分より優先度の高いプロセッサが排他取得要求を
行なっている場合。

■上記■での処理が完了した時点でそのプロセッサは排
他を解除する。

ここて■における排他の解除は処理が完了した時点、す
なわち相手先の装置に対する要求がシステムバスに出力
されたのちに行なわれるため、システムバスの負荷が上
がると、相手先の装置に対する要求の出力が待たされて
しまい、排他の解除も延ばされることになる。したがっ
て■の１）で述べたような状況が発生してしまい、自分
自身で取得した排他が解除されるまで、次の排他の取得
要求は受は付けられなかった。

（発明か解決しようとする課題） 上述したように従来のマルチプロセッサシステムでは、
排他の解除は処理が完了した時点、すなわち相手先の装
置に対する要求がシステムバスに出力されたのちに行な
われるため、システムバスの負荷が上がると、相手先の
装置に対する要求の出力が待たされてしまい、排他の解
除も延ばされることになる。このため、プロセッサが排
他処理を行なうためには先に取得された排他が解除され
るのを待たなければなかった。

本発明は、このような従来の欠点を除去するためになさ
れたもので、先に取得された排他が自プロセッサにより
取得されたものであるならば、それが解除されることを
待つことなく次の排他処理を行なうことを可能とするこ
とにより、処理の高速化を図るマルチプロセッサシステ
ムの排他制御回路を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 上記従来の目的を達成する本発明の排他制御回路は、複
数のプロセッサから構成されているマルチプロセッサシ
ステムにおいて、プロセッサがメモリアクセス、プロセ
ッサ間通信、入出力処理等を実行する際、１つのプロセ
ッサが独占的に処理を行なうためにプロセッサ間での排
他をとる排他制御手段と、自プロセッサが排他を取得し
ている最中に自プロセッサにより実行された排他取得の
要求数をカウントする排他取得要求カウンタと、前記排
他取得要求カウンタにカウントされた要求数がオーバー
フローした場合に新たな要求の受付けを禁止する排他取
得要求禁止手段と、排他取得要求カウンタに１つ以上の
要求数がカウントされている場合に排他の解除を禁止す
る排他解除禁止手段とを備えたことを特徴とする。

（作　用） 本発明では、先に取得された排他が自プロセッサにより
取得されたものであるならば、それが解除されることを
待つことなく次の排他処理を行なうことが可能となる。

（実施例） 以下、本発明の実施例について図面を参照して詳細に説
明する。

第１図に本発明を適用するマルチプロセッサシステムの
概要を示す。図において、システムバス１００を介して
複数のプロセッサ２００とメモリ３００とチャネル４０
０が接続されており、各装置間のデータ転送はシステム
バス１００を介して実行される。

第２図に本発明の一実施例による排他制御回路の構成ブ
ロック図を示す。

本実施例による排他制御回路は、第１図に示したプロセ
ッサ２００に組込まれており、マイクロプログラム制御
部２０１と、デコーダ２０３と、バス取得制御部２０５
と、排他取得フリップフロップ２０８と、排他取得要求
カウンタ２０９を備える。また、３０１〜３０５はＡＮ
Ｄゲート、１１０はシステムバス１００の中の信号線で
あり、本信号線１１０がアクティブ（０真値）であれば
排他取得中であることを示す。１２１，１２２゜１２３
もそれぞれシステムバス１００中の信号線であり、各プ
ロセッサ２００の排他取得要求信号（０真値）が送られ
る。

上記マイクロプログラム制御部２０１は、マイクロプロ
グラムのアドレス制御を行い、マイクロ命令２０２を出
力する。デコーダ２０３は、マイクロプログラム制御部
２０１より出力されたマイクロ命令２０２をデコードす
る。ここで、２０４は、排他取得要求信号（１真値）で
あり、反転されて信号線１２１へ出力される。また、２
０６は排他解除要求信号（１真値）であり、バス取得制
御部２０５へ送られる。２０７は、排他解除信号（１真
値）であり、バス取得制御部２０５より出力される。バ
ス取得制御部２０５は、システムバス１００の取４及び
システムバス１００への情報転送の制御を行う。排他取
得フリップフロップ２０８は、自プロセッサが排他を取
得中である場合にセットされる。排他取得要求カウンタ
２０９は排他取得フリップフロップ２０８がセット中に
排他取得要求信号２０４がアクティブになった場合にカ
ウントアツプされる。

また、２１０は排他取得要求カウンタ２０９のカウント
数が１以上の場合にアクティブとなる信号（１真値）、
２１１は排他取得要求カウンタ２０９のカウント数がオ
ーバーフローした場合にアクティブとなる信号（１真値
）である。

第１図に示すようなマルチプロセッサシステムにおいて
、あるプロセッサ２００がメモリ３００にアクセスする
際や、チャネル４００との間で入出力処理を行なう際、
また他のプロセッサとの間でデータ転送を行なう場合に
、相手側の装置を独占的に使用したい場合がある。この
ためにプロセッサ２００間で排他をとるという制御が行
なわれる。

第２図を用いて排他取得の制御について説明する。プロ
セッサ２００が排他を取得する場合、その実行はマイク
ロ命令２０２によって実現される。

まずマイクロプログラム制御部２０１から排他を取得す
るための要求を含んだマイクロ命令２０２が出力される
。これがデコーダ２０３によってデコードされ、排他取
得要求信号２０４及びシステムバス１００上の信号線１
２１がアクティブとなる。

このとき自プロセッサより優先度の高いプロセッサが排
他取得要求を行なっている場合（信号線１２２．１２３
のいずれかがアクティブの場合）、またはすでに排他が
取得されている場合（信号線１１０がアクティブの場合
）には排他取得フリップフロップ２０８のセットが禁止
される。

排他取得フリップフロップ２０８の出力はＡＮＤゲート
３０２を介してマイクロプログラム制御部２０１に入力
されており、マイクロプログラム制御部２０１ではこの
排他取得フリップフロップ２０８の出力がアクティブで
なければ再び排他を取得するための要求を含んだマイク
ロ命令２０２を出力する。そして信号線１１０，１２２
，１２３がアクティブでなくなれば、排他取得フリップ
フロップ２０８がセットされ、信号線１１０がアクティ
ブとなり、プロセッサは排他を取得できる。

また、マイクロプログラム制御部２０１は排他取得フリ
ップフロップ２０８がセットされたことによりマイクロ
プログラムの処理を先に進める。

次に排他を解除する場合であるが、この場合もマイクロ
命令２０２によって実現される。マイクロプログラム制
御部２０１からは排他を解除するための要求を含んだマ
イクロ命令２０２が出力される。これはデコーダ２０３
によってデコードされ、排他解除要求信号２０６がアク
ティブとなり、バス取得制御部２０５へ送られる。

バス取得制御部２０５ではシステムバス１００の取得制
御を行なっており、排他処理の対象である装置へのアク
セスをシステムバス１００へ出力したのち、排他解除信
号２０７をアクティブとする。このとき排他取得要求カ
ウンタ２０９にカウントされている要求数かＯであれば
、排他解除信号２０７はＡＮＤゲート３０４を介して排
他取得フリップフロップ２０８のリセット入力に入力さ
れ、排他取得フリップフロップ２０８をリセットする。

こうしてプロセッサは排他の解除を行なう。

このように排他の解除は相手先への要求がシステムバス
１００へ出力されたのちに実行されるため、システムバ
スの負荷が上がると待ちが発生してしまう。一方、これ
とは関係なくマイクロプログラムは処理を先に進めてい
るため次の排他取得要求を行なう場合がある。

以下、このような場合の動作について説明する。

以前に取得した排他は未だ解除されていないので排他取
得フリップフロップ２０８はセット状態である。ここで
、排他取得要求信号２０４がアクティブになると排他取
得要求カウンタ２０９がカウントアツプされる。排他取
得要求カウンタ２０９に１つ以上の要求数かカウントさ
れていると信号２］０はアクティブとなるため、この状
態で以前に取得（〜だ排他を解除するために排他解除信
号２０７がアクティブとなっても、信号２１．０により
禁止される。よって、排他取得フリップフロップ２０８
はリセットされず、代わりに排他取得要求カウンタ２０
９がカウントダウされる。

二うしてプロセッサ２００は、先に自ブロセッナによっ
て取得した排他が解除されていない状態ｒも次の排他処
理を行なうことができる。

なお、排他取得要求カウンタ２０９がオーバー−７０−
した場合には信号２１コがアクティブとなる。したがっ
て、排他取得フリップフロップ２０８の出力を信号２１
１により禁止してマイクロプログラム制御部２０１に送
ることにより、マイク［ｌプログラムの処理が先に進む
ことを防止している。

［発明の効果］ 以上説明したように本発明のマルチプロセッサシステム
の排他制御回路によれば、先に取得された排他が自プロ
セッサにより取得されたものであるならば、それが解除
されることを待つことなく次の排他処理を行なうことを
可能とすることにより、処理の高速化か実現される。

【図面の簡単な説明】

第１図は本発明を適用するマルチプロセッサシステムの
概要を示すブロック図、第２図は本発明の一実施例によ
る排他制御回路の構成プロ・ツク図である。 １００・・・システムバス、２００・・、プロセ、ツサ
、２０１−＝マイクロプログラム制御部、２０２・・・
マイクロ命令、２０３・・・デコーダ、２０４・・・排
他取得要求信号、２０５・・・バス取得制御部、２０６
・・・排他解除要求信号、２０７・・・排他解除信号、
２０８・・・排他取得フリップフロップ、２０９・・・
排他取得要求カウンタ。 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 　複数のプロセッサから構成されているマルチプロセッ
   サシステムにおいて、 プロセッサがメモリアクセス、プロセッサ間通信、入出
   力処理等を実行する際、１つのプロセッサが独占的に処
   理を行なうためにプロセッサ間での排他をとる排他制御
   手段と、 自プロセッサが排他を取得している最中に自プロセッサ
   により実行された排他取得の要求数をカウントする排他
   取得要求カウンタと、 前記排他取得要求カウンタにカウントされた要求数がオ
   ーバーフローした場合に新たな要求の受付けを禁止する
   排他取得要求禁止手段と、 排他取得要求カウンタに１つ以上の要求数がカウントさ
   れている場合に排他の解除を禁止する排他解除禁止手段
   とを備えたことを特徴とするマルチプロセッサシステム
   の排他制御回路。