JPH03122744A

JPH03122744A - コンピュータシステム

Info

Publication number: JPH03122744A
Application number: JP26118689A
Authority: JP
Inventors: Yasuo Imanishi; 泰雄今西
Original assignee: Yokogawa Medical Systems Ltd
Current assignee: GE Healthcare Japan Corp
Priority date: 1989-10-05
Filing date: 1989-10-05
Publication date: 1991-05-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、コンピュータシステムに関し、さらに詳し
くは、ＣＰＵと周辺装置のバスの取合いを無くして処理
速度の低下を防止したコンピュータシステムに関する。

［従来の技術］従来のコンピュータシステムの一例を第５図に示す。

このコンピュータシステム５１では、バス５２に、ＣＰ
Ｕ５４と、主記憶装置５５と、ハードディスクコントロ
ーラ５６と、磁気テープコントローラ５８と、デイスプ
レィコントローラ６０と。

キーボード１２とが接続されている。また、ハードディ
スクコントローラ５６．磁気テープコントローラ５８．
デイスプレィコントローラ６０には、ハードディスク装
置７．磁気テープ装置９．デイスプレィ装置１１などの
周辺装置が接続されている。

ＣＰＵ５４は、バス５２を介して主記憶装置５５からプ
ログラムをフェッチすると共に割込制御を行う。

また、主記憶装置５５は、バス５２を介して磁気ディス
ク装置７等とＤＭＡによるデータ転送を行う。

７５はバス調停回路で、所定の優先順序に従ってバス５
２の使用権を与え、バスの取合いを調整している。

［発明が解決しようとする課題］上記従来のコンピュータシステム５１では、主記憶装置
５５と周辺装置の間で例えば画像データのような大容量
のデータをＤＭＡにより転送している間は、ＣＰＵ５４
がバス５２を使用することが出来ず、ＣＰＵ５４の見掛
は上の処理速度が低下してしまう問題点がある。

また、このために、例えばデイスプレィ装置１１やキー
ボード１２を介してのマン／マシンインタフェースにお
ける応答速度が低下し、作業の円滑化が妨げられている
。

そこで、この発明の目的は、バス構成を改良し、ＣＰＵ
のバス待ちによる処理速度低下を防止したコンピュータ
システムを提供することにある。

［課題を解決するための手段］この発明のコンピュータシステムは、ＣＰＵがプログラ
ムフェッチおよび割込制御を行うためのＣＰＵバスと周
辺装置が主記憶装置に対してＤＭＡによるデータ転送を
行うためのＤＭＡバスとを別個に有し、主記憶装置は２
以上の独立したメモリブロックを有すると共に各メモリ
ーブロックは２ポートのアクセス端子を有し、その２ポ
ートのアクセス端子の一方は前記ＣＰＵバスに接続され
、他方は前記ＤＭＡバスに接続されていることを構成上
の特徴とするものである。

［作用］この発明のコンピュータシステムでは、ＣＰＵバスとＤ
ＭＡバスの２つのバスを別個に有し、それらのバスの両
方から主記憶装置にアクセスできるようになっている。

そして、ＣＰＵは、ＣＰＵバスを介して主記憶装置にア
クセスし、プログラムフェッチおよび割込制御を行う。

一方、周辺装置は、ＤＭＡバスを介して主記憶装置にア
クセスし、データ転送を行う。

そこで、ＣＰＵと周辺装置の間でバスの取合いが起こら
ない。また、主記憶装置は２以上の独立したメモリーブ
ロックを有しているため、ＣＰＵがアクセスするメモリ
ーブロックと周辺装置がアクセスするメモリーブロック
とが異なる場合には競合を生じない。但し、たまたま同
じメモリーブロックにアクセスしたときには競合を生じ
るが、その確率はメモリーブロックの数を増やすほど小
さくなる。

従って、ＣＰＵは、実質的に待たされることなく主記憶
装置にアクセスできるようになり、処理速度の低下が防
止される。

［実施例］以下、図に示す実施例に基づいてこの発明をさらに詳し
く説明する。なお、これによりこの発明が限定されるも
のではない。

第１図はこの発明の一実施例のコンピュータシステム１
を示すものである。

このコンピュータシステム１では、ＣＰＵバス２と、Ｄ
ＭＡバス３とが別個に設けられている。

ＣＰＵ４は、第２１こ示す如き構成で、マイクロプロセ
ッサ２１と、アドレスデコーダ２２と。

バスドライバ２３と、インターラブドハンドラ２４と、
バス調停回路２５とを有している。前記バスドライバ２
３からは、アドレスＡＤとデータＤがＣＰＵバス２に接
続され、インターラブドハンドラ２４からは割込制御信
号ＩＮＴがＣＰＵバス２に接続されている。また、バス
調停回路２５からは、ＤＭＡ制御信号がＤＭＡバス３に
接続されている。

主記憶装置５は、第３図に示す如き構成で、４つのメモ
リーブロック３０，３１，３２．３３を有し、各メモリ
ーブロックはメモリーコントローラＭＣとメモリー素子
ＭＣＬとからなっている。

各メモリーブロックは、２ポートのアクセス端子を持ち
、その一方はメモリーブロックセレクタ３５を介してＣ
ＰＵバス２にアクセスでき、他方はメモリーブロックセ
レクタ３６を介してＤＭＡバス３にアクセスすることが
出来る。

ハードディスクコントローラ６、磁気テープコントロー
ラ８．デイスプレィコントローラ１０は、それぞれイン
ターラブドリクエスタＩＲと、コントロールスティタス
レジスタＣＳＲと、ＤＭＡコントローラＤＭＡＣとを有
し、インターラブドリクエスタＩＲとコントロールステ
ィタスレジスタＣ３ＲはＣＰＵバス２に接続され、Ｄ　
Ｍ　ＡコントローラＤＭＡＣはＤＭＡバス３に接続され
ている。

また、ＣＰＵバス２には、キーボード１２が接続されて
いる。

次に、第４図のタイムチャートを参照して、コンピュー
タシステム１の作動を説明する。なお、第４図において
、図中の番号３０〜３３は主記憶装置５のメモリーブロ
ックの番号である。

まず、第４図の左端の状態では、ＣＰＵ４が主記憶装置
５のメモリーブロック３１にアクセスしている。

ＣＰＵ４が主記憶装置５のメモリーブロック３１にアク
セスしている途中に、ハードディスクコントローラ６が
主記憶装置５のメモリーブロック３０にアクセスしてく
るが、両メモリーブロックが異なるためこのアクセスは
成功する。

以後、メモリーブロックが異なるため、ＣＰＵ４もハー
ドディスクコントローラ６も同時に主記憶装置５にアク
セスすることが出来る。

時刻■では、ハードディスクコントローラ６が主記憶装
置５のメモリバンク３０にアクセスしており、そこに新
たにＣＰＵ４がアクセスしようとした場合を示している
。このとき、主記憶装置５は先着優先でアクセスを許可
するため、ＣＰＵ４のアクセスは保留され、先着のハー
ドディスクコントローラ６のアクセスが終了するまで待
ち状態となる。Ｗ（３０）は、メモリーブロック３０に
対する待ち状態を表わしている。

時刻■では、ハードディスクコントローラ６のメモ、リ
ーブロック３０へのアクセスが終了したため、ＣＰＵ４
はメモリーブロック３０にアクセスできるようになる。

次に、時刻■では、ＣＰＵ４がメモリーブロック３２に
アクセスしており、そこに磁気テープコントローラ８が
新たにアクセスしようとしている。

このとき、磁気テープコントローラ８は、先着のＣＰＵ
４のアクセスが終了するまで待ち状態Ｗ（３２）となり
、アクセスが終了した時刻■でアクセスが可能となる。

以上のようにして、ＣＰＵ４は、ＤＭＡによるデータ転
送に妨げられずに主記憶装置５にアクセスできるため、
バス待ちのための処理速度の低下を回避できるようにな
る。なお、同じメモリーブロックにアクセスしようとし
たときは待ち状態になるが、このような状態が起こる確
率は小さいため、問題にならない。

また、上記コンピュータシステム１では、割込制御がＣ
ＰＵバス２側にあるため、ＤＭＡによるデータ転送に妨
げられない。そこで、マン／マシンインタフェースにお
ける応答速度の低下がなく、作業を円滑に進めることが
出来るようになる。

他の実施例としては、主記憶装置５におけるメモリーブ
ロックの数を２．３．５以上としたものが挙げられる。

ＣＰＵの待ち状態をできるだけ回避するという観点から
は、メモリーブロックの数が多い方が好ましい。

［発明の効果］この発明のコンピュータシステムによれば、ＣＰＵバス
とＤＭＡバスとが別個にあり、且つ、主記憶装置が複数
のメモリーブロックと２ポートのアクセス端子を有する
ため、ＤＭＡ転送に妨げられずにＣＰＵが主記憶装置に
アクセス出来るようになる。そこで、処理速度の低下を
回避でき、より高速の処理が可能となる。

また、ＣＰＵ、＜ス側に割込制御があるため、ＤＭＡ転
送に妨げられることなく割込処理を行うことができ、例
えばマン／マシンインタフェースにおける応答を円滑に
処理できるようになる。

さらに、ＣＰＵバス側ではバス調停が不要となるため、
このためのオーバヘッドを低減できるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例のコンピュータシステムの
ブロック図、第２図は第１図に示す実施例装置における
ＣＰＵの内部構成ブロック図、第３図は同主記憶装置の
内部構成ブロック図、第４図は第１図に示す実施例装置
の作動を説明するためのタイムチャート、第５図は従来
のコンビュ−タシステムの一例のブロック図である。（符号の説明）１・・・コンピュータシステム２・・・ＣＰＵバス３・・・ＤＭＡバス４・・・ＣＰＵ５・・・主記憶装置６・・・ハードディスクコントローラ８・・・磁気テープコントローラ１０・・・デイスプレィコントローラ１２・・・キーボード。

Claims

【特許請求の範囲】

１、ＣＰＵがプログラムフェッチおよび割込制御を行う
ためのＣＰＵバスと周辺装置が主記憶装置に対してＤＭ
Ａによるデータ転送を行うためのＤＭＡバスとを別個に
有し、主記憶装置は２以上の独立したメモリーブロック
を有すると共に各メモリーブロックは２ポートのアクセ
ス端子を有し、その２ポートのアクセス端子の一方は前
記ＣＰＵバスに接続され、他方は前記ＤＭＡバスに接続
されていることを特徴とするコンピュータシステム。