JPH09114793A - マルチプロセッサシステム及びその割り込み処理方法 - Google Patents
マルチプロセッサシステム及びその割り込み処理方法Info
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- JPH09114793A JPH09114793A JP27387295A JP27387295A JPH09114793A JP H09114793 A JPH09114793 A JP H09114793A JP 27387295 A JP27387295 A JP 27387295A JP 27387295 A JP27387295 A JP 27387295A JP H09114793 A JPH09114793 A JP H09114793A
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Abstract
(57)【要約】
【課題】 マルチプロセッサにおいて入出力制御装置か
らの割り込み負荷分散を図る。 【解決手段】 プロセッサの処理レベルを格納したＣＳ
ＴＳレジスタとそれを読みだし，優先判断を行い，プロ
セッサへ割り込む手段を有する。 【効果】アイドル状態のプロセッサが全くない場合，処
理レベルの最も低いプロセッサへの割り込みを行うこと
ができる。
らの割り込み負荷分散を図る。 【解決手段】 プロセッサの処理レベルを格納したＣＳ
ＴＳレジスタとそれを読みだし，優先判断を行い，プロ
セッサへ割り込む手段を有する。 【効果】アイドル状態のプロセッサが全くない場合，処
理レベルの最も低いプロセッサへの割り込みを行うこと
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は，情報処理装置に関
し，詳しくは，システムバスに複数の中央情報処理装置
（ＣＰＵ）が接続された密結合方式マルチプロセッサシ
ステムと，それに用いられるマルチプロセッサシステム
の割り込み処理方式に関する。
し，詳しくは，システムバスに複数の中央情報処理装置
（ＣＰＵ）が接続された密結合方式マルチプロセッサシ
ステムと，それに用いられるマルチプロセッサシステム
の割り込み処理方式に関する。
【０００２】
【従来の技術】従来，特開平２−８２３４３号公報（以
下，従来技術１と呼ぶ）には，マルチプロセッサの割り
込み処理方式が提案されている。この方式は，割り込み
を受け付けるプロセッサが個別に判断することによっ
て，信号線の数を減らし，かつ故障に強い割り込み処理
方式が得られるようにした構成を有する。この従来技術
１では，プロセッサが単に割り込み受付け可能か否かを
表すビジー（ＢＵＳＹ）信号を出力し，本信号に基づ
き，入出力制御装置が割り込みを行うプロセッサを決定
するものである。
下，従来技術１と呼ぶ）には，マルチプロセッサの割り
込み処理方式が提案されている。この方式は，割り込み
を受け付けるプロセッサが個別に判断することによっ
て，信号線の数を減らし，かつ故障に強い割り込み処理
方式が得られるようにした構成を有する。この従来技術
１では，プロセッサが単に割り込み受付け可能か否かを
表すビジー（ＢＵＳＹ）信号を出力し，本信号に基づ
き，入出力制御装置が割り込みを行うプロセッサを決定
するものである。
【０００３】
【発明が解決しようとする課題】しかしながら，全プロ
セッサが割り込み受付け不可である場合においては，入
出力制御装置は，割り込み要求をプロセッサが受け取っ
てもらえず，従って，次の処理を行えず，スループット
を低下させるか，または，入出力制御装置内に処理要求
をスタックして，次の処理を行うといった複雑な制御を
入出力制御装置内にとり込むのいずれかを行う必要があ
る。
セッサが割り込み受付け不可である場合においては，入
出力制御装置は，割り込み要求をプロセッサが受け取っ
てもらえず，従って，次の処理を行えず，スループット
を低下させるか，または，入出力制御装置内に処理要求
をスタックして，次の処理を行うといった複雑な制御を
入出力制御装置内にとり込むのいずれかを行う必要があ
る。
【０００４】そこで，本発明の技術的課題は，マルチプ
ロセッサにおいて，入出力制御装置からの割り込み負荷
分担を図り，アイドルプロセッサが全く無い場合，処理
レベルの最も低いプロセッサに割り込みを行うことがで
きるマルチプロセッサの割り込み処理方法及びそれを実
施するためのマルチプロセッサシステムを提供すること
にある。
ロセッサにおいて，入出力制御装置からの割り込み負荷
分担を図り，アイドルプロセッサが全く無い場合，処理
レベルの最も低いプロセッサに割り込みを行うことがで
きるマルチプロセッサの割り込み処理方法及びそれを実
施するためのマルチプロセッサシステムを提供すること
にある。
【０００５】
【課題を解決するための手段】本発明のマルチプロセッ
サの割り込み処理方法は，複数のプロセッサと，各プロ
セッサにアクセス可能な入出力装置とを備え，これらプ
ロセッサと入出力装置とが共通バスを介して接続されて
いる密結合型マルチプロセッサシステムの割り込み処理
方法において，前記各プロセッサは，当該プロセッサシ
ステムにおける現在の処理レベルを示す状態レジスタを
備え，前記入出力装置では，前記各プロセッサの処理レ
ベルを判断することによって割り込みを行うことを特徴
とする。
サの割り込み処理方法は，複数のプロセッサと，各プロ
セッサにアクセス可能な入出力装置とを備え，これらプ
ロセッサと入出力装置とが共通バスを介して接続されて
いる密結合型マルチプロセッサシステムの割り込み処理
方法において，前記各プロセッサは，当該プロセッサシ
ステムにおける現在の処理レベルを示す状態レジスタを
備え，前記入出力装置では，前記各プロセッサの処理レ
ベルを判断することによって割り込みを行うことを特徴
とする。
【０００６】また，本発明のマルチプロセッサの割り込
み処理方法は，ｍビット幅のデータバスを複数に分割し
てドライブするＲＭＷ（read modify write ）方式のバ
スプロトコルを有するシステムバスに接続された密結合
方式のマルチプロセッサシステムのマルチプロセッサの
割り込み処理方法において，各プロセッサにおいて処理
レベル及び現在割り込み処理を受け付ける事が可能であ
るか否かの処理レベル及び受付可能状態を表示し，入出
力制御装置からの読み出し命令によって前記処理レベル
及び受付可能状態を読み取り，入出力制御装置で読み取
った内容を基に割り込み処理を要求するプロセッサを決
定し，当該結果及び割り込みベクタ番号をＲＭＷの書き
込み命令によって再度バスに伝達し，当該結果よりプロ
セッサは割り込み受付けを行うことを特徴とする。
み処理方法は，ｍビット幅のデータバスを複数に分割し
てドライブするＲＭＷ（read modify write ）方式のバ
スプロトコルを有するシステムバスに接続された密結合
方式のマルチプロセッサシステムのマルチプロセッサの
割り込み処理方法において，各プロセッサにおいて処理
レベル及び現在割り込み処理を受け付ける事が可能であ
るか否かの処理レベル及び受付可能状態を表示し，入出
力制御装置からの読み出し命令によって前記処理レベル
及び受付可能状態を読み取り，入出力制御装置で読み取
った内容を基に割り込み処理を要求するプロセッサを決
定し，当該結果及び割り込みベクタ番号をＲＭＷの書き
込み命令によって再度バスに伝達し，当該結果よりプロ
セッサは割り込み受付けを行うことを特徴とする。
【０００７】また，本発明のマルチプロセッサシステム
は，密結合型マルチプロセッサシステム内に設けられた
複数のプロセッサに現在の処理レベルを示す状態レジス
タを備えた処理レベル格納手段と，入出力制御装置から
の割り込み要求時に前記処理レベルを読み取る読取手段
及び前記処理レベルに基づいて割り込み先の各プロセッ
サの優先判断を行い，判断結果に基づいて前記各プロセ
ッサの内から割り込み先プロセッサを決定するプロセッ
サ決定手段を有する割り込み手段とを備え，前記入出力
制御装置の割り込み処理の分散化を図ることを特徴とす
る。
は，密結合型マルチプロセッサシステム内に設けられた
複数のプロセッサに現在の処理レベルを示す状態レジス
タを備えた処理レベル格納手段と，入出力制御装置から
の割り込み要求時に前記処理レベルを読み取る読取手段
及び前記処理レベルに基づいて割り込み先の各プロセッ
サの優先判断を行い，判断結果に基づいて前記各プロセ
ッサの内から割り込み先プロセッサを決定するプロセッ
サ決定手段を有する割り込み手段とを備え，前記入出力
制御装置の割り込み処理の分散化を図ることを特徴とす
る。
【０００８】さらに，本発明のマルチプロセッサシステ
ムは，ｍビット幅のデータバスを複数に分割してドライ
ブするとともにＲＭＷ方式のバスプロトコルを有するシ
ステムバスに接続された密結合方式のマルチプロセッサ
システムにおいて，各プロセッサにおいて処理レベル及
び現在割り込み処理を受け付ける事が可能であるか否か
の処理レベル及び受付可能状態を表示したプロセッサ状
態レジスタと，入出力制御装置からの読取り命令によっ
て前記プロセッサ状態レジスタを読み取る読取手段と，
入出力制御装置で読み取った内容を基に割り込み処理を
要求するプロセッサを決定する割り込みプロセッサ決定
手段と，当該結果及び割り込みベクタ番号をＲＭＷの書
き込み命令によって再度バスに伝達する書き込み手段と
を備え，当該結果よりプロセッサは割り込み受付けを行
うことを特徴とする。
ムは，ｍビット幅のデータバスを複数に分割してドライ
ブするとともにＲＭＷ方式のバスプロトコルを有するシ
ステムバスに接続された密結合方式のマルチプロセッサ
システムにおいて，各プロセッサにおいて処理レベル及
び現在割り込み処理を受け付ける事が可能であるか否か
の処理レベル及び受付可能状態を表示したプロセッサ状
態レジスタと，入出力制御装置からの読取り命令によっ
て前記プロセッサ状態レジスタを読み取る読取手段と，
入出力制御装置で読み取った内容を基に割り込み処理を
要求するプロセッサを決定する割り込みプロセッサ決定
手段と，当該結果及び割り込みベクタ番号をＲＭＷの書
き込み命令によって再度バスに伝達する書き込み手段と
を備え，当該結果よりプロセッサは割り込み受付けを行
うことを特徴とする。
【０００９】
【発明の実施の形態】以下，本発明の実施の形態につい
て，図面を参照して説明する。
て，図面を参照して説明する。
【００１０】図１は本発明の実施の一形態に係るマルチ
プロセッサシステムを示す構成図である。また，図２は
図１のマルチプロセッサシステムのプロセッサ状態のフ
ォーマットである。更に，図３は図１のマルチプロセッ
サシステムによる割り込み先応答のフォーマットであ
る。
プロセッサシステムを示す構成図である。また，図２は
図１のマルチプロセッサシステムのプロセッサ状態のフ
ォーマットである。更に，図３は図１のマルチプロセッ
サシステムによる割り込み先応答のフォーマットであ
る。
【００１１】図１，図２，及び図３を参照して，第１の
中央情報処理装置（以下，第１ＣＰＵと呼ぶ）１，第２
の中央情報処理装置（以下，第２ＣＰＵと呼ぶ）２，第
３の中央情報処理装置（以下，第３ＣＰＵと呼ぶ）３，
及び第４の中央情報処理装置（以下，第４ＣＰＵと呼
ぶ）４から構成される４マルチプロセッサシステムがシ
ステムバス５を介して接続されている。
中央情報処理装置（以下，第１ＣＰＵと呼ぶ）１，第２
の中央情報処理装置（以下，第２ＣＰＵと呼ぶ）２，第
３の中央情報処理装置（以下，第３ＣＰＵと呼ぶ）３，
及び第４の中央情報処理装置（以下，第４ＣＰＵと呼
ぶ）４から構成される４マルチプロセッサシステムがシ
ステムバス５を介して接続されている。
【００１２】各ＣＰＵ１，２，３，及び４内には，マイ
クロプロセッサ０（以下，単にＭＰＵと呼ぶ）１３，マ
イクロプロセッサ１（ＭＰＵ）２３，マイクロプロセッ
サ２（ＭＰＵ）３３，及びマイクロプロセッサ３（ＭＰ
Ｕ）４３と，各プロセッサ状態を示す処理レベル格納手
段としての中央情報処理装置状態レジスタ（ＣＰＵｓｔ
ａｔｕｓ レジスタ，以下，ＣＳＴＳと呼ぶ）１１，２
１，３１，及び４１とを有し，各処理レベルの変化時に
このレジスタの内容を逐次変更していく。
クロプロセッサ０（以下，単にＭＰＵと呼ぶ）１３，マ
イクロプロセッサ１（ＭＰＵ）２３，マイクロプロセッ
サ２（ＭＰＵ）３３，及びマイクロプロセッサ３（ＭＰ
Ｕ）４３と，各プロセッサ状態を示す処理レベル格納手
段としての中央情報処理装置状態レジスタ（ＣＰＵｓｔ
ａｔｕｓ レジスタ，以下，ＣＳＴＳと呼ぶ）１１，２
１，３１，及び４１とを有し，各処理レベルの変化時に
このレジスタの内容を逐次変更していく。
【００１３】また，各ＣＰＵ１，２，３，４は，入出力
制御装置からの割り込み先を示すＩｎｔ ＡＣＫ resp
onse レジスタ（以下，ＩＡＫＲと呼ぶ) １２，２２，
３２，及び４２を有する。各ＣＳＴＳ１１，２１，３
１，及び４１は，ＩＡＫＲの内容をＭＰＵが引き取った
かどうかを示すＶＡＬＩＤフィールド（１ビット）と現
在ＭＰＵが処理待ち（アイドル）状態であることを示す
ＩＤＬＥフィールド（１ビット）と現在実行中の処理レ
ベルフィールド（６ビット）を持つ。処理レベルフィー
ルドにより，本発明の実施の一形態では，ＭＰＵ１３，
２３，３３，及び４３の６４レベルの状態が表示可能で
ある。また，ＩＡＫＲ１２，２２，３２，及び４２にて
指示されたＭＰＵは，本レジスタの内容を自分の処理要
求スタックに格納する。
制御装置からの割り込み先を示すＩｎｔ ＡＣＫ resp
onse レジスタ（以下，ＩＡＫＲと呼ぶ) １２，２２，
３２，及び４２を有する。各ＣＳＴＳ１１，２１，３
１，及び４１は，ＩＡＫＲの内容をＭＰＵが引き取った
かどうかを示すＶＡＬＩＤフィールド（１ビット）と現
在ＭＰＵが処理待ち（アイドル）状態であることを示す
ＩＤＬＥフィールド（１ビット）と現在実行中の処理レ
ベルフィールド（６ビット）を持つ。処理レベルフィー
ルドにより，本発明の実施の一形態では，ＭＰＵ１３，
２３，３３，及び４３の６４レベルの状態が表示可能で
ある。また，ＩＡＫＲ１２，２２，３２，及び４２にて
指示されたＭＰＵは，本レジスタの内容を自分の処理要
求スタックに格納する。
【００１４】第１及び第２入出力装置（以下，ＩＯと呼
ぶ）６及び７は，システムバスを介して第１，第２，第
３，及び第４ＣＰＵ１，２，３，及び４にそれぞれ接続
され，上記第１，第２，第３，及び第４ＣＰＵ１，２，
３，及び４から制御されうる。この第１ＩＯ６及び第２
ＩＯ７は，プロセッサへの割り込み要求時に，各ＣＰＵ
１，２，３，及び４から読み出されたＣＳＴＳの内容を
格納するＣＳＴＲ６１及び７１を夫々持つ。
ぶ）６及び７は，システムバスを介して第１，第２，第
３，及び第４ＣＰＵ１，２，３，及び４にそれぞれ接続
され，上記第１，第２，第３，及び第４ＣＰＵ１，２，
３，及び４から制御されうる。この第１ＩＯ６及び第２
ＩＯ７は，プロセッサへの割り込み要求時に，各ＣＰＵ
１，２，３，及び４から読み出されたＣＳＴＳの内容を
格納するＣＳＴＲ６１及び７１を夫々持つ。
【００１５】また，第１及び第２ＩＯ６及び７は，ＣＳ
ＴＲ６１及び７１の内容から最も割り込み先のプロセッ
サとして適当なものを計算するプロセッサ決定手段とし
ての判断回路６２及び７２と，計算結果を格納するＩｎ
ｔ ＡＣＫ Ｓｔａｔｕｓレジスタ（以下，ＩＡＫＳと
呼ぶ）６３及び７３を夫々有する。
ＴＲ６１及び７１の内容から最も割り込み先のプロセッ
サとして適当なものを計算するプロセッサ決定手段とし
ての判断回路６２及び７２と，計算結果を格納するＩｎ
ｔ ＡＣＫ Ｓｔａｔｕｓレジスタ（以下，ＩＡＫＳと
呼ぶ）６３及び７３を夫々有する。
【００１６】システムバス５は，通常，第１ＣＰＵ１，
第２ＣＰＵ２，第３ＣＰＵ３，第４ＣＰＵ４，第１ＩＯ
６，及び第２ＩＯ７のいずれか１ユニットからドライブ
される。
第２ＣＰＵ２，第３ＣＰＵ３，第４ＣＰＵ４，第１ＩＯ
６，及び第２ＩＯ７のいずれか１ユニットからドライブ
される。
【００１７】次に，上記マイクロプロセッサシステムの
動作について説明する。以下の説明において，第１ＣＰ
Ｕ１，第２ＣＰＵ２，第３ＣＰＵ３，及び第４ＣＰＵ４
内のＶＡＬＩＤフィードを夫々「ＶＬＤ０，１，２，及
び３」で示し，ＩＤＬＥフィールドを夫々「ＩＤＬＥ
０，１，２，及び３」で示し，また，夫々の処理レベル
を「処理レベル０，１，２，及び３」で夫々示す。
動作について説明する。以下の説明において，第１ＣＰ
Ｕ１，第２ＣＰＵ２，第３ＣＰＵ３，及び第４ＣＰＵ４
内のＶＡＬＩＤフィードを夫々「ＶＬＤ０，１，２，及
び３」で示し，ＩＤＬＥフィールドを夫々「ＩＤＬＥ
０，１，２，及び３」で示し，また，夫々の処理レベル
を「処理レベル０，１，２，及び３」で夫々示す。
【００１８】今，第１ＩＯ６にプロセッサに対する割り
込み要求が発生したとすると，この時，第１ＩＯ６は，
ＲＭＷプロトコルを使用して，システムバス５に対し
て，各ＭＰＵ１３，２３，３３，及び４３の状態を知る
為に，ＣＳＴＳ１１，２１，３１，及び４１の内容の読
取りを行う。各ＣＰＵ１，２，３，及び４のＣＳＴＳ１
１，２１，３１，及び４１の内容は，システムバス５の
８ビット単位に分割してドライブする。第１ＩＯ６で
は，各ＣＰＵ１，２，３，及び４からドライブすること
によって得られたＣＳＴＳの内容を，３２ビット幅のＣ
ＳＴＲ６１に格納する。即ち，ＣＳＴＲ６１は処理レベ
ルを読み取る読取手段として機能する。このＣＳＴＲ６
１の内容から，割り込み先として適当と思われるＭＰＵ
１３，２３，３３，及び４３を割り込み先プロセッサ決
定手段としての判断回路６２が判定する。
込み要求が発生したとすると，この時，第１ＩＯ６は，
ＲＭＷプロトコルを使用して，システムバス５に対し
て，各ＭＰＵ１３，２３，３３，及び４３の状態を知る
為に，ＣＳＴＳ１１，２１，３１，及び４１の内容の読
取りを行う。各ＣＰＵ１，２，３，及び４のＣＳＴＳ１
１，２１，３１，及び４１の内容は，システムバス５の
８ビット単位に分割してドライブする。第１ＩＯ６で
は，各ＣＰＵ１，２，３，及び４からドライブすること
によって得られたＣＳＴＳの内容を，３２ビット幅のＣ
ＳＴＲ６１に格納する。即ち，ＣＳＴＲ６１は処理レベ
ルを読み取る読取手段として機能する。このＣＳＴＲ６
１の内容から，割り込み先として適当と思われるＭＰＵ
１３，２３，３３，及び４３を割り込み先プロセッサ決
定手段としての判断回路６２が判定する。
【００１９】図４は，このときの判定のアルゴリズムを
示す図である。図４に示すように，ＶＬＤｎ＝０で且つ
ＩＤＬＥｎ＝１の時，ＩＤＬＥ０＝１ならば，ＲＥＱ０
＝１で第１ＣＰＵの割り込みが行われる。また，ＩＤＬ
Ｅ１＝１ならば，ＲＥＱ１＝１で第２ＣＰＵの割り込み
が行われる。また，ＩＤＬＥ２＝１ならば，ＲＥＱ２＝
１で第３ＣＰＵの割り込みが行われる。また，ＩＤＬＥ
３＝１ならば，ＲＥＱ３＝１で第３ＣＰＵの割り込みが
行われる。全部のＶＬＤｎ＝１ならば，一定時間待ち，
リトライとなる。
示す図である。図４に示すように，ＶＬＤｎ＝０で且つ
ＩＤＬＥｎ＝１の時，ＩＤＬＥ０＝１ならば，ＲＥＱ０
＝１で第１ＣＰＵの割り込みが行われる。また，ＩＤＬ
Ｅ１＝１ならば，ＲＥＱ１＝１で第２ＣＰＵの割り込み
が行われる。また，ＩＤＬＥ２＝１ならば，ＲＥＱ２＝
１で第３ＣＰＵの割り込みが行われる。また，ＩＤＬＥ
３＝１ならば，ＲＥＱ３＝１で第３ＣＰＵの割り込みが
行われる。全部のＶＬＤｎ＝１ならば，一定時間待ち，
リトライとなる。
【００２０】一方，全部のＶＬＤｎ＝１でないならば，
処理レベルの大小判断がなされ，処理レベル０が最も小
さい場合には，第１ＣＰＵへの割り込みが行われ，処理
レベル１が最も小さい場合には，第２ＣＰＵへの割り込
みが行われ，処理レベル２が最も小さい場合には，第３
ＣＰＵへの割り込みが行われ，処理レベル３が最も小さ
い場合には，第４ＣＰＵへの割り込みが行われる。
処理レベルの大小判断がなされ，処理レベル０が最も小
さい場合には，第１ＣＰＵへの割り込みが行われ，処理
レベル１が最も小さい場合には，第２ＣＰＵへの割り込
みが行われ，処理レベル２が最も小さい場合には，第３
ＣＰＵへの割り込みが行われ，処理レベル３が最も小さ
い場合には，第４ＣＰＵへの割り込みが行われる。
【００２１】このように，判定した内容は，書き込み手
段としてのＩＡＫＳ６３に格納され，対応するＣＰＵに
対して，転送（ＲＭＷのｗｒｉｔｅ）を行う。ＩＡＫＳ
６３の内容が対応するＣＰＵ内のＩＡＫＲに格納される
と同時に，対応するＣＰＵ内のＣＳＴＳのＶＬＤは
「１」となる。このとき，ＲＭＷの間はシステムバス
は，第１ＩＯ６に占有されており，他のＣＰＵや他の入
出力制御装置（ＩＯ）は使用することができない。
段としてのＩＡＫＳ６３に格納され，対応するＣＰＵに
対して，転送（ＲＭＷのｗｒｉｔｅ）を行う。ＩＡＫＳ
６３の内容が対応するＣＰＵ内のＩＡＫＲに格納される
と同時に，対応するＣＰＵ内のＣＳＴＳのＶＬＤは
「１」となる。このとき，ＲＭＷの間はシステムバス
は，第１ＩＯ６に占有されており，他のＣＰＵや他の入
出力制御装置（ＩＯ）は使用することができない。
【００２２】ＩＡＫＲの「ＲＥＱ」フィールドに「１」
が設定されている時，すなわちＣＰＵ１，２，３，及び
４の内の一つが割り込み先指定である時，ＩＡＫＲは対
応するＭＰＵに，対応する引取り要求１４，２４，３
４，及び４４を夫々発生する。ＭＰＵ１３，２３，３
３，４３の内の対応するものは，この引取り要求に応答
し，このＩＡＫＲの内容（割り込みベクタ）を割り込み
スタックに格納する。ＩＡＫＲの読みだしが完了すると
ＣＳＴＳのＶＬＤ及びＩＡＫＲのＲＥＱは「０」にリセ
ットされる。
が設定されている時，すなわちＣＰＵ１，２，３，及び
４の内の一つが割り込み先指定である時，ＩＡＫＲは対
応するＭＰＵに，対応する引取り要求１４，２４，３
４，及び４４を夫々発生する。ＭＰＵ１３，２３，３
３，４３の内の対応するものは，この引取り要求に応答
し，このＩＡＫＲの内容（割り込みベクタ）を割り込み
スタックに格納する。ＩＡＫＲの読みだしが完了すると
ＣＳＴＳのＶＬＤ及びＩＡＫＲのＲＥＱは「０」にリセ
ットされる。
【００２３】割り込みスタックに格納された割り込み要
因は，ＣＰＵの処理レベルが割り込み処理可能であるか
否かにより動作が異なる。割り込みスタックに格納され
たＣＰＵがアイドル状態，又は非常に低い処理レベルで
処理を実行中であれば，この割り込みスタック格納に即
座に反応して割り込み処理プログラムを実行する。尚，
割り込み処理については，従来技術１（特開平２−８２
３４３号公報）の第４頁左上欄（明細書の第１１頁）第
１４行〜第４頁右上欄（明細書の第１２頁）第７行に記
載されている。
因は，ＣＰＵの処理レベルが割り込み処理可能であるか
否かにより動作が異なる。割り込みスタックに格納され
たＣＰＵがアイドル状態，又は非常に低い処理レベルで
処理を実行中であれば，この割り込みスタック格納に即
座に反応して割り込み処理プログラムを実行する。尚，
割り込み処理については，従来技術１（特開平２−８２
３４３号公報）の第４頁左上欄（明細書の第１１頁）第
１４行〜第４頁右上欄（明細書の第１２頁）第７行に記
載されている。
【００２４】また，第２ＩＯ７の割り込み要求発生時
も，上記説明と同様の処理であるので説明は省略する。
も，上記説明と同様の処理であるので説明は省略する。
【００２５】このように，本発明の実施の形態では，各
プロセッサの処理レベルを入出力制御装置から読み取れ
る構成をもつことによって割り込み負荷分散を行うこと
が可能になる。
プロセッサの処理レベルを入出力制御装置から読み取れ
る構成をもつことによって割り込み負荷分散を行うこと
が可能になる。
【００２６】
【発明の効果】以上説明したように，本発明によれば，
マルチプロセッサにおいて，入出力制御装置からの割り
込み分散アイドル状態のプロセッサが全くない場合，処
理レベルの最も低いプロセッサへの割り込みを行うこと
ができるマルチプロセッサシステムとその割り込み処理
方法を提供することができる。
マルチプロセッサにおいて，入出力制御装置からの割り
込み分散アイドル状態のプロセッサが全くない場合，処
理レベルの最も低いプロセッサへの割り込みを行うこと
ができるマルチプロセッサシステムとその割り込み処理
方法を提供することができる。
【図１】本発明の実施の一形態による構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の実施の一形態によるプロセッサ状態
（ＣＳＴＳ／ＣＳＴＲ）のフォーマットを示す図であ
る。
（ＣＳＴＳ／ＣＳＴＲ）のフォーマットを示す図であ
る。
【図３】本発明の実施の一形態による割り込み先応答
（ＩＡＫＳ／ＩＡＫＲ）のフォーマットを示す図であ
る。
（ＩＡＫＳ／ＩＡＫＲ）のフォーマットを示す図であ
る。
【図４】本発明の実施の一形態による割り込み先判定手
順を示すフローチャート図である。
順を示すフローチャート図である。
１ 第１の中央情報処理装置（第１ＣＰＵ） ２ 第２の中央情報処理装置（第２ＣＰＵ） ３ 第３の中央情報処理装置（第３ＣＰＵ） ４ 第４の中央情報処理装置（第４ＣＰＵ） ６ 第１ＩＯ ７ 第２ＩＯ １１，２１，３１，４１ ＣＳＴＳ １２，２２，３２，４２ ＩＡＫＲ １３，２３，３３，４３ マイクロプロセッサ（ＭＰ
Ｕ） １４，２４，３４，４４ 引取り要求 ６１，７１ ＣＳＴＲ ６２，７２ 判断回路 ６３，７３ ＩＡＫＳ
Ｕ） １４，２４，３４，４４ 引取り要求 ６１，７１ ＣＳＴＲ ６２，７２ 判断回路 ６３，７３ ＩＡＫＳ
Claims (4)
- 【請求項１】 複数のプロセッサと，各プロセッサにア
クセス可能な入出力装置とを備え，これらのプロセッサ
と入出力装置とが共通バスを介して接続されている密結
合型マルチプロセッサシステムの割り込み処理方法にお
いて，前記各プロセッサは，当該プロセッサシステムに
おける現在の処理レベルを示す状態レジスタを備え，前
記入出力装置では，前記各プロセッサの処理レベルを判
断することによって割り込みを行うことを特徴とするマ
ルチプロセッサシステムの割り込み処理方法。 - 【請求項２】 ｍビット幅のデータバスを複数に分割し
てドライブするＲＭＷ方式のバスプロトコルを有するシ
ステムバスに接続された密結合方式のマルチプロセッサ
システムの割り込み処理方法において，各プロセッサに
おいて処理レベル及び現在割り込み処理を受け付ける事
が可能であるか否かの処理レベル及び受付可能状態を表
示し，入出力制御装置からの読み出し命令によって前記
処理レベル及び受付可能状態を読み取り，入出力制御装
置で読み取った内容を基に割り込み処理を要求するプロ
セッサを決定し，当該結果及び割り込みベクタ番号をＲ
ＭＷの書き込み命令によって再度バスに伝達し，当該結
果よりプロセッサは割り込み受付けを行うことを特徴と
するマルチプロセッサの割り込み処理方法。 - 【請求項３】 密結合型マルチプロセッサシステム内に
設けられた複数のプロセッサに現在の処理レベルを示す
状態レジスタを備えた処理レベル格納手段と， 入出力
制御装置からの割り込み要求時に前記処理レベルを読み
取る読取手段及び前記処理レベルに基づいて割り込み先
の各プロセッサの優先判断を行い，判断結果に基づいて
前記各プロセッサの内から割り込み先プロセッサを決定
するプロセッサ決定手段を有する割り込み手段とを備
え，前記入出力制御装置の割り込み処理の分散化を図る
ことを特徴とするマルチプロセッサシステム。 - 【請求項４】 ｍビット幅のデータバスを複数に分割し
てドライブするとともにＲＭＷ方式のバスプロトコルを
有するシステムバスに接続された密結合方式のマルチプ
ロセッサシステムのマルチプロセッサの割り込み処理装
置において，各プロセッサにおいて処理レベル及び現在
割り込み処理を受け付ける事が可能であるか否かの処理
レベル及び受付可能状態を表示したプロセッサ状態レジ
スタと，入出力制御装置からの読取り命令によって前記
プロセッサ状態レジスタを読み取る読取手段と，入出力
制御装置で読み取った内容を基に割り込み処理を要求す
るプロセッサを決定する割り込みプロセッサ決定手段
と，当該結果及び割り込みベクタ番号をＲＭＷの書き込
み命令によって再度バスに伝達する書き込み手段とを備
え，当該結果よりプロセッサは割り込み受付けを行うこ
とを特徴とするマルチプロセッサシステムの処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27387295A JPH09114793A (ja) | 1995-10-23 | 1995-10-23 | マルチプロセッサシステム及びその割り込み処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27387295A JPH09114793A (ja) | 1995-10-23 | 1995-10-23 | マルチプロセッサシステム及びその割り込み処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09114793A true JPH09114793A (ja) | 1997-05-02 |
Family
ID=17533747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27387295A Withdrawn JPH09114793A (ja) | 1995-10-23 | 1995-10-23 | マルチプロセッサシステム及びその割り込み処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09114793A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380197B1 (ko) * | 1997-12-10 | 2003-04-11 | 인텔 코오퍼레이션 | 인터럽트 데스티네이션 리다이렉션 및 레벨 트리거인터럽트 시맨틱스를 지원하는 트랜잭션 |
| JP2006259968A (ja) * | 2005-03-16 | 2006-09-28 | Seiko Epson Corp | プロセッサ及びこのプロセッサ適用される割込み処理制御方法 |
-
1995
- 1995-10-23 JP JP27387295A patent/JPH09114793A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380197B1 (ko) * | 1997-12-10 | 2003-04-11 | 인텔 코오퍼레이션 | 인터럽트 데스티네이션 리다이렉션 및 레벨 트리거인터럽트 시맨틱스를 지원하는 트랜잭션 |
| JP2006259968A (ja) * | 2005-03-16 | 2006-09-28 | Seiko Epson Corp | プロセッサ及びこのプロセッサ適用される割込み処理制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |