JPH02252044A - コプロセッサ及びデータ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイレクト・メモリ・アクセス制御を行うコプ
ロセッサ並びにそのコプロセッサを利用するデータ転送
制御技術に関し、例えばデータチェイン転送に適用して
有効な技術に関するものである。

【従来技術〕

メモリや入出力回路の間でデータ転送を行なうとき、マ
イクロプロセッサの負担を軽減してデータ転送効率を向
上させるには、ダイレクト・メモリ・アクセス（以下単
にＤＭＡとも記す）コントローラを用いることができる
。このＤＭＡコントローラは、プロセッサに代わってデ
ータ転送制御を行なうものであり、データ転送チャネル
を構成するために、転送先アドレス、転送元アドレス、
転送語数、転送動作のイネーブルビット、さらにはメモ
リ間又は薯モリと入出力回路間などのデータ転送形態や
転送動作モードなどを特定するためのレジスタセットを
有する。従来そのレジスタセットに対するデータ初期設
定はプロセッサが行なうようになっており、初期設定が
行なわれた後に、マイクロプロセッサがＤＭＡコントロ
ーラのステータスレジスタにデータ転送動作のイネーブ
ルビットを書き込むと、ＤＭＡコントローラはメモリ間
でのデータ転送制御を開始し、或いは外部入出力回路な
どからのデータ転送要求を待ってデータ転送制御を行な
う。

尚、ＤＭＡコントローラについて記載された文献の例と
しては株式会社日立製作所発行のＨＤ６３４５０データ
シート（昭和６１年８月発行）がある。

〔発明が解決しようとする課題〕

しかしながらＤＭＡコントローラに対するデータ転送制
御条件や動作モードの初期設定をマイクロプロセッサが
行なうには、マイクロプロセッサはＤＭＡコントローラ
に各糧動作条件や動作モードを初期設定するためのデー
タ転送命令もしくはストア命令などを一々実行しなけれ
ばならず、そのような初期設定に対してはマイクロプロ
セッサの負担を軽減することはできず、また、そのよう
な初期設定のための動作時間はデータ転送効率を実質的
に低下させる要因にもなる。例えば、複数のデータブロ
ックを効率良く転送するためにデータチェイン転送など
を行なう場合、多数用意したバッファ領域を、ポインタ
として機能する記述子によって次々と連結させるための
データ転送制御テーブルをマイクロプロセッサが所定の
メモリ上に形成する。このデータ転送制御テーブルに含
まれる個々の記述子はデータの転送元又は転送先を示す
先頭アドレスポインタ、転送語数、次の記述子領域のア
ドレスポインタを含む６例えば、ＤＭＡコントローラが
サポートするデータチェイン機能を用いないで、このデ
ータチェイン転送を行う場合、即ちＤＭＡコントローラ
の単一ブロック転送機能のみを使って、データチェイン
転送を行う場合マイクロプロセッサは、データ転送制御
テーブルを形成した後、そのデータ転送制御テーブルの
中の所定の記述子に含まれる情報を読み込み、これをＤ
ＭＡコントローラに初期設定する。　ＤＭＡコントロー
ラはこの初期設定された情報に従って所定のバッファ領
域にデータ転送を開始し、所定の転送語数に達すると、
これをＤＭＡコントローラがプロセッサに通知し、プロ
セッサは次のバッファ領域を示す記述子の先頭アドレス
に従って次の記述子の情報をＤＭＡコントローラに設定
する。このように、データチェイン転送を行う場合プロ
セッサはデータ転送制御テーブルの情報などをＤＭＡコ
ントローラに設定するためのデ−タ転送モード作トア命
令などを実行しなければならない、プロセッサによるＤ
ＭＡコントローラの初期設定は、データチェイン転送に
限らずその他のデータ転送モードにおいても必要とされ
る。

さらにＤＭＡコントローラがサポートするデータ転送制
御形態もしくはデータ転送モードはそのハードウェアに
よって予め決定されており、その範囲でデータ転送モー
ドを選択可能なモードレジスタが設けられているに過ぎ
ない。これにより、従来のＤＭＡコントローラに対して
はデータ転送制御態様を自由にもしくは任意に設定する
ことはできず、データ転送制御態様に対する選択性とい
う点で柔軟性に欠けていた。

本発明の目的は、ダイレクト・メモリ・アクセス制御に
よるデータ転送制御条件の設定にかかる時間を短縮する
ことができるデータ転送制御用のコプロセッサ及びデー
タ転送制御方式を提供することにある。

また、本発明の別の目的は、データ転送制御態様に対す
る選択性という点で柔軟性をもったデータ転送制御用の
コプロセッサ及びデータ転送制御方式を提供することに
ある。

本発明の前記ならびにそのほかの目的と新規な特徴につ
いては本明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである６すなわち、コプ
ロセッサに、データ転送チャネルを構成可能なダイレク
ト・メモリ・アクセス制御用のレジスタセットを設け、
前記レジスタセットに情報を設定するためのロード命令
と、前記レジスタセットに設定された情報に従ってダイ
レクト・メモリ・アクセス制御を実行させるためのデー
タ転送命令とをコプロセッサ命令として直接又は間接に
実行可能に構成するものである。

斯るコプロセッサを用いたデータ転送では、コプロセッ
サがロード命令を実行して上記ダイレクト・メモリ・ア
クセス制御用のレジスタセットにデータ転送制御情報を
設定し、次いで、コプロセッサがデータ転送命令を実行
して、前記レジスタセットの情報に従ったダイレクト・
メモリ・アクセス制御を行うものである。

このとき、入出力回路など外部からのデータ転送要求に
従ってデータ転送動作を可能にするには、フェッチした
データ転送命令に基づくデータ転送動作の開始を外部か
らのデータ転送要求があるまで待ち状態にするようなデ
ータ転送命令を採用すればよい。

コプロセッサがデータチェイン転送を行う場合、データ
転送制御情報と次のデータ転送制御情報の所在を示すチ
ェイン情報とを含む記述子をポインタとして、複数のバ
ッファ領域を次々に連結させるためのデータ転送制御テ
ーブルを主プロセッサが形成した後、コプロセッサは、
そのデータ転送制御テーブルをアクセスして所定の記述
子を読み込むと共に、読み込んだ記述子に含まれるチェ
イン情報をワークレジスタに保持し、バッファ領域を次
の領域に切り換えるときには、そのワークレジスタが保
有するチェイン情報に基づいて、切り換えるべきバッフ
ァ領域を特定する次の記述子をデータ転送制御テーブル
から読み込むようにするとよい。

〔作　用〕

上記した手段によれば、ダイレクト・メモリ・アクセス
制御機能を持ち、フェッチしたコプロセッサ命令を解読
して実行するコプロセッサは、フェッチした命令を解読
して実行することにより、自ら命令を実行してデータ転
送制御条件を設定し。

主プロセッサのようなプロセッサからデータ転送制御条
件の設定を受けなくても済むように作用し、これにより
、ダイレクト・メモリ・アクセス制御によるデータ転送
制御条件の設定にかかる時間の短縮を達成するものであ
る。

そして、コプロセッサは、実行すべきデータ転送命令の
内容に従ってデータ転送制御態様を決定することにより
、選択可能なデータ転送制御態様に対して柔軟性を得る
。

〔実　施　例〕

第２図には本発明の一実施例に係るコプロセッサ１を利
用したシステム構成例が示される。

同図に示されるコプロセッサ１は、特に制限されないが
、従来のＤＭＡコントローラに換えて用いることができ
るＤＭＡ転送制御用のコプロセッサである。コプロセッ
サ１は、システム全体の制御を司る主プロセッサ２、メ
モリ３．及び代表的に示されたシリアル・コミュニケー
ション・インタフェース・コントローラのような入出力
回路４などと共にシステムバス５を共有する。コプロセ
ッサ命令は主プロセッサ命令に混在されて記述されてお
り、コプロセッサ１及び主プロセッサ２は、特に制限さ
れないが、コプロセッサ命令及び主プロセッサ命令の区
別なく命令をフェッチする。コプロセッサ１は、フェッ
チした命令がコプロセッサ命令であるか否かを監視し、
コプロセッサ命令である場合にはその命令を実行する。

同様に主プロセッサ２は、フェッチした命令が主プロセ
ッサ命令であるか否かを監視し、主プロセッサ命令であ
る場合にその命令を実行する。

コプロセッサ１及び主プロセッサ２は共にバスマスタと
され、バスアービタ６が相互間でのバス権調停を行う、
コプロセッサ１はバス権取得を要求するときにバスリク
エスト信号ＢＲＥＱＩを７サートし、また、主プロセッ
サ２はバス権取得を要求する場合にバスリクエスト信号
ＢＲＥＱ２を７サートする。バスアービタ６はバスリク
エスト信号ＢＲＥＱＩ、ＢＲＥＱ２の状態を監視し、双
方のプロセッサによるバスアクセスが競合しないように
所定の優先制御に、従って、パスアクルッジ信号ＢＡＣ
ＫＩ又はＢＡＣＫ２の何れか一方をコプロセッサｌ又は
主プロセッサ２に７サートしてバス権を調停制御する。

第１図には前記コプロセッサ１の詳細な一例が示される
。このコプロセッサ１は、特に制限されないが、公知の
半導体集積回路製造技術によってシリコンのような１個
の半導体基板に形成されている。

コプロセッサｌは、ＤＭＡ転送に利用可能なレジスタセ
ットを含む実行部１１と、コプロセッサ命令を解読して
実行部１１を制御する命令制御部１０とを有する。

実行部１１は、ＤＭＡ転送制御に利用可能なレジスタセ
ットとして、データ転送制御情報をアクセスするときな
どに利用されるアドレスレジスタ２０、ＤＭＡ転送にお
ける転送先アドレスや転送元アドレスの指定などに利用
されるアドレスレジスタ２１Ａ、２１Ｂ、転送語数を計
数するためのバイトカウントレジスタ２２、命令実行の
ための作業領域に利用されるワークレジスタ２３、各種
制御情報が設定されるコントロールレジスタ２４などを
有する。これらレジスタは内部データバス２５を介して
双方向データバッファ２６に結合されると共に、アドレ
スレジスタ２０．２１は内部アドレスバス２７を介して
アドレスバッファ２８に接続されている。そして前記レ
ジスタセットに設定されたアドレスやバイトカウント数
に対するインクリメントやデクリメントのようなアドレ
ス演算やその他データ演算などに利用される演算器２９
が設けられている。前記レジスタセットに含まれるアド
レスレジスタ２０．２１やバイトカウントレジスタ２２
などはＤＭＡ転送に際してデータ転送チャネルを構成す
ることになる。

前記命令制御部１０は、コプロセッサ命令を解読して、
前記実行部１１の所要レジスタセットにデータ転送制御
情報を初期設定すると共に、設定された情報に基づいい
て実行部１１にＤＭＡ転送制御を実行させるものである
。

命令制御部１０には、特ビ制限されないが、マイクロプ
ログラム制御が採用されており、所要の各種マイクロ命
令系列によって構成されるマイクロプログラムを格納し
たマイクロＲＯＭ１２が設けられている。マイクロＲＯ
Ｍ１２はマイクロアドレスデコーダ１３によってアクセ
スされ、マイクロプログラムを構成するマイクロ命令が
順次読み出される。コプロセッサ１は、主プロセッサ２
の命令フェッチサイクルに従ってシステムバス５に読み
出される命令をデータバッファ２６を介してインストラ
クションレジスタ１６にフェッチする。フェッチされた
命令のオペレーションコードはマイクロアドレスコント
ローラ１７によって解読され、解読された情報がマイク
ロアドレスデコーダ１３に与えられる。マイクロアドレ
スコントローラ１７は、インストラクションレジスタ１
６にフェッチされた命令がコプロセッサ命令であるか否
かを監視する機能も有しており、主プロセッサ命令に割
り当てられているオペレーションコードの解読結果に対
してはマイクロアドレスデコーダ１３によるマイクロ命
令の選択動作を全て非選択とする情報を出力する。した
がって、インストラクションレジスタ１６にフェッチさ
れる命令のうちコプロセッサ命令だけが有意になる。コ
プロセッサ命令がフェッチされると、コプロセッサ命令
のオペレーションコードに対する解読結果がマイクロア
ドレスデコーダ１３に与えられ、これをマイクロアドレ
スデコーダ１３がデコードすることにより、そのコプロ
セッサ命令を実行するための一連のマイクロ命令群の先
頭のマイクロ命令がマイクロＲＯＭ１２から読み出され
る。コプロセッサ命令に対応する一連のマイクロ命令群
のうち第２番目以降のマイクロ命令は、直前に読み出さ
れたマイクロ命令のネクストアドレスフィールドのコー
ド情報が前記マイクロアドレスコントローラ１７に与え
られることによって指示される。このようにして順次マ
イクロＲＯＭ１２から読み出されるマイクロ命令は図示
しないマイクロ命令ラッチやマイクロ命令レジスタを介
してマイクロインストラクションデコーダ１８に供給さ
れる。マイクロインストラクションデコーダ１８はこれ
に供給されるマイクロ命令を解読して実行部１１等に各
種制御信号を与える。

第１図において１９は前記バスリクエスト信号ＢＲＥＱ
Ｉや主プロセッサ２に対する割込み信号ＩＲＱの出力制
御を行なったり、前記バスリクエスト信号ＢＡＣＫ１を
受は取ってバス権の調停結果を監視し、さらにはＤＭＡ
転送要求信号ＤＲＥＱに基づいて入出力回路４などによ
るＤＭＡ転送要求を監視したりするコントローラである
。特にこのコントローラ１９は、ＤＭＡ転送要求信号Ｄ
ＲＥＱのアサート状態を検出すると、マイクロフローを
分岐させたりするための条件信号ＴＳをマイクロアドレ
スコントローラ１７に与える。この条件信号ＴＳは、特
に制限されないが、入出力回路４などからのデータ転送
要求を待ってＤＭＡ転送を開始するときに利用される。

尚、この機能については後で詳述する。

ここでＤＭＡ転送制御を行うコプロセッサ１は、少なく
とも、前記実行部１１の所要レジスタセットにデータ転
送制御情報を初期設定するためのロード命令と、レジス
タセットに設定された情報に基づいて実行部１１にＤＭ
Ａ転送制御を実行させるためのデータ転送命令を実行可
能になっている。

前記レジスタセットに対する初期設定動作はロード命令
の内容によって任意に決定される。例えば初期設定すべ
き情報がメモリ３上のデータ転送制御テーブルに予め形
成されているときには、ロード命令のオペランド指定フ
ィールドに含まれるメモリアドレスからデータを所要の
レジスタにロードしたり、また、当該命令に含まれるイ
ミディエート値を直接所要レジスタにロードしたりする
こともできる。

コプロセッサ１によるＤＭＡ転送制御態様はデータ転送
命令の内容によって任意に決定される。

例えば当該データ転送命令のオペレーションコードの種
類により、デ：りのブロック転送やデータチェイン転送
、或いはメモリ間又はメモリと入出力回路間でのデータ
転送を行なったりすることができる。

次に上記実施例の動作を説明する。

コプロセッサ１によるデータ転送動作は、主プロセッサ
命令とコプロセッサ命令が混在されて記述されているプ
ログラムの順番に従ってデータ転送動作を行なう態様と
、外部からのデータ転送要求に従ってデータ転送動作を
開始する動作態様の２通りに大別される。

例えば前者の場合の命令実行フローは、第３図に示され
るように、主プロセッサ２が所定の主プロセッサ命令を
実行した後の命令がコプロセッサ命令である場合、コプ
ロセッサ１は先ずロード命令を実行して内部のデータ転
送チャネル構成用レジスタセットを初期設定し、これに
続いてデータ転送命令を実行する。このデータ転送命令
の実行を終了すると、この後に記述されている主プロセ
ッサ命令に従って、ＤＭＡ転送された情報の処理などを
行なう。このような命令実行フローに即したプログラム
には、例えば第４図（Ａ）に示されるように命令の実行
順に従ってコプロセッサ１用のロード命令やデータ転送
命令を配置した構造を採用したり、また、第４図（Ｂ）
に示されるように主プロセッサ命令上にジャンプ命令を
配置し、このジャンプ命令による分岐先にコプロセッサ
１用のロード命令やデータ転送命令を配置し、その後に
前記ジャンプ命令の次に命令実行フローを戻すためのリ
ターン命令を配置する構造を採用することができる。

一方、外部からのデータ転送要求に従ってデータ転送動
作を開始する場合の命令実行フローは、第５図に示され
るように、主プロセッサ２が所定の主プロセッサ命令を
実行した後、次の命令がコプロセッサ命令である場合、
コプロセッサ１は先ずロード命令を実行して内部のデー
タ転送チャネル構成用レジスタセットを初期設定し、こ
れに続いてデータ転送命令をフェッチする。この命令を
フェッチした後は、データ転送要求があるまで主プロセ
ッサ２がバス権を獲得して主プロセッサ命令を実行し、
その間コプロセッサ１はデータ転送要求があるまで前記
データ転送命令の実行を待ち、要求がある毎にそのデー
タ転送命令に従ったＤＭＡ転送動作をその都度実行する
。データ転送命令に従ったＤＭＡ転送動作を開始するま
での待ち状態は、特に制限されないが、ノンオペレーシ
ョンを指示するマイクロ命令を繰返し実行するようなル
ープ状態を作り出すことによって得られる。この状態は
データ転送要求に応じてアサートされる条件信号ＴＳに
より解除され、解除されると、データ転送命令に従った
ＤＭＡ転送のためのマイクロフローに分岐される。デー
タ転送動作を終了すると、主プロセッサ２に割込み信号
ＩＲＱをアサートして、主プロセッサに、ＤＭＡ転送さ
れた情報の処理などに分岐させるための割込み処理ルー
チンを実行させる。このときの分岐先アドレスは、コプ
ロセッサ１から出力されるベクタなどによって指定され
るようになっている。このようなデータ転送動作に用い
るデータ転送命令は、例えば第６図に示されるように、
外部データ転送要求に応じてＤＭＡ転送を開始し、指定
語数のデータ転送終了後に割込み信号ＩＲＱをアサート
する処理内容を指示するようにされる。尚、この態様に
おけるプログラム構造も第４図（Ａ）、ＣＢ）に示され
る構造にすることができる。

上記２通りに大別されたデータ転送制御態様のうち、主
プロセッサ命令とコプロセッサ命令が混在されて記述さ
れているプログラムの順番に従ってデータ転送動作を行
なう態様はメモリ間におけるデータブロック転送などに
利用することができる。また、外部からのデータ転送要
求に従ってデータ転送動作を開始する態様は入出力回路
４からメモリ３へのデータチェイン転送などに利用する
ことができる。

最初に前記データブロック転送を行なう場合の動作を説
明する。

例えば主プロセッサ２が予めメモリ３上のデータ転送制
御テーブルにデータ転送制御条件を形成しておく場合に
は、コプロセッサ１はロード命令を実行してそのデータ
転送制御テーブル上のデータ転送制御条件によりコプロ
セッサ、１を初期設定する。この初期設定動作において
、初期設定すべきデータの所在は、特に制限されないが
、ロード命令のオペランドアドレス指定フィールドの情
報により与えられ、このメモリアドレスはアドレスレジ
スタ２０に設定される。ロード命令を実行すると、その
アドレスレジスタ２０が保有するメモリアドレスに従っ
てメモリ３上のデータ転送制御テーブルから転送元アド
レスがアドレスレジスタ２１Ａに設定されると共に、ア
ドレスレジスタ２０の値が１つインクリメントされ、次
のバスサイクルではメモリ３上のデータ転送制御テーブ
ルから転送先アドレスがアドレスレジスタ２１Ｂに設定
される。更に、再びアドレスレジスタ２０の値が１つイ
ンクリメントされ１次のバスサイクルではそのインクリ
メントされたアドレスレジスタ２０の値に従ってメモリ
３から転送語数がバイトカウントレジスタ２２に設定さ
れる。この次にデータ転送命令を実行すると、アドレス
レジスタ２１Ａに初期設定されている転送元先頭アドレ
スに応するデータがメモリ３からコプロセッサ１に読み
込まれ、次のバスサイクルでは、読み込まれたデータが
アドレスレジスタ２１Ｂに初期設定されている転送先先
頭アドレスに書き込まれる。バイト単位のデータ転送毎
にアドレスレジスタ２１Ａ。

２４Ｂの値は演算器２９でインクリメントされ。

以下同様にしてバイトカウントレジスタ２２の値が「Ｏ
」になるまでデータ転送動作を次々に繰り返す。

次にデータチェイン転送を行なう場合の動作を説明する
。データチェイン転送を行なう場合には。

第７図に示されるように、メモリ３に多数用意したバッ
ファ領域ＢＥ工〜ＢＥｉを、ポインタとして機能する記
述子ＤＣＲＰ１〜ＤＣＲＰｉによって次々と連結させる
ためのデータ転送制御テーブル３０を主プロセッサ２が
メモリ３上に形成する。

夫々の記述子には、特に制限されないが、バッファ領域
の先頭アドレスを示すバッファポインタ、最大転送語数
やバッファ領域の状態を示すステータス、及び次の記述
子の先頭アドレスを示すチェインポインタなどを含んで
いる。

主プロセッサ２がデータ転送制御テーブルを形成した後
、コプロセッサ１がロード命令をフェッチすると、該コ
プロセッサ１は例えばそのロード命令のオペランドアド
レス指定フィールドのメモリアドレスに従って所定の記
述子例えば記述子ＤＣＲＰ、をアクセスして、データ転
送制御用のレジスタセットを初期設定する。ロード命令
の実行に当たりそのメモリアドレスはアドレスレジスタ
２０に設定される。ロード命令を実行すると、そのアド
レスレジスタ２０が保有するメモリアドレスにより指定
される記述子０ＣＲＰ工のバッファポインタの値がアド
レスレジスタ２１Ｂに設定されると共に、アドレスレジ
スタ２０の値がインクリメントされ、次のバスサイクル
ではチェインポインタの値がワークレジスタ２３に設定
されると共にアドレスレジスタ２０の値が更にインクリ
メントされ、その次のバスサイクルでは最大転送語数が
バイトカウントレジスタ２２に設定される。

データ転送条件の初期設定後にコプロセッサ１がチェイ
ン転送のためのデータ転送命令をフェッチすると、コプ
ロセッサは、入出力回路４からのデータ転送要求がある
までデータ転送動作を待ち、データ転送要求信号ＤＲＥ
Ｑがアサートされて初めてデータ転送動作を開始する。

斯るデータ転送動作においては、先ず、アドレスレジス
タ２１Ｂに初期設定されているメモリアドレス（バッフ
ァポインタの値）によって指定されるバッファ領域ＢＥ
１に入出力回路４から１バイトのデータを転送する。１
バイトのデータ転送毎にアドレスレジスタ２１Ｂの値が
インクリメントされて次のメモリアドレスを保有すると
共に、バイトカウントレジスタ２２の値が１つづつデク
リメントされる。

このような動作を繰り返すことにより順次データをバッ
ファ領域ＢＥ、に順番に転送していく、バイトカウント
レジスタ２２の値が「０」になると、言い換えるなら、
初期設定により指定されたバッファ領域ＢＥ□に空き領
域がなくなると、コプロセッサ１はバッファ領域の切換
処理を行う、即ち、ワークレジスタ２３に初期設定され
ているチェインポインタの値をアドレスレジスタ２０に
セットし、これに基づいて次の記述子ＤＣＲＰ、をアク
セスして上記同様にその記述子ＤＣＲＰ、に含まれるデ
ータ転送制御情報を内部に設定する。この設定動作を行
うと、それに続けて再びデータ転送動作可能になる。

尚、主プロセッサ２が予めバッファ領域に書き込んだデ
ータを入出力回路４に転送する場合には、転送方向を換
えて上記同様のデータチェイン転送を行うことができる
。

上記実施例によれば以下の作用効果を得るものである。

（１）フェッチしたコプロセッサ命令を解読して実行す
るコプロセッサ１は、データ転送チャネルを構成可能な
ダイレクト・メモリ・アクセス制御用のレジスタセット
を実行部１１に有し、前記レジスタセットに情報を設定
するためのロード命令と、前記レジスタセットに設定さ
れた情報に従ってダイレクト・メモリ・アクセス制御を
実行させるためのデータ転送命令とを実行可能に構成さ
れているから、自らロード命令を実行してデータ転送制
御条件を内部設定することができ、主プロセッサ２から
データ転送制御条件の設定を受けなくても済むようにな
り、その結果、ダイレクト・メモリ・アクセス制御によ
るデータ転送制御条件の設定にかかる時間を短縮するこ
とができる。

（２）コプロセッサ１は、実行すべきデータ転送命令の
内容に従ってデータブロック転送やデータチェイン転送
などのデータ転送制御態様を決定するから、ハードウェ
アによって許容される範囲でデータ転送モードを設定可
能な従来のＤＭＡコントローラに比べ１選択可能なデー
タ転送制御態様に対して柔軟性を得ることができる。

（３）上記作用効果（２）により選択可能なデータ転送
制御態様に対して柔軟性を得ることができるから、実行
部１１に複数組のデータ転送チャネル構成用のレジスタ
セットが用意されている場合。

複数のデータ転送命令を時分割で実行することにより複
数のデータ転送チャネルを介して並列的にデータ転送を
行うような転送制御態様をも用意に実現することができ
るようになる。

（４）上記作用効果（１）〜（３）の内容は、コプロセ
ッサ１がロード命令を実行してＤＭＡ転送制御用のレジ
スタセットにデータ転送制御情報を設定し、次いで、コ
プロセッサ１がデータ転送命令を実行して、前記レジス
タセットの情報に従ってＤＭＡ転送制御を行うというデ
ータ転送制御方式を採用することによっても同様に達成
することができる。

（５）上記作用効果（４）に記載のデータ転送制御方式
において、コプロセッサ１がフェッチしたデータ転送命
令に基づくデータ転送動作の開始を外部からのデータ転
送要求があるまで待ち状態にするようなデータ転送命令
を採用することにより、入出力回路４など外部からのデ
ータ転送要求に従ってデータ転送動作を行うことも可能
になる。

（６）コプロセッサ１が、多数用意したバッファ領域を
、ポインタとして機能する記述子によって次々と連結さ
せるようにしてデータチェイン転送を行う場合、次の記
述子の所在・を示すチェインポインタをコプロセッサの
ワーク領域に保持させるようにすると、バッファ領域を
切り換えるために必要な次の記述子を取得する処理を、
主プロセッサ２の動作を介在させることなく高速に行う
ことができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されるものでは
なくその要旨を逸脱しない範囲において種々変更するこ
とができる。

例えば上記実施例ではデータのブロック転送とデータチ
ェイン転送を行う場合について説明したが、本発明はそ
れに限定されるものではなく、１バイト毎のデータ転送
などにも利用することができる。また、データ転送制御
テーブルを最初にアクセスするためのメモリアドレスを
ロード命令のオペランドアドレス指定フィールドによっ
て与えるようにしたが、これに限定されず１例えばその
ような情報を外部からワークレジスタにロードするよう
にしてもよい、また、連鎖されているバッファ領域のう
ち空き領域のある途中のバッファ領域にデータを転送す
る場合には、ロード命令の一貫として夫々の記述子に含
まれているステータスを検査し、そのステータスにより
空き領域であることが示されている記述子の情報をデー
タ転送制御用に初期設定するようにしてもよい、また、
データチェイン転送のための記述子の構成は上記実施例
に限定されず適宜変更することができる。

、また、上記実施例ではコプロセッサが直接コプロセッ
サ命令をフェッチする形式としたが、本発明はそれに限
定されるものではなく、主プロセッサが命令を監視し、
フェッチした命令からコプロセッサ命令を切り出してコ
マンドを生成し、これをコプロセッサに与えるようにし
てもよい。但しその場合にはコプロセッサコマンドを生
成すると共に該コマンドをコプロセッサに与える処理時
間だけ主プロセッサの動作とコプロセッサの動作の切換
に際してオーバーヘッドが増す。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である単体チップのコプロ
セッサに適用した場合について説明したが１本発明はそ
れに限定されるものではなく、主プロセッサや入出力回
路を本発明のコプロセッサと共に１つの半導体チップに
形成したシステム・オン・チップ型のシングルチップマ
イクロコンピュータなどにも適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、フェッチしたコプロセッサ命令を解読して実
行するコプロセッサは、データ転送チャネルを構成可能
なダイレクト・メモリ・アクセス制御用のレジスタセッ
トを実行部に有し、前記レジスタセットに情報を設定す
るためのロード命令と、前記レジスタセットに設定され
た情報に従ってダイレクト・メモリ・アクセス制御を実
行させるためのデータ転送命令とを実行可能に構成され
ているから、自らロード命令を実行してデータ転送制御
条件を内部設定することができ、これにより主プロセッ
サからデータ転送制御条件の設定を受けなくても済むよ
うになり、その結果、ダイレクト・メモリ・アクセス制
御によるデータ転送制御条件の設定にかかる時間を短縮
することができるという効果がある。

また、コプロセッサは、実行すべきデータ転送命令の内
容に従ってデータブロック転送やデータチェイン転送な
どのデータ転送制御態様を決定するから、ハードウェア
によって許容される範囲でデータ転送モードを設定可能
な従来のＤＭＡコントローラに比べ、選択可能なデータ
転送制御態様に対して柔軟性を得ることができるという
効果がある。

さらに、コプロセッサがロード命令を実行してＤＭＡ転
送制御用のレジスタセットにデータ転送制御情報を設定
し、次いで、コプロセッサがデータ転送命令を実行して
、前記レジスタセットの情報に従ってＤＭＡ転送制御を
行うというデータ転送制御方式を採用することによって
も上記同様の効果を得ることができる。

また、そのデータ転送制御方式において、コプロセッサ
がフェッチしたデータ転送命令に基づくデータ転送動作
の開始を外部からのデータ転送要求があるまで待ち状態
にするようなデータ転送命令を採用することにより、入
出力回路など外部からのデータ転送要求に従ってデータ
転送動作を行うことも可能になる。

そして、コプロセッサが、多数用意したバッファ領域を
、ポインタとして機能する記述子によって次々と連結さ
せるようにしてデータチェイン転送を行う場合、次の記
述子の所在を示すチェインポインタをコプロセッサのワ
ーク領域に保持させるようにすると、バッファ領域を切
り換えるために必要な次の記述子を取得する処理を、主
プロセッサの動作を介在させることなく高速に行うこと
ができる。

【図面の簡単な説明】

第１図は本発明に係るコプロセッサの一実施例ブロック
図、 第２図は第１図のコプロセッサを用いたシステム構成例
を示すブロック図、 第３図はプログラムの順番に従ってデータ転送動作を行
う場合の命令実行フローの一例を示す説明図、 第４図（Ａ）、（Ｂ）は主プロセッサ命令とコプロセッ
サ命令が混在されるプログラム構造の一例を示す説明図
。 第５図は外部からのデータ転送要求に従ってデータ転送
動作を行う場合の命令実行フローの一例を示す説明図、 第６図は第５図の命令実行フローに適合可能なデータ転
送命令の一例を示す機能説明図。 第７図はデータチェイン転送に利用される記述子とバッ
ファ領域との関係の一例を示す説明図である。 １・・・コプロセッサ、２・・・主プロセッサ、３・・
・メモリ、４・・・入出力回路、ＢＲＥＱＩ、ＢＲＥＱ
２・・・バスリクエスト信号、ＢＡＣＫＩ、ＢＡＣＫ２
・・・パスアクルッジ信号、ＤＲＥＱ・・・データ転送
要求信号、ＩＲＥＱ・・・割込み信号、１０・・・命令
制御部、１１・・・実行部、１２・・・マイクロＲＯＭ
、１３・・・マイクロアドレスデコーダ、１６・・・イ
ンストラクションレジスタ、１７・・・マイクロアドレ
スコントローラ、１８・・・マイクロインストラクショ
ンデコーダ、１９・・・コントローラ、２０．２１Ａ。 ２１Ｂ・・・アドレスレジスタ、２２・・・バイトカウ
ントレジスタ、２３・・・ワークレジスタ、２４・・・
コントロールレジスタ、２９・・・演算器、ＤＣＲＰ、
〜ＤＣＲＰｉ・・・記述子、ＢＥ、〜ＢＥｉ・・・バッ
ファ領域。 １７０−ｔ！−／す 図 コブＯｔ’−ｙ“す′ 第 １１−０−１！ゲブ 図 コブロで・ゾプ

Claims (1)

1. 【特許請求の範囲】 １、コプロセッサ命令を直接又は間接に解読して命令を
   実行するコプロセッサの実行部に、ダイレクト・メモリ
   ・アクセス制御に利用可能なレジスタセットを含め、コ
   プロセッサ命令に従って前記レジスタセットにデータ転
   送制御情報を設定するためのロード命令と、前記レジス
   タセットに設定された情報に基づいてダイレクト・メモ
   リ・アクセス制御を実行させるためのデータ転送命令と
   を実行可能にされて成るコプロセッサ。 ２、コプロセッサがロード命令を実行して、該コプロセ
   ッサの実行部に設けられているダイレクト・メモリ・ア
   クセス制御用のレジスタセットにデータ転送制御情報を
   設定し、次いで、コプロセッサがデータ転送命令を実行
   して、前記レジスタセットに設定した情報に従ったダイ
   レクト・メモリ・アクセス制御を行うデータ転送制御方
   式。 ３、フェッチしたデータ転送命令に従ったデータ転送動
   作を、外部からのデータ転送要求に従って実行開始し、
   所要のデータ転送動作を終了したとき、これを外部に通
   知するための割込み信号を主プロセッサに出力する請求
   項２記載のデータ転送制御方式。 ４、データ転送制御情報と次のデータ転送制御情報の所
   在を示すチェイン情報とを含む記述子をポインタとして
   、複数のバッファ領域を次々に連結させるためのデータ
   転送制御テーブルを主プロセッサが形成した後、コプロ
   セッサは、ロード命令を実行することによりそのデータ
   転送制御テーブルをアクセスして所定の記述子を読み込
   むと共に、読み込んだ記述子に含まれるチェイン情報を
   ワークレジスタ領域に保持し、データ転送のためのバッ
   ファ領域を次のバッファ領域に切り換えるとき、そのワ
   ークレジスタが保有するチェイン情報に基づいて、切り
   換えるべきバッファ領域を特定する次の記述子をデータ
   転送制御テーブルから読み込むものである請求項３記載
   のデータ転送制御方式。