JP2001109708A

JP2001109708A - マイクロコンピュータ

Info

Publication number: JP2001109708A
Application number: JP29181299A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ッ石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-10-14
Filing date: 1999-10-14
Publication date: 2001-04-20

Abstract

(57)【要約】【課題】多数の割込によるデータ転送等のデータ処理
を可能とし、使い勝手を向上し、かつ処理効率を向上し
た、マイクロコンピュータを提供する。【解決手段】第１のＣＰＵ（１）の他に、プログラム
用のバスとデータ用のバスを別に持つ第２のＣＰＵ
（２）を設け、第１がＣＰＵの使用するバス（ＩＤＢ，
ＩＡＢ）と第２のＣＰＵが命令をリードするバス（ＤＴ
ＡＢ，ＤＴＤＢ）を分離し、第１のＣＰＵのバス使用と
第２のＣＰＵの命令リードを並列可能にする。第２のＣ
ＰＵがデータをリード／ライトするバス（ＩＤＢ，ＩＡ
Ｂ）は、第１のＣＰＵと共通にする。例えば、データ転
送制御処理を第２のＣＰＵの処理とし、その処理を割込
で要求可能にし、その処理内容をプログラム化してメモ
リに格納しておくことにより、プログラムで決定できる
任意のデータ転送制御処理を実現でき、転送チャネル数
の制約もなくすことが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ更には半導体集積回路装置にかかり、例えば、機器
組み込み制御用途のマイクロコンピュータに利用して有
効な技術に関するものである。

【０００２】

【従来の技術】シングルチップマイクロコンピュータ
は、昭和５９年１１月３０日オーム社発行の『ＬＳＩハ
ンドブック』Ｐ５４０およびＰ５４１に記載されるよう
に、中央処理装置（ＣＰＵ）を中心にしてプログラム保
持用のＲＯＭ（リードオンリメモリ）、データ保持用の
ＲＡＭ（ランダムアクセスメモリ）、およびデータの入
出力を行なうための入出力回路などの機能ブロックが一
つの半導体基板上に形成されて成る。

【０００３】マイクロコンピュータは、各種機器の制御
システムに用いられ、この場合、制御システムのイベン
トに呼応して、所要の動作を行う。制御システムの精度
や効率を向上するために、前記イベントの発生から、前
記マイクロコンピュータの所要の動作までの時間を短縮
することが望まれている。

【０００４】これに対応するため、マイクロコンピュー
タの高速化が図られるとともに、固定的な動作について
は、ＣＰＵ以外の機能ブロックに負担させることが行わ
せている。例えば、シリアルコミュニケーションインタ
フェースは、外部から入力されるクロックとデータ入力
とを監視して、所定の入力信号変化に呼応して、データ
の取込みを開始する。これを随時パラレル変換して、所
定のデータ量の取込みが完了すると、割込要求などによ
って、ＣＰＵに処理を要求する。

【０００５】この割込要求時などに、ＣＰＵに代って、
所定のデータ転送を行うために、ダイレクトメモリアク
セスコントローラ（ＤＭＡＣ）やデータトランスファコ
ントローラ（ＤＴＣ）が設けられている場合があり、マ
イクロコンピュータには種々の工夫がなされている。

【０００６】例えば、特開平５−３０７５１６号公報に
は、ダイレクトメモリアクセスコントローラ（ＤＭＡ
Ｃ）を内蔵したマイクロコンピュータの記載がある。

【０００７】また、データトランスファコントローラ
（ＤＴＣ）を内蔵したマイクロコンピュータも市場に提
供されている。

【０００８】更に、特開平７―３０２２５５号公報に
は、第１のＣＰＵの他に第２のＣＰＵを設けてデータ転
送制御を行なうマイクロコンピュータの記載がある。

【０００９】

【発明が解決しようとする課題】前記特開平５−３０７
５１６号公報に記載されたＤＭＡＣは、割込要求によっ
て起動でき、リピートモード、ブロック転送モードなど
を行なうことができ、ステッピングモータの制御やプリ
ンタの印字データ制御に好適である。例えば、最大８チ
ャネルの転送を行なうことができる。ＤＭＡＣの転送は
ＣＰＵと独立しているために、データ転送に必要なサイ
クル数のみＣＰＵを停止するのみでよく、ＣＰＵは実行
中の処理を継続できる。例えば、バイトデータの転送、
転送元・転送先アドレスをインクリメントする場合、前
記の例では、デッドサイクル１ステートを含めて、デー
タ転送６ステートである。

【００１０】しかしながら、かかるＤＭＡＣは、転送元
アドレス、転送先アドレス、転送カウンタ、制御レジス
タを各チャネルに持つために、多数のチャネルのデータ
転送を行なおうとすれば、前記レジスタを多数組み設け
ねばならず、ＤＭＡＣの、ひいては、半導体集積回路装
置全体の、論理的・物理的規模を増大させてしまう。さ
らに、規模の増大は製造費用を増大させてしまう。した
がって、マイクロコンピュータの内蔵ＤＭＡＣにより割
込要因の全て、あるいは大多数のデータ転送を行なうこ
とは困難である。

【００１１】一方、前記ＤＴＣ内蔵マイコンとは、ＤＭ
ＡＣの前記転送元アドレスレジスタなどのレジスタを、
記憶密度が高い汎用のＲＡＭ上に配置し、論理的・物理
的規模の増大を防いだデータトランスファコントローラ
（ＤＴＣ）を内蔵したマイクロコンピュータの記載があ
る。これに記載のＤＴＣでは、実質的に全ての割込要因
によって、データ転送を行なうことができる。

【００１２】しかしながら、転送情報を保持するレジス
タを汎用のＲＡＭ上に配置したために、データ転送に先
立って、かかるレジスタをＤＴＣに読み込み、この読み
込んだ内容に従って、データ転送を行ない、さらにデー
タ転送によって更新されたレジスタ情報をＲＡＭに退避
する必要がある。この期間はＣＰＵを停止しなければな
らず、データ転送に比較して、大きな時間をレジスタの
読み込み・退避に費やしてしまう。このため、マイクロ
コンピュータまたは半導体集積回路装置全体の処理効率
を向上することが充分ではない。例えば、バイトデータ
の転送、転送元・転送先アドレスをインクリメントする
場合、前記の例では、データ転送５ステートに対して、
レジスタの読み込み・退避に３０ステートを要し、合計
３５ステートの期間ＣＰＵは停止することになる。

【００１３】また、ＤＭＡＣあるいはＤＴＣの動作の制
御は、制御レジスタの制御ビットの内容によって指定さ
れるものであり、転送モードや起動要因を選択できるの
みである。制御ビットのビット数を増やせば、転送デー
タの加算（チェックサム）や、パリティ計算などを行な
うことも可能であるが、使用者毎に固有の処理を行なわ
せることは困難である。また、多様な処理を実現しよう
とすれば、これを制御する回路の論理的・物理的規模が
増加してしまう。

【００１４】当然、ＣＰＵを利用して、データ転送に付
随する、使用者毎の固有の処理を行なうことができる。
例えば、割込が発生したときに、主たる処理を中断し
て、所望の処理を行なうものである。しかしながら、Ｃ
ＰＵが行なうべき主たる処理を中断しなければならなく
なってしまい、また、ＣＰＵの内部状態の退避・復帰を
行なわなければならないために、オーバヘッドが発生
し、マイクロコンピュータ全体の処理性能を向上するこ
とができなくなってしまう。

【００１５】また、特開平７―３０２２５５号公報に
は、データ転送を第２のＣＰＵの処理とし、転送処理内
容をプログラムとして記憶密度の高いＲＯＭに設け、任
意の転送処理を実現し、物理的規模を縮小し、転送チャ
ネル数の制約をなくし、或は、マイクロコンピュータの
製造費用を削減し、更に、第１、第２のＣＰＵを同時に
動作可能にすることにより、マイクロコンピュータ全体
の処理速度を向上させることが記載されている。

【００１６】前記第２のＣＰＵは、第１のＣＰＵのバス
にアクセスできないようになっている。このため、第１
のＣＰＵのアドレス空間の全てをリード／ライトするこ
とはできず、その処理に制約がある。また、前記特開平
７―３０２２５５号公報には外部バスのアクセスについ
ては言及されていない。第１及び第２のＣＰＵのそれぞ
れに、ＲＯＭ、ＲＡＭが接続され、それぞれにバス制御
が必要であるから、論理的・物理的規模が比較的大きく
なり易いとうことが本発明者によって見出された。

【００１７】本発明の目的は、多数の割込によるデータ
転送若しくはデータ処理或いは使用者毎の固有の処理を
可能とし、使い勝手を向上し、かつ処理効率を向上し
た、マイクロコンピュータ、更には半導体集積回路装置
を提供することにある。

【００１８】本発明は更に、そのようなマイクロコンピ
ュータ若しくは半導体集積回路装置の論理的・物理的規
模の増加を抑止することになる。

【００１９】本発明の別の目的は、多数の割込によるデ
ータ転送若しくはデータ処理或いは使用者毎の固有の処
理を可能とし、使い勝手を向上し、かつ処理効率を向上
した、マイクロコンピュータの開発効率を向上すること
にある。

【００２０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００２１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００２２】すなわち、第１のＣＰＵの他に、プログラ
ム用のバスとデータ用のバスを別に持つ（ハーバードア
ーキテクチャの）第２のＣＰＵを設け、第１のＣＰＵが
使用するバスと第２のＣＰＵが命令をリードするバスを
分離し、第１のＣＰＵのバス使用と第２のＣＰＵの命令
リードを並列的に行なえるようにする。

【００２３】更に、前記第２のＣＰＵのデータをリード
／ライトするバスは、第１のＣＰＵと共通、若しくは接
続可能にする。

【００２４】前記第２のＣＰＵのプログラムメモリは、
第１のＣＰＵによって、書込み可能にするとよい。ま
た、前記第２のＣＰＵのプログラムは、第１のＣＰＵの
開発環境上で作成可能にするとよい。

【００２５】また、割込要因の内、第１の要因は第１の
ＣＰＵに、第２の要因は第２のＣＰＵに要求可能にする
ものである。第２のＣＰＵのレジスタの設定によって、
第１のＣＰＵに割込を要求可能にするとよい。

【００２６】上記によれば、データ転送制御処理などを
第２のＣＰＵの処理とし、データ転送要求のための割込
を個別に第２のＣＰＵに要求可能にするとともに、デー
タ転送制御処理内容をプログラム化してメモリに格納し
ておくことにより、任意のデータ転送制御処理を実現で
き、プログラムによってデータ制御処理内容に自由度を
持たせることができる。転送チャネル数の制約もなくす
ことが可能になる。

【００２７】前記第１のＣＰＵが使用するバスと第２の
ＣＰＵが命令をリードするバスとを分離しているから、
データ転送制御処理プログラムのリードは、第１のＣＰ
Ｕのバス使用を制約せず、これによって、第１のＣＰＵ
の処理性能を低下させることがない。

【００２８】第２のＣＰＵのデータをリード／ライトす
るバスは、第１のＣＰＵと共通、若しくは接続可能にさ
れることにより、第１のＣＰＵ即ちマイクロコンピュー
タのアドレス空間に対して、データ転送制御を行うこと
ができる。第１のＣＰＵのバスと、第２のＣＰＵがデー
タをリード／ライトするバスとを共通のバスコントロー
ラによって制御することによって、論理規模の増加を抑
止できる。

【００２９】第２のＣＰＵのプログラムメモリとして、
ＲＯＭ若しくはＲＡＭなどの１つのメモリを専用に利用
可能にすることによって、マイクロコンピュータ若しく
は半導体集積回路装置の論理規模の増加を抑止できる。

【００３０】第２のＣＰＵのプログラムメモリをＲＡＭ
や電気的に書き込み可能ＰＲＯＭ（例えばフラッシュメ
モリ、ＥＥＰＲＯＭ、ＥＰＲＯＭ）等とし、第１のＣＰ
Ｕによって、書込み可能にすることによって、システム
に固有のデータ処理を容易に実現し、使い勝手を向上す
るとともに、デバック効率を向上したりすることができ
る。第１及び第２のＣＰＵのプログラムメモリを、ＰＲ
ＯＭ（フラッシュメモリ）とし、一連の処理で書込み可
能にすることによって、使い勝手を向上するとともに、
デバック効率を向上したりすることができる。

【００３１】第２のＣＰＵのプログラムは、第１のＣＰ
Ｕの開発環境で作成可能にすることにより、開発効率を
向上することができる。制御レジスタなどを設定するの
に比較して、データ制御処理内容の自由度を高くして、
プログラム作成効率を向上することができる。開発環境
を共通にして、使用者の不所望な出費を抑止できる。

【００３２】エミュレーション用プロセッサにおいて
は、第１のＣＰＵのバス状態を表示するとともに、第１
及び第２のＣＰＵの何れがバスを使用しているかを表示
することによって、デバック効率を向上できる。第２の
ＣＰＵのプログラム用のバスのアドレス情報を表示する
ことによって、第２のＣＰＵのデバックを可能にするこ
とができる。

【００３３】

【発明の実施の形態】図１には本発明に係るマイクロコ
ンピュータの一例が示される。同図に示されるマイクロ
コンピュータＭＣＵは、例えばＣＭＯＳ集積回路製造技
術によって単結晶シリコンなどの１個の半導体チップに
形成されている。

【００３４】前記マイクロコンピュータＭＣＵは、第１
のＣＰＵ（中央処理装置）１、第２のＣＰＵ２、リード
・オンリ・メモリ（ＲＯＭ）３、ランダム・アクセス・
メモリ（ＲＡＭ）４、ＲＡＭユニット（ＲＡＭＤ）５、
タイマ６、パルス出力回路７、シリアルコミュニケーシ
ョンインタフェース（ＳＣＩ）８、Ａ／Ｄ変換器（Ａ／
Ｄ）９、入出力ポート（ＩＯＰ［１］〜ＩＯＰ［５］）
１１〜１５、入出力ポート（ＩＯＰ［Ａ］〜ＩＯＰ
［Ｆ］）１６〜２１、割込コントローラ２２、バスコン
トローラ２３、クロック発振器（ＣＰＧ）２４の機能ブ
ロック（若しくはモジュール）から構成される。これら
の機能ブロックは、内部バスによって相互に接続され
る。内部バスとして、Ｉバス（ＩＤＢ，ＩＡＢ）、Ｐバ
ス（ＰＤＢ，ＰＡＢ）、Ｄバス（ＤＴＤＢ，ＤＴＡＢ）
が図示されている。ＩＤＢ，ＰＤＢ，ＤＴＤＢは内部デ
ータバス、ＩＡＢ，ＰＡＢ，ＤＴＡＢは内部アドレスバ
スである。その他に、各Ｉバス、Ｐバス、Ｄバスには、
バスコマンド、リード信号・ライト信号・バスサイズ信
号或いはシステムクロック等の信号線が含まれている。

【００３５】前記内部データバスＩＤＢ，ＰＤＢ，ＤＴ
ＤＢは１６ビット構成である。第１のＣＰＵ１、第２の
ＣＰＵ２の命令は１６ビット単位の命令である。

【００３６】前記バスコントローラ２３は、内部バスコ
ントローラ（内部調停論理）、外部バスコントローラ
（外部調停論理）、及びリフレッシュタイマなどを持
つ。前記Ｉバス（ＩＡＢ、ＩＤＢ）、Ｐバス（ＰＡＢ、
ＰＤＢ）はバスコントローラ２３によって相互にインタ
フェースされる。前記Ｐバス（ＰＡＢ、ＰＤＢ）はバス
コントローラ２３、タイマ６、パルス出力回路７、ＳＣ
Ｉ８、Ａ／Ｄ変換器９、割込コントローラ２２、ＩＯＰ
［１］１１〜ＩＯＰ［５］１５、ＩＯＰ［Ａ］１６〜Ｉ
ＯＰ［Ｆ］２１に接続される。前記第１のＣＰＵ１又は
第２のＣＰＵ２の何れか一方がＩバスを使用し、そのア
クセスアドレスが内部Ｉ／Ｏであれば、Ｐバスを使用し
て、前記の機能ブロック若しくはモジュールをリード／
ライトできる。

【００３７】割込コントローラ２２は、タイマ６、ＳＣ
Ｉ８、入出力ポートＩＯＰ［５］の出力する割込信号を
入力し、第１のＣＰＵ１又は第２のＣＰＵ２に割込要求
信号とベクタ番号を出力する。

【００３８】入出力ポートは、外部バス信号、入出力回
路（タイマ６、パルス出力回路７、ＳＣＩ８、Ａ／Ｄ変
換器９など）の入出力信号と兼用とされている。ＩＯＰ
［Ａ］１６〜ＩＯＰ［Ｃ］１８はアドレスバス出力、Ｉ
ＯＰ［Ｄ］１９、ＩＯＰ［Ｅ］２０はデータバス入出
力、ＩＯＰ［Ｆ］２１はバス制御信号入出力信号と兼用
されている。外部アドレス、外部データは、それぞれ、
これらの入出力ポートに含まれるバッファ回路を介して
ＩバスＩＡＢ、ＩＤＢと接続されている。ＰバスＰＡ
Ｂ、ＰＤＢは入出力ポートのレジスタをリード／ライト
するために使用し、外部バスとは直接の関係はない。バ
ス制御信号出力は、アドレスストローブ、ハイ／ロウデ
ータストローブ、リードストローブ、ライトストロー
ブ、外部バスアクノリッジ信号などがある。バス制御入
力信号にはウェイト信号、外部バスリクエスト信号など
がある。これらの入出力信号の図示は省略してある。外
部バス拡張を行うことは、動作モードなどで選択され、
これらの入出力ポートの機能も選択される。

【００３９】また、ＩＯＰ［１］１１はタイマ入出力、
ＩＯＰ［２］１２はパルス出力、ＩＯＰ［３］１３はＳ
ＣＩ入出力、ＩＯＰ［４］１４はアナログ入力、ＩＯＰ
［５］１５は外部割込要求（ＩＲＱ）入力とデータアク
ノレッジ信号（ＤＡＣＫ０〜３）と兼用されている。タ
イマ６、ＳＣＩ８、Ａ／Ｄ変換器９とＩＯＰ［１］１
１、ＩＯＰ［２］１２、ＩＯＰ［３］１３との入出力信
号などは図示を省略してある。

【００４０】その他にマイクロコンピュータＭＣＵは、
電源端子Ｖｃｃ、回路の接地端子Ｖｓｓ、アナログ電源
端子ＡＶｃｃ、アナログ接地端子ＡＶｓｓ、リセット信
号ＲＥＳ、スタンバイ信号ＳＴＢＹ、マスク不可能な割
込信号ＮＭＩ、クロック入力ＥＸＴＡＬ、ＸＴＡＬ、動
作モード信号ＭＤ０〜ＭＤ２等の入力端子がある。パル
ス出力回路７は、タイマ６から与えられるトリガ信号に
したがって、図示を省略するレジスタ（ＮＤＲ）に保持
した内容をＩＯＰ［２］１２と兼用の端子から出力す
る。

【００４１】図２にはマイクロコンピュータＭＣＵのア
ドレスマップが示される。マイクロコンピュータＭＣＵ
のアドレス空間は、特に制限されないが、１６Ｍバイト
であり、１バイト毎にアドレスが割り当てられている。

【００４２】ＲＡＭＤ５以外の各機能ブロックは、接続
するバスに拘らず、第１のＣＰＵ１のアドレス空間上
で、固有のアドレスを有する。なお、図２においてＩ／
Ｏ（データ入出力手段）は、図１のタイマ６、パルス出
力回路７、ＳＣＩ８、Ａ／Ｄ変換器９、入出力ポート１
１〜２１、及び割込コントローラ２２の内部Ｉ／Ｏレジ
スタ等を総称する。

【００４３】ＲＯＭ３は、特に制限はされないものの、
６４ｋバイトとし、アドレスＨ’００００００〜Ｈ’０
０ＦＦＦＦに割り当てられる。前記ＲＡＭ４は２ｋバイ
トとし、アドレスＨ’ＦＦＦ４００〜Ｈ’ＦＦＦＢＦＦ
に割当てられる。Ｉ／ＯはアドレスＨ’ＦＦＦＥ００〜
Ｈ’ＦＦＦＦＦＦに配置されている。なお、Ｈ’は１６
進数を示す。Ｉ／Ｏには、ＲＡＭＤ５の制御を行う、Ｒ
ＡＭデータレジスタ（ＲＡＭＤＲＨ、ＲＡＭＤＲＬ）、
ＲＡＭアドレスレジスタ（ＲＡＭＡＲＨ、ＲＡＭＡＲ
Ｌ）を含む。これ以外のアドレスは、外部アドレス空間
とされる。

【００４４】外部アドレス空間には、随時、プログラム
格納用のＲＯＭ、データ用のＤＲＡＭや、そのほかの回
路（ＡＳＩＣ）などが接続される。外部アドレス空間
は、２ＭＢ単位の８個のエリア０〜７に分割され、バス
コントローラ２３には夫々のエリアのバス仕様が設定可
能にされ、エリア選択信号を出力できるようになってお
り、それぞれのエリアに、異なるメモリを容易に接続で
きる。また、エリア２〜５は、ＤＲＡＭ空間とすること
ができ、ＤＲＡＭをアクセスするためのアドレスマルチ
プレクスや、高速ページモードを実行できるＤＲＡＭイ
ンタフェースを選択できる。かかるバス制御はバスコン
トローラ２３によって行われる。

【００４５】前記第２のＣＰＵ２はデータ用、プログラ
ム用それぞれ１６Ｍバイトのアドレス空間を持つ。デー
タ用アドレス空間はＣＰＵ１と共通である。一方、プロ
グラム用のアドレス空間は、ＲＡＭＤ５のみで、特に制
限はされないものの、２ｋバイトとされ、アドレスＨ’
００００００〜Ｈ’０００７ＦＦに配置されている。第
２のＣＰＵ２は、それ以外のプログラム用アドレス空間
を実質的に使用できない。

【００４６】図３には前記第２のＣＰＵ２のブロック図
が示される。プログラム用のバスとデータ用のバスを独
立に持つ他のＣＰＵ１と同様の構成とすることができ
る。その構成を共通にすることによって開発効率を向上
できる。命令セットやプログラミングモデル（レジスタ
構成）を互換ないし類似のものとすることによってプロ
グラミング効率も向上できる。

【００４７】第２のＣＰＵ２は、制御部２０と実行部２
１から構成される。制御部２０は、命令レジスタＩＲ、
命令デコーダＣＯＮＴ、レジスタセレクタＲＳＥＬを含
む。

【００４８】命令デコーダＣＯＮＴは、例えば、マイク
ロＲＯＭ或はＰＬＡ（ＰｒｏｇｒａｍｍａｂｌｅＬｏ
ｇｉｃＡｒｒａｙ）または布線論理で構成される。命
令デコーダＣＯＮＴの出力の一部が命令デコーダＣＯＮ
Ｔにフィードバックされている。レジスタセレクタＲＳ
ＥＬは、命令デコーダの指示と、命令コード中に含まれ
るレジスタフィールドの情報に基づいて、汎用レジスタ
ＥＲ０〜ＥＲ７を選択する。

【００４９】実行部２１は、前記汎用レジスタＥＲ０〜
ＥＲ７、プログラムカウンタＰＣ、コンディションコー
ドレジスタＣＣＲ、バスコントロールレジスタＢＣＲを
含み、更に、算術論理演算器ＡＬＵ、インクリメンタＩ
ＮＣ、データアクセス用のリードデータバッファＤＢ
Ｒ、ライトデータバッファＤＢＷ、アドレスバッファＤ
ＡＢ、プログラムアクセス用のイミディエイトデータバ
ッファＤＢＩ、データアドレスバッファＣＡＢを含む。
これらのブロックはＧＢバス、ＤＢバス、ＷＢバスによ
って相互に接続されている。

【００５０】また、図示はさないものの、実行部２１の
各部は３２ビット構成であり、汎用レジスタの分割部分
Ｅ（１６ビット）、Ｈ（８ビット）、Ｌ（８ビット）に
対応させて夫々１６ビット、８ビット、８ビットの構成
に分割されている。

【００５１】汎用レジスタＥＲ０〜ＥＲ７、プログラム
カウンタＰＣ、コンディションコードレジスタＣＣＲ、
バスコントロールレジスタＢＣＲ以外は、プログラミン
グ上は参照できず、マイクロコンピュータＭＣＵの内部
の動作にのみ用いられる。即ち、リードデータバッファ
ＤＢＲ、ライトデータバッファＤＢＷ、アドレスバッフ
ァＤＡＢなどは、内部バスＩＤＢ、ＩＡＢとのインタフ
ェースを採るために、一時的にデータをラッチする。

【００５２】アドレスバッファＤＡＢは、ＣＰＵ２がリ
ード／ライトするアドレスを一時的に格納する他、格納
した内容に対するインクリメント機能を有している。イ
ンクリメント機能を有するアドレスバッファは特開平４
−３３３１５３号公報などに記載されている。

【００５３】算術論理演算器ＡＬＵは、命令によって指
定される各種の演算や実効アドレスの計算などに用いら
れる。インクリメンタＩＮＣは、プログラムカウンタＰ
Ｃの加算に用いられる。

【００５４】バスコントロールレジスタＢＣＲは、バス
制御の指定を行なう。例えば、ビット７はデータアクセ
ス後のバス権移譲を禁止することができる。ビット４は
アクノレッジ信号出力を許可することができる。これ
は、外部バスアクセス時に有効で、いわゆるシングルア
ドレス転送を行なう。ビット３〜０はデータアクノレッ
ジ信号（ＤＡＣＫ０〜ＤＡＣＫ３）を指定する。バスコ
ントロールレジスタＢＣＲは、専用の操作命令（ＬＤＣ
＃ｘｘ，ＢＣＲ）によって、ＷＢバスからライト可能
である。バスコントロールレジスタＢＣＲは、１回のデ
ータ転送を行なうと、命令デコーダＣＯＮＴの出力する
制御信号によって初期化（クリア）される。従って、同
一の転送命令ＭＯＶ．ＢＲｓ，＠ａａ：１６であって
も、バスコントロールレジスタＢＣＲによって、データ
転送の動作が異なる。例えば、ＬＤＣ＃８０，ＢＣＲＭＯＶ．Ｂ＠ａａ１：１６，Ｒ０ＬＭＯＶ．ＢＲ０Ｌ，＠ａａ２：１６の場合は、アドレスａａ１のリード後のバス権移譲を禁
止し、アドレスａａ２のリードまでバス権を保持する。
また、ＬＤＣ＃１２，ＢＣＲＭＯＶ．Ｂ＠ａａ：１６，Ｒ０Ｌの場合は、シングルアドレス転送を行い。アドレスａａ
へのライト動作とデータアクノレッジ信号１（ＤＡＣＫ
１）を出力する。従って、アクノレッジ信号によって、
リード動作を行なう外部デバイスとの間のデータ転送を
行なうことができる。この時、マイクロコンピュータＭ
ＣＵからは、データ出力は行わないようにされる。

【００５５】バス権移譲の禁止やシングルアドレス転送
は、ＣＰＵ２の出力するバスコマンドによって、バスコ
ントローラ２３に対して指示され、バスコントローラ２
３が所要の制御を行う。即ち、バスコントロールレジス
タＢＣＲに設定された値が命令デコーダＣＯＮＴに供給
され、命令デコーダＣＯＮＴから出力されるバスコマン
ドによってバス権移譲の禁止やシングルアドレス転送の
指示がバスコントローラ２３に与えられる。

【００５６】汎用的な命令を組合せることによって、Ｃ
ＰＵ２が実行可能な命令コードの数を最小限にして、所
望の機能を実現できる。バスコントロールレジスタＢＣ
Ｒは、ＣＰＵ２内部に存在するために、ＣＰＵ１の動作
を制約することなく、設定可能である。データ転送後
に、自動的に初期化するように構成することによって、
再初期化の命令を不要として、命令ステップ数を短縮
し、使い勝手を向上することができる。

【００５７】なお、バスコントロールレジスタＢＣＲを
用いず、命令コードで、上記バス権移譲禁止やシングル
アドレス転送を指定することも可能である。

【００５８】図４にはＲＡＭＤ５の一例が示される。Ｒ
ＡＭＤ５は、ＲＡＭ部５０とデータマルチプレクサ５
１、アドレスマルチプレクサ５２、及びＲＡＭデータレ
ジスタ（ＲＡＭＤＲ）５３、ＲＡＭアドレスレジスタ
（ＲＡＭＡＲ）５４を含む。ＲＡＭＤＲ５３は前記ＲＡ
ＭＤＲＬ，ＲＡＭＤＲＨに対応され、ＲＡＭＡＲ５４は
前記ＲＡＭＡＲＬ，ＲＡＭＡＲＨに対応される。ＲＡＭ
部５０はＳＲＡＭのようなメモリによって構成されてい
る。マルチプレクサ５１，５２の入出力選択状態はＲＡ
ＭＤイネーブルレジスタ信号ＲＡＭＤＥによって制御さ
れる。

【００５９】ＲＡＭＤイネーブルレジスタ信号ＲＡＭＤ
Ｅがローレベルのとき、マルチプレクサ５１，５２はＲ
ＡＭ部５０を内部バスＤＴＤＢ，ＤＴＡＢとインタフェ
ース可能に制御する。これにより、内部バスＤＴＡＢか
らアドレス信号がアドレスマルチプレクサを介してＲＡ
Ｍ部５０に与えられ、データマルチプレクサ５１を介し
て、内部バスＤＴＤＢとの間でデータの入出力を行う。

【００６０】前記ＲＡＭＤＲ５３及びＲＡＭＡＲ５４は
夫々２バイトの内部Ｉ／Ｏレジスタとされ（Ｉ／Ｏ空間
に配置され）、ＰバスＰＤＢを経由してリード／ライト
可能にされる。前記ＲＡＭＤＲ５３及びＲＡＭＡＲ５４
の選択は、特に制限されないが、内部アドレスバスＰＡ
Ｂのアドレスをデコードしてレジスタ選択信号を形成す
る図示を省略するアドレスデコード回路が行なう。前記
ＲＡＭＤイネーブルレジスタ信号ＲＡＭＤＥがハイレベ
ルにされているとき、ＣＰＵ１又はＣＰＵ２が内部バス
ＰＤＢを経由してＲＡＭＡＲにＲＡＭＤ５のアドレスを
ライトすると、この内容がアドレスマルチプレクサ５２
を介して、ＲＡＭ部５０に与えられ、ＲＡＭＤＲ５３に
データをライトすると、この内容がデータマルチプレク
サ５１を介して、ＲＡＭ部５０に与えられ、これによっ
てＲＡＭＤ５がライト動作される。好適な例では、ライ
ト動作後、ＲＡＭＡＲ５４の内容がインクリメント（＋
２）されるようにするとよい。

【００６１】なお、ＲＡＭＤ５の容量が６４ｋバイト以
上になる場合には、ＲＡＭアドレスレジスタ（ＲＡＭＡ
Ｒ）５４は、その容量に対応するようにビット数を増や
せばよい。また、ＲＡＭＤイネーブルレジスタ信号ＲＡ
ＭＤＥをレジスタによって設定する場合は、誤って当該
レジスタの対応ビットが書換えられないように、所定の
コードをライトしないと、イネーブル／ディスエーブル
の状態が切り替らないようにすればよい。

【００６２】図５には図１のマイクロコンピュータＭＣ
Ｕのアドレスバス及びデータバスの接続状態が詳細に示
されている。図５において、３０で示される内部Ｉ／Ｏ
レジスタには、図１のタイマ６、パルス出力回路７、Ｓ
ＣＩ８、Ａ／Ｄ変換器９、入出力ポート１１〜２１、割
込コントローラ２２の各機能ブロックの内部Ｉ／Ｏレジ
スタを含む。ＣＰＧ２４はバスと接続されていないので
図示を省略してある。外部バスバッファ（ＢＵＦ）３１
は、入出力ポート１６〜２１に含まれるアドレスバッフ
ァ、データバッファ、バス制御信号入出力バッファ、及
びデータアクノレッジ信号出力バッファを総称してい
る。

【００６３】図５には、Ｉバス（ＩＤＢ，ＩＡＢ）、Ｄ
バス（ＤＴＡＢ，ＤＴＤＢ）、Ｐバス（ＰＤＢ，ＰＡ
Ｂ）、外部バス（ＥＴＡＢ，ＥＴＤＢ）が示されてい
る。Ｉバスには、第１のＣＰＵ１、第２のＣＰＵ２、Ｒ
ＯＭ３、ＲＡＭ４、外部バスバッファ（ＢＵＦ）３１を
接続し、メモリの高速アクセスを図り、メモリのアクセ
スは１ステートで行われる。

【００６４】Ｐバスには、内部Ｉ／Ｏレジスタ３０が接
続される。ＩバスとＰバスを分離することによって、Ｃ
ＰＵ１のプログラムリードなどで、主として使用するＩ
バスの負荷を軽減し、高速化を図るとともに、未使用時
のＰバスの状態を保持するなどして、低消費電力化を図
ることができる。ＣＰＵ１，ＣＰＵ２の他の内部バスマ
スタが、Ｐバスに接続される内部Ｉ／Ｏレジスタ３０を
アクセスする場合は、Ｉバス及びバスコントローラ２３
を経由して行う。内部Ｉ／Ｏレジスタ３０のアクセスは
２ステートで行われる。

【００６５】Ｉバス及びＰバスはバスコントローラ（Ｂ
ＳＣ）２３でインタフェースされている。また、ＣＰＵ
２とＲＡＭＤ５を接続するＤバス（ＤＴＡＢ、ＤＴＤ
Ｂ）があり、ＣＰＵ２は、Ｄバスをプログラム用（命令
フェッチ用）に、Ｉバスをデータ用（データアクセス
用）に使用する。更に、好適には、図５に例示されるよ
うに、ＲＡＭＤ５は、プログラムなどの初期設定の便を
考慮して、Ｐバス経由でリード／ライト可能にされてい
る。

【００６６】ＣＰＵ１がＲＯＭ３からプログラムをリー
ドする場合、又はＲＡＭ４との間でデータをリード／ラ
イトする場合、内部バスＩＡＢ、ＩＤＢを使用して動作
が行なわれる。この場合、ＣＰＵ１は内部バスＰＡＢ、
ＰＤＢを使用しない。

【００６７】ＣＰＵ２がＲＡＭＤ５からプログラムをリ
ードする場合は、Ｄバスを使用し、ＩバスやＰバスを使
用しない。即ち、ＲＡＭＤ５に専用のアクセス制御信
号、アドレスバス（ＤＴＡＢ）、データバス（ＤＴＤ
Ｂ）を使用し、また１ステートでリードするから、特
に、バスコントローラ２３のような制御論理を必要とせ
ず、論理的規模の増加を抑止できる。Ｄバスを分離する
ことにより、ＣＰＵ２が待機状態にあったり、ＣＰＵ２
がＲＡＭＤ５からプログラムをリードしても、そのこと
がＣＰＵ１の動作を制約しない。

【００６８】一方、ＣＰＵ２がデータのリード／ライト
を行なう場合、内部バスＩＡＢ、ＩＤＢを使用して動作
が行なわれ、必要に応じて、内部バスＰＡＢ、ＰＤＢを
使用する。ＣＰＵ２が、データのリード／ライトを行な
う場合、バス権調停が行なわれる。ＣＰＵ２によるバス
権要求は、ＣＰＵ１によるバス権要求より優先される。
バス権調停は、バス権要求信号に応じて、バスコントロ
ーラ２３が行なう。バスコントローラ２３はバス権アク
ノレッジ信号によってＣＰＵ１又はＣＰＵ２にバス権を
与える。ＣＰＵ１又はＣＰＵ２は、バス権アクノレッジ
信号が与えられると、バスコマンドとアドレス信号を出
力する。バス権アクノレッジ信号が与えられない場合、
ＣＰＵ１又はＣＰＵ２は待機状態になり、バスコマンド
とアドレスを出力するバスはハイインピーダンス状態に
される。

【００６９】バス権調停におけるバス権授受の際にオー
バヘッドを生じないようにタイミング設計が行われてい
る。これらは、ＣＰＵとＤＭＡＣ（またはデータトラン
スファコントローラ）などの複数のバスマスタを内蔵し
たマイクロコンピュータと同様の構成にすればよい。

【００７０】前記バスコマンドにはリード要求、ライト
要求、サイズ信号、バス権移譲を禁止する信号、シング
ルアドレス転送を指示する信号等を含む。

【００７１】外部バスバッファ（ＢＵＦ）３１は、バス
コントローラ２３の制御によって動作する。バスコント
ローラ２３は、エリア毎のバス幅、アクセスステート数
の制御、ＤＲＡＭアクセス時のアドレスマルチプレクス
制御、データアクノレッジ信号（ＤＡＣＫ０〜ＤＡＣＫ
３）の出力などのシングルアドレス転送の制御などを行
う。また、バスコントローラ２３はリフレッシュタイマ
を含み、リフレッシュタイマは一定時間毎にリフレッシ
ュ要求を発生する。例えば、リフレッシュタイマが外部
バス権を獲得すると、ＤＲＡＭのリフレッシュとして、
ＣＡＳビフォＲＡＳリフレッシュを行う。

【００７２】図６には前記割込コントローラ２２が示さ
れる。割込要因には内部割込と外部割込の２種類があ
り、それぞれの要因毎の対応ビットを有する割込要因フ
ラグ４０を有する。内部割込の要因フラグは、タイマ
６、ＳＣＩ８、Ａ／Ｄ変換器９等の入出力回路が所定の
状態になったとき対応する割込み信号によって対応ビッ
トが“１”にセットされる。外部割込の要因フラグは、
外部割込入力端子が所定のレベルになったとき、又は、
所定の信号変化が発生したとき、対応する割込み信号に
よって対応ビットが“１”にセットされる。割込要因フ
ラグ４０は、ＣＰＵ１又はＣＰＵ２のライト動作によっ
て“０”にクリアされる。

【００７３】割込要因フラグ４０の各ビットの出力は、
割込許可回路４１に入力される。割込許可回路４１に
は、更に割込許可レジスタ４２の割込許可ビットが入力
される。割込許可レジスタ４２は、ＣＰＵ１又はＣＰＵ
２からリード／ライト可能なレジスタで、対応する割込
を許可するか、禁止するかを選択する。割込要因フラグ
４０の所定ビットが“１”にセットされ、対応する割込
許可ビットが“１”にセットされることによって、割込
が要求される。すなわち、割込許可回路４１は、割込要
因フラグ４０割込許可レジスタの対応ビット同士を２入
力とする複数個の論理積回路で構成される。

【００７４】割込許可回路４１の出力は、ＣＰＵ選択回
路４３に入力される。ＣＰＵ選択回路４３には、更に割
り込み選択レジスタ（ＩＲＱＳＥＬ）４４の内容が入力
される。割り込み選択レジスタ４４は、割込が要求され
たとき、ＣＰＵ１又はＣＰＵ２の何れに割込を許可する
かを選択する割込み選択ビットを割込み要求毎に有す
る。割り込み選択レジスタ４４の対応選択ビットが
“１”にセットされていると、ＣＰＵ２への割込が要求
される。割り込み選択レジスタ４４の対応割込み選択ビ
ットが“０”にクリアされていると、ＣＰＵ１への割込
が要求される。すなわち、ＣＰＵ選択回路４３は、対応
する割込信号と割り込み選択ビットの論理積回路、及び
割込信号と割り込み選択ビットの反転信号との論理積回
路で構成される。前者の論理積回路の出力がＣＰＵ２割
込要求信号４５Ａとされ、後者の論理積回路の出力がＣ
ＰＵ１割込要求信号４５Ｂとされる。

【００７５】ＣＰＵ選択回路４３の出力は、ＣＰＵ２割
込要求４５ＡとＣＰＵ１割込要求４５Ｂとが夫々独立
に、優先順位判定回路４７Ａ、４７Ｂに入力される。Ｃ
ＰＵ１優先順位判定回路４７Ｂには、更にプライオリテ
ィレジスタ４８の出力が入力される。プライオリティレ
ジスタ４８は割込要因のグループ毎に、例えば、２レベ
ルの優先順位を設定する。

【００７６】ＣＰＵ１割込要求４５Ｂ、ＣＰＵ２割込要
求４５Ａのそれぞれについて優先順位が判定される。判
定の結果、優先順位の最高のものが選択され、ベクタ番
号が生成され、ＣＰＵ１割込要求又はＣＰＵ２割込要求
のそれぞれのベクタ番号が出力される。ＣＰＵ１割込要
求又はＣＰＵ２割込要求、ベクタ番号は優先順位判定回
路４７Ａ，４７Ｂを経て、マスクレベル判定回路４９
Ａ，４９Ｂに入力される。マスクレベル判定回路４９
Ａ，４９Ｂには、更に対応するＣＰＵ１割込マスクビッ
ト４６Ｂ又はＣＰＵ２割込マスクビット４６Ａが入力さ
れる。割込マスクビット４６Ａ，４６Ｂは割込マスクレ
ベルを有する。要求された割込がＣＰＵの割込マスクレ
ベル以下であれば、保留される。マスクレベル判定回路
４９ＢからＣＰＵ１に対し、ＣＰＵ１割込要求信号とベ
クタ番号が出力され、マスクレベル判定回路４９Ａから
ＣＰＵ２に対し、ＣＰＵ２割込要求信号とベクタ番号が
出力される。ここでは、ＣＰＵ１は２ビットのマスクビ
ットを持つが、ＣＰＵ２は１ビットのマスクビットを持
つものとする。ＣＰＵ２の割込マスクビットは、ＣＣＲ
コンディションコードレジスタの所定ビットとし、或い
は、スリープ状態信号の反転信号などとしてもよい。

【００７７】マスクレベル判定回路４９Ｂ，４９Ａから
出力されるＣＰＵ１，ＣＰＵ２に対するＣＰＵ１割込要
求信号、ＣＰＵ２割込み要求信号が活性状態になると、
当該ＣＰＵ１又はＣＰＵ２は実行中の命令の終了時点
で、割込例外処理を開始し、ベクタ番号に対応するベク
タアドレスから、分岐先アドレスを取り出し、割込処理
ルーチンへ分岐する。ＣＰＵ１又はＣＰＵ２の何れに割
込が要求されるかによらず、ベクタ番号は一定にすると
よい。アドレス空間の大きさに対応して、ベクタアドレ
スは４バイト単位とされる。なお、ＣＰＵ２のプログラ
ム用アドレス空間を６４ｋバイトとすれば、ＣＰＵ２の
ベクタアドレスは２バイト単位とすることもできる。

【００７８】ノンマスカブル割込信号ＮＭＩは、１本の
端子から入力されるが、２つのＣＰＵ１，ＣＰＵ２に同
時に割込を要求できる。対応する割込許可ビットをもた
ない。ＮＭＩ割込は、マスク不可能な特性上、マイクロ
コンピュータの暴走時などに、ＣＰＵの処理を強制的に
停止させるために用いるため、１本のＮＭＩ端子によっ
て、ＣＰＵ１及びＣＰＵ２の両方にＮＭＩ割込を要求す
ることは都合がよい。少なくとも２本の端子にするのに
比較して、端子１本を節約して、入出力ポートなどとし
て有効に使用することができる。

【００７９】また、前記割込要因フラグ４０は、ＣＰＵ
２がライト可能な割込要求ビットを持つ。この割込許可
ビットを“１”にセットすると、ＣＰＵ１に割込を要求
できる。当該割込要求ビットは、ＣＰＵ２から“１”に
セットすることが可能であり、ＣＰＵ１からは“０”に
クリアすることができる。ＣＰＵ１が“０”にクリアす
る場合は、事前に“１”の状態をリードした後、“０”
をライトする必要がある。

【００８０】図７には割込要求ビットと割込許可回路の
詳細な一例が示される。図７の回路は２つのフリップフ
ロップＦＦ１、ＦＦ２を有する。フリップフロップＦＦ
１が前記割り込み要求ビットを構成する。クリア端子Ｃ
ＬＲにはリセット信号ＲＥＳＥＴが入力される。セット
端子Ｓには論理積回路ＡＮＤ１の出力が入力され、リセ
ット端子Ｒには論理積回路ＡＮＤ３Ａの出力が入力され
る。出力端子Ｑは、割込要求を出力する他、論理積回路
ＡＮＤ２、出力バッファＢＵＦに接続される。論理積回
路ＡＮＤ１は、ＣＰＵ２のバス権信号、レジスタライト
信号、及び内部データバスの所定のビットが入力され
る。

【００８１】なお、レジスタリード／レジスタライト信
号は、リード信号／ライト信号と、アドレスをデコード
してかかるレジスタが選択されたことを示す信号との論
理積で生成される信号とする。例えば、レジスタライト
信号は、ＣＰＵ２またはＣＰＵ１がかかる割り込み要求
ビットのアドレスにライトしたとき、活性状態”１”と
なる。

【００８２】フリップフロップＦＦ２は、割り込み要求
ビットの制御を行う。クリア端子ＣＬＲにはリセット信
号ＲＥＳＥＴが入力される。セット端子Ｓには論理積回
路ＡＮＤ２の出力が入力され、リセット端子Ｒには論理
積回路ＡＮＤ３の出力が入力される。出力端子Ｑは、論
理積回路ＡＮＤ３に入力に接続されている。論理積回路
ＡＮＤ２には、フリップフロップＦＦ１の出力、ＣＰＵ
１のバス権信号、及びレジスタリード信号が入力され
る。論理積回路ＡＮＤ３Ａは、フリップフロップＦＦ２
の出力、内部データバスの所定のビットの反転、及び論
理積回路ＡＮＤ３Ｂの出力が入力される。論理積回路回
路ＡＮＤ３Ｂは、ＣＰＵ１のバス権信号、レジスタライ
ト信号が入力される。論理積回路ＡＮＤ４は、フリップ
フロップＦＦ１の出力、及び、図示はされない割込許可
レジスタの所定のビットの出力である割込許可信号を入
力し、出力は割込要求信号とされる。前記割り込み選択
レジスタ４４の選択ビットのような選択ビットは設けら
れず、必ず、ＣＰＵ１に割込要求信号が出力される。

【００８３】出力バッファＢＵＦはフリップフロップＦ
Ｆ１の出力をデータとして入力し、レジスタリード信号
をクロック信号として入力する。出力は内部データバス
の所定のビットに結合される。従って、ＣＰＵ２がかか
る割り込み要求ビットのアドレスに“１”をライトした
とき、論理積回路ＡＮＤ１の出力が“１”となって、フ
リップフロップＦＦ１が“１”にセットされる。割込許
可レジスタの所定のビットが“１”にセットされている
とＣＰＵ１に割込が要求される。

【００８４】ＣＰＵ１がこの状態で割り込み要求ビット
のアドレスをリードすると、出力バッファＢＵＦを介し
てデータバスに割り込み要求ビットの内容を出力すると
共に、論理積回路ＡＮＤ２の出力が“１”となって、フ
リップフロップＦＦ２が“１”にセットされる。

【００８５】次に、ＣＰＵ１がバス権を取得して割り込
み要求ビットＦＦ１に“０”をライト（リセット）しよ
うとすると、論理積回路ＡＮＤ３Ａの出力が“１”とな
って、フリップフロップＦＦ１及びＦＦ２が“０”にリ
セットされる。

【００８６】尚、図示はしないが、ＣＰＵ１がライト可
能な割込要求ビットを持ってもよい。この割込許可ビッ
トはＣＰＵ２からのみライトでき、ＣＰＵ２に割込を要
求できるようにする。

【００８７】図８には低消費電力状態を制御する回路の
一例が示される。低消費電力状態は３個のフリップフロ
ップＳＬＰＦ１、ＳＬＰＦ２、ＳＳＢＹＦで制御され
る。前記フリップフロップＳＬＰＦ１は、ＣＰＵ１がＳ
ＬＥＥＰ命令を実行すると、セット状態となる。このと
き、ＣＰＵ１はスリープ状態となる。ＣＰＵ１に対する
割込要求が発生すると、前記フリップフロップＳＬＰＦ
１はクリア状態となる。

【００８８】フリップフロップＳＬＰＦ２はＣＰＵ２が
ＳＬＥＥＰ命令を実行すると、セット状態となる。この
とき、ＣＰＵ２はスリープ状態となる。ＣＰＵ２に対す
る割込要求が発生すると、フリップフロップＳＬＰＦ２
はクリア状態となる。

【００８９】フリップフロップＳＳＢＹＦは、図示はさ
れない制御ビットＳＳＢＹを“１”にセットした状態
で、ＣＰＵ１又はＣＰＵ２の何れか一方のＣＰＵがスリ
ープ状態で、他方のＣＰＵがＳＬＥＥＰ命令を実行する
と、セット状態となる。このソフトウェアスタンバイ状
態では、クロック発振器２４を始め、全ての機能ブロッ
ク若しくはモジュールの動作が停止する。但し、規定の
電源電圧が与えられている限り、ＲＡＭ４、ＲＡＭＤ５
の内容は保持される。また、入出力ポートの状態も保持
される。ＮＭＩ割込要求または所定の外部割込要求が発
生すると、クリア状態となる。なお、内部はリセット状
態となるためＮＭＩと外部割込以外の割込要求は発生し
ない。

【００９０】前記ソフトウェアスタンバイ状態に遷移す
るためには、ＣＰＵ１又はＣＰＵ２の何れか一方のＣＰ
Ｕが、ＳＳＢＹビットを“１”にセットし、スリープ命
令を実行すればよい。他方のＣＰＵの状態に応じて、直
ちにソフトウェアスタンバイ状態に遷移するか、一旦ス
リープ状態に遷移した後、他方のＣＰＵがスリープ命令
を実行した後にソフトウェアスタンバイ状態に遷移する
かが、自動的に選択される。このため、プログラムを作
成する場合に、相互の動作状態を確認する必要がなく、
プログラムの作成効率を向上することができる。

【００９１】割込処理を開始したとき、直前が動作中で
あったか、スリープ状態であったかを示すビットを設け
るとよい。動作中に割込を受け付けた場合には、ＣＰＵ
２の内部のレジスタの内容を退避しなければならない
が、スリープ中に割込を受け付ければ、ＣＰＵ２の内部
のレジスタには作業中のデータはないので、退避する必
要がない。退避動作及び処理終了時の復帰動作を行なわ
なければ、その分だけデータ処理を高速化することがで
きる。

【００９２】入出力ポートは、ＣＰＵ１又はＣＰＵ２の
何れのＣＰＵからライト可能にするかを選択可能にす
る。例えば、入出力ポートは、データディレクションレ
ジスタ（ＤＤＲ）、データレジスタ（ＤＲ）、ポート制
御レジスタ（ＰＳＥＬ）を含んでいる。ＤＤＲは、ライ
ト専用レジスタであり、“０”にクリアされているとき
入力、“１”にセットされているとき出力となる。ＤＲ
は、出力データを格納する。ＤＤＲを“１”にセットす
ると、ＤＲの内容が出力される。リード時にはＤＲの内
容または端子の状態が読み出される。即ち、ＤＤＲが
“０”にクリアされているとき端子の状態、“１”にセ
ットされているときＤＲの内容が読み出される。

【００９３】ポート制御レジスタ（ＰＳＥＬ）が各入出
力端子の制御をＣＰＵ１又はＣＰＵ２の何れのＣＰＵで
行なうかを選択する。このポート制御レジスタの制御ビ
ットは、データレジスタ（ＤＲ）とデータディレクショ
ンレジスタ（ＤＤＲ）のビットを共通に制御する。ＰＳ
ＥＬが“０”にクリアされているときＣＰＵ１によっ
て、“１”にセットされているときＣＰＵ２によってラ
イトが行なわれる。

【００９４】なお、ポートにプルアップＭＯＳを内蔵し
たり、オープンドレイン出力バッファとしたりする場
合、これらの制御を行なうレジスタも、ＰＳＥＬで共通
に制御すればよい。

【００９５】図９には入出力ポートの概略が示される。
ＤＤＲ、ＤＲ、ＰＳＥＬはフリップフロップで構成され
る。いずれも、内部データバスの所定のビットをデータ
入力（Ｄ）とし、リセット信号（ＲＥＳＥＴ）をクリア
入力（ＣＬＲ）としている。ＤＤＲの入力クロック
（Ｃ）は論理積回路ＡＮＤ１の出力である。出力（Ｑ）
は出力バッファＯＢＵＦの制御信号及びセレクタ１の選
択信号とされる。ＤＲの入力クロック（Ｃ）は論理積回
路ＡＮＤ２の出力である。出力（Ｑ）は出力バッファＯ
ＢＵＦのデータ入力及びセレクタ１のデータ入力とされ
る。

【００９６】ＰＳＥＬの入力クロック（Ｃ）はＰＳＥＬ
ライト信号ＷＲＰＳＥＬである。出力（Ｑ）はセレクタ
ＳＥＬ２の選択信号とされる。

【００９７】出力バッファＯＢＵＦは、制御信号として
ＤＤＲ出力、データ入力はＤＲ出力とされ、出力信号は
端子Ｐに接続される。入力バッファＩＢＵＦは、入力信
号が端子Ｐに接続され、出力信号がセレクタ１のデータ
入力とされる。

【００９８】セレクタＳＥＬ１は、ＤＤＲ出力を選択信
号、ＤＲ出力及び入力バッファＩＢＵＦ出力をデータ入
力とする。ＤＤＲ出力が“０”のとき入力バッファＩＢ
ＵＦ出力が選択され、ＤＤＲ出力が“１”のときＤＲ出
力が選択される。セレクタ１の出力はＤＲリードバッフ
ァに入力とされる。

【００９９】セレクタＳＥＬ２は、ＰＳＥＬ出力を選択
信号、ＣＰＵ１／２バス権信号をデータ入力とする。出
力はライト許可信号となる。ＰＳＥＬが“０”のときＣ
ＰＵ１バス権のとき、ライト許可状態となる。ＰＳＥＬ
が“１”のときＣＰＵ２バス権のとき、ライト許可状態
となる。

【０１００】ＤＲリードバッファＤＲＢＵＦは、セレク
タ１の出力を入力し、ＤＲリード信号ＲＤＤＲをクロッ
クとし、出力信号は内部データバスの所定のビットに接
続される。ＲＤＤＲが活性状態のとき、セレクタ１の出
力を内部データバスに出力する。

【０１０１】ＰＳＥＬリードバッファＰＳＢＵＦは、Ｐ
ＳＥＬフリップフロップの出力を入力し、ＰＳＥＬリー
ド信号ＲＤＰＳＥＬをクロックとし、出力信号は内部デ
ータバスの所定のビットに接続される。ＲＤＰＳＥＬが
活性状態のとき、ＰＳＥＬフリップフロップの出力を内
部データバスに出力する。

【０１０２】論理積回路ＡＮＤ１は、ライト許可信号と
ＤＤＲライト信号ＷＲＤＤＲを入力とし、出力信号はＤ
ＤＲの入力クロックとなる。論理積回路ＡＮＤ２は、ラ
イト許可信号とＤＲライト信号ＷＲＤＲを入力とし、出
力信号はＤＲの入力クロックとなる。

【０１０３】次に、ＣＰＵ２の動作例として以下のプロ
グラム例について説明する。

【０１０４】第１に、ＳＣＩ８の受信データをＲＡＭ４
に転送すると共に、受信データのチェックサムを行う例
を示す。チェックサムの結果は、内蔵ＲＡＭ上に配置し
た作業用アドレスＳＵＭに蓄積するものとする。受信デ
ータ数は内蔵ＲＡＭ４上に配置した作業用アドレスＣＮ
Ｔに格納され、受信データを格納するアドレスは、作業
用アドレスＤＡＲに格納されているものとする。その
他、及びＳＣＩ８の受信データレジスタＲＤＲ、ステー
タスレジスタＳＳＲ、割込コントローラ２２の割込選択
レジスタＩＲＱＳＥＬを使用する。なお、命令の表記方
法は、平成７年９月（株）日立製作所発行『Ｈ８Ｓ／２
６５５シリーズハードウェアマニュアル』に記載され
るＣＰＵと同様とする。

【０１０５】ＰＵＳＨ．ＷＲ０（１）ＰＵＳＨ．ＬＥＲ１（２）ＭＯＶ．Ｌ＠ＤＡＲ，ＥＲ１（３）ＭＯＶ．Ｂ＠ＲＤＲ，Ｒ０Ｌ（４）ＭＯＶ．ＢＲ０Ｌ，＠ＤＡＲ（５）ＩＮＣＥＲ１（６）ＭＯＶ．ＬＥＲ１，＠ＤＡＲ（７）ＭＯＶ．Ｂ＠ＳＵＭ，Ｒ０Ｈ（８）ＡＤＤ．ＢＲ０Ｌ，Ｒ０Ｈ（９）ＭＯＶ．ＢＲ０Ｈ，＠ＳＵＭ（１０）ＭＯＶ．Ｂ＠ＣＮＴ，Ｒ０Ｈ（１１）ＤＥＣ．ＢＲ０Ｈ（１２）ＭＯＶ．ＢＲ０Ｈ，＠ＣＮＴ（１３）ＢＥＱＬ１（１４）ＢＣＬＲ＃ＲＤＲＦ，＠ＳＳＲ（１５）ＢＲＡＬ２（１６）Ｌ１：ＢＮＯＴ＃ＲＸＩ，＠ＩＲＱＳＥＬ（１７）Ｌ２：ＰＯＰ．ＬＥＲ１（１８）ＰＯＰ．ＷＲ０（１９）ＲＴＥ（２０）ＣＰＵ２に受信完了割込ＲＸＩが要求され、起動され
る。まず、汎用レジスタＲ０、ＥＲ１をスタックに退避
する（記述１，２）。受信データを格納するアドレスを
作業用アドレスＤＡＲからＥＲ１にリードする（記述
３）。ＳＣＩ８の受信データレジスタＲＤＲの内容を汎
用レジスタＲ０の下位８ビットＲ０Ｌにリードする（記
述４）。受信データをＤＡＲで得られたアドレスにライ
トする（記述５）。このアドレスをインクリメント（＋
１）し（記述６）、元の作業用アドレスに格納する（記
述７）。また、内蔵ＲＡＭ４上に配置した作業用アドレ
スＳＵＭの内容を汎用レジスタＲ０の上位８ビットＲ０
Ｈにリードする（記述８）。Ｒ０ＨとＲ０Ｌの内容を加
算する（記述９）。加算結果をアドレスＳＵＭにライト
する（記述１０）。内蔵ＲＡＭ４上に配置した作業用ア
ドレスＣＮＴの内容を汎用レジスタＲ０Ｈにリードする
（記述１１）。Ｒ０Ｈの内容をデクリメント（−１）す
る（記述１２）。デクリメント結果をアドレスＣＮＴに
ライトする（記述１３）。この内容が０であれば、Ｌ１
に分岐し（記述１４）、割込選択レジスタＩＲＱＳＥＬ
のに受信完了割込ＲＸＩに対応するビットを反転する
（記述１７）。割込要求フラグＲＤＲＦが”１”にセッ
トされたままなので、ＣＰＵ１に受信完了割込ＲＸＩが
要求される。汎用レジスタＥＲ１、Ｒ０をスタックから
復帰し（記述１８，１９）、割込ルーチンから復帰する
（記述２０）。また、前記内容が０でなければ（記述１
４）、割込要求フラグＲＤＲＦを”０”にクリアする
（記述１５）。分岐命令を実行した（記述１６）後、汎
用レジスタＥＲ１、Ｒ０をスタックから復帰する（記述
１８，１９）。割込ルーチンから復帰する（記述２
０）。

【０１０６】ここで、ＣＰＵ２が行うべき各処理におい
て、汎用レジスタの割当てができていれば、次に示され
るプログラムＭＯＶ．Ｂ＠ＲＤＲ，Ｒ０Ｌ（２）ＭＯＶ．ＢＲ０Ｌ，＠ＥＲ２（５）ＩＮＣＥＲ２（６）ＡＤＤ．ＢＲ０Ｌ，Ｒ１Ｌ（９）ＤＥＣ．ＢＲ１Ｈ（１２）ＢＥＱＬ１（１４）ＢＣＬＲ＃ＲＤＲＦ，＠ＳＳＲ（１５）ＢＲＡＬ２（１６）Ｌ１：ＢＮＯＴ＃ＲＸＩ，＠ＩＲＱＳＥＬ（１７）Ｌ２：ＲＴＥ（２０）の通り、汎用レジスタの待避／復帰は不要にし、また、
作業領域ＳＵＭ、ＣＮＴ、ＤＡＲを汎用レジスタに配置
することができる。上記プログラムの処理により、Ｉバ
スを使用する頻度を低減し、ＣＰＵ１の動作の制約を少
なくすることができる。起動される頻度の多いプログラ
ムの作業領域は、汎用レジスタ上に配置する様にすると
よい。

【０１０７】第２の例として、ＳＣＩ８のマルチプロセ
ッサ受信のアドレス判定を行う場合について説明する。
アドレス判定の結果、受信したアドレスが自身のアドレ
スに一致していれば、受信完了割り込みの要求先をＣＰ
Ｕ１に変更するものとする。なお、マルチプロセッサ受
信については、平成７年３月（株）日立製作所発行『Ｈ
８Ｓ／２６５５シリーズハードウェアマニュアル』な
どに記載されている。

【０１０８】ＰＵＳＨＲ０（１）ＭＯＶ．Ｂ＠ＲＤＲ，Ｒ０Ｌ（２）ＣＭＰ．Ｂ＃ＩＤ，Ｒ０Ｌ（３）ＢＥＱＬ１（４）ＢＣＬＲ＃ＲＤＲＦ，＠ＳＳＲ（５）ＢＲＡＬ２（６）Ｌ１：ＢＮＯＴ＃ＲＸＩ，＠ＩＲＱＳＥＬ（７）Ｌ２：ＰＯＰＲ０（８）ＲＴＥ（９）上記はＣＰＵ２に受信完了割込ＲＸＩが要求され、割込
ルーチンに分岐する処理を示す。先ず、汎用レジスタＲ
０をスタックに退避する（記述１）。ＳＣＩの受信デー
タレジスタＲＤＲの内容を汎用レジスタＲ０の下位８ビ
ットＲ０Ｌにリードする（記述２）。この内容を、マル
チプロセッサ受信の自分のＩＤと比較する（記述３）。
一致していれば、Ｌ１に分岐し（記述４）、割込選択レ
ジスタＩＲＱＳＥＬの受信完了割込ＲＸＩに対応するビ
ットを反転する（記述７）。割込要求フラグＲＤＲＦ
が”１”にセットされたままなので、ＣＰＵ１に受信完
了割込ＲＸＩが要求される。割込ルーチンから復帰する
（記述８）。また、ＩＤと一致していなければ（記述
４）、割込要求フラグを”０”にクリアする（記述
５）。分岐命令を実行した（記述６）後、汎用レジスタ
Ｒ０をスタックから復帰する（記述８）。割込ルーチン
から復帰する（記述９）。

【０１０９】前記同様に、汎用レジスタの割当てができ
ていれば、第２の例は、次に示されるプログラム、ＭＯＶ．Ｂ＠ＲＤＲ，Ｒ０Ｌ（２）ＣＭＰ．Ｂ＃ＩＤ，Ｒ０Ｌ（３）ＢＥＱＬ１（４）ＢＣＬＲ＃ＲＤＲＦ，＠ＳＳＲ（５）ＢＲＡＬ２（６）Ｌ１：ＢＮＯＴ＃ＲＸＩ，＠ＩＲＱＳＥＬ（７）Ｌ２：ＲＴＥ（９）のようにすることができる。上記において、Ｒ０Ｈ／Ｒ
０Ｌは、ワークレジスタとして使用し、多重割込が発生
しないようにしていれば、各処理で共通に使用できる。

【０１１０】第３の例として、１本の割込で複数の転送
を行なう場合について説明する。例えば、ステッピング
モータを駆動して、かつ、この加速／減速を行なうこと
ができる。タイマ６のコンペアマッチ割込ＯＣＭＩ毎
に、ポートから出力するデータを更新して、モータを駆
動する。更に、コンペアレジスタの内容を更新して、デ
ータ出力の周期を変更して、加速／減速を行なう。

【０１１１】この状態の表示に、内蔵ＲＡＭ４上に配置
した作業用アドレスＵＰＤＷの内容を用いる。このビッ
ト６が“０”にクリアされているとき定速動作であり、
“１”にセットされているとき加速または減速、即ち、
ビット７が“０”にクリアされているとき減速、“１”
にセットされているとき加速動作である。初期値はビッ
ト６、７ともに“１”にセットしておく。

【０１１２】また、パルス出力回路７のネクストデータ
レジスタＮＤＲに次の出力パルスを格納するものとし、
タイマ６の定数レジスタＯＣＲにパルス出力周期を設定
するものとする。タイマカウンタが定数レジスタの値に
一致すると、図示はされないコンペアマッチ信号が発生
し、ＮＤＲの内容がＩＯＰ［２］１２と兼用の端子から
出力される。同時にタイマカウンタの値は０にクリアさ
れる。ＮＤＲは４ビットとする。

【０１１３】ＰＵＳＨＲ０（１）ＭＯＶ．Ｂ＠ＮＤＲ，Ｒ０Ｌ（２）ＲＯＴＬ．ＢＲ０Ｌ（３）ＢＬＤ＃４、Ｒ０Ｌ（４）ＢＳＴ＃０，Ｒ０Ｌ（５）ＭＯＶ．ＢＲ０Ｌ，＠ＮＤＲ（６）ＣＰＵ２にコンペアマッチ割込ＯＣＭＩが要求される
と、割込ルーチンに分岐する。まず、汎用レジスタＲ０
をスタックに退避する（記述１）。ネクストデータレジ
スタＮＤＲの内容を汎用レジスタＲ０の下位８ビットＲ
０Ｌにリードする（記述２）。この内容を回転する（記
述３）。４ビット単位の回転とするために、回転後のビ
ット４をキャリフラグに格納し（記述４）、このキャリ
フラグをビット０に格納する（記述５）。４ビット単位
の回転が終了した結果をＮＤＲに書き込む（記述６）。
この内容が次のコンペアマッチで端子から出力される。

【０１１４】ＢＴＳＴ＃６，＠ＵＰＤＷ（７）ＢＥＱＬ３（８）ＭＯＶ．Ｗ＠ＯＣＲ，Ｒ０（９）ＢＴＳＴ＃７，＠ＵＰＤＷ（１０）ＢＮＥＬ１（１１）ＳＵＢ．Ｗ＃ＣＮＳＴ，Ｒ０（１２）ＢＲＡＬ２（１３）Ｌ１：ＡＤＤ．Ｗ＃ＣＮＳＴ，Ｒ０（１４）Ｌ２：ＭＯＶ．ＷＲ０，＠ＯＣＲ（１５）アドレスＵＰＤＷのビット６の内容を検査し（記述
７）、この内容が“０”（定速動作）であれば、Ｌ３に
分岐し（記述８）、定数レジスタＯＣＲの内容は保持さ
れる。“０”でなければ、定数データレジスタＯＣＲの
内容を汎用レジスタＲ０にリードする（記述９）。アド
レスＵＰＤＷのビット７の内容を検査し（記述１０）、
この内容が“０”（減速動作）であれば、Ｌ１に分岐し
（記述１１）、“０”でなければ（加速動作）、定数値
ＣＮＳＴを汎用レジスタＲ０から減算し（記述１２）、
Ｌ２に分岐する（記述１３）。Ｌ１では定数値ＣＮＳＴ
を汎用レジスタＲ０に加算し（記述１４）、Ｌ３では汎
用レジスタＲ０の内容を定数レジスタＯＣＲに書き込む
（記述１５）。

【０１１５】Ｌ３：ＭＯＶ．Ｂ＠ＣＮＴ，Ｒ０Ｈ（１６）ＤＥＣ．ＢＲ０Ｈ（１７）ＢＮＥＬ５（１８）ＢＴＳＴ＃６，＠ＵＰＤＷ（１９）ＢＥＱＬ６（２０）ＢＴＳＴ＃７，＠ＵＰＤＷ（２１）ＢＥＱＬ４（２２）ＢＣＬＲ＃６，＠ＵＰＤＷ（２３）ＭＯＶ＃ＣＮＴ１，Ｒ０Ｈ（２４）ＢＲＡＬ５（２５）Ｌ４：ＢＳＥＴ＃６，＠ＵＰＤＷ（２６）ＢＣＬＲ＃７，＠ＵＰＤＷ（２７）ＭＯＶ＃ＣＮＴ２，Ｒ０Ｈ（２８）Ｌ５：ＭＯＶ．ＢＲ０Ｈ，＠ＣＮＴ（２９）ＢＲＡＬ７（３０）Ｌ６：ＢＮＯＴ＃ＯＣＭＩ，＠ＩＲＱＳＥＬ（３１）Ｌ７：ＰＯＰＲ０（３３）ＲＴＥ（３２）アドレスＣＮＴの内容を汎用レジスタＲ０Ｈにリードす
る（記述１６）。この内容Ｒ０Ｈの内容をデクリメント
（−１）する（記述１７）。この内容が０でなければ、
Ｌ５に分岐し（記述１８）、０であれば、アドレスＵＰ
ＤＷのビット６の内容を検査し（記述１９）、この内容
が”０”（定速動作）であれば、Ｌ６に分岐し（記述２
０）、“０”でなければ、ビット７の内容を検査し（記
述２１）、この内容が“０”（減速動作）であれば、Ｌ
６に分岐し（記述２２）、０でなければ（加速動作）、
アドレスＵＰＤＷのビット６を”０”にクリアして、定
速動作に遷移し（記述２３）、低速動作の回転数ＣＮＴ
１をＲ０Ｈに設定設定する（記述２４）。Ｌ５に分岐す
る（記述２５）。

【０１１６】Ｌ４では減速動作に遷移するため、アドレ
スＵＰＤＷのビット６を“１”にセット（記述２６）
し、ビット７を“０”にクリアする（記述２７）。減速
動作の回転数ＣＮＴ２をＲ０Ｈに設定設定する（記述２
８）。

【０１１７】Ｌ５では汎用レジスタＲ０Ｈの内容をアド
レスＣＮＴにライトする（記述２９）。分岐命令を実行
（記述３０）した後、割込ルーチンから復帰する（記述
３２）。

【０１１８】減速動作の終了後、Ｌ６では割込選択レジ
スタＩＲＱＳＥＬのにコンペアマッチ割込ＯＣＭＩに対
応するビットを反転する（記述３１）。割込要求フラグ
ＯＣＭＦが“１”にセットされたままなので、ＣＰＵ１
にコンペアマッチ割込ＯＣＭＩが要求される。汎用レジ
スタＲ０を復帰し（記述３２）、割込ルーチンから復帰
する（記述３３）。

【０１１９】例えば、特開平５−３０７５１６号公報に
記載の方法に比べて、ＲＡＭにデータを展開しておく必
要がなく、ＲＡＭの使用量を節約できる。

【０１２０】ＣＰＵ２を、割込に対応したデータ転送や
データ処理などに、主として使用すれば、ＣＰＵ２は常
に処理すべきプログラムがあるとは限らない。１つの割
込によるデータ処理が終了した時点で、処理すべきプロ
グラムがなければ、ＣＰＵ２は低消費電力状態、所謂ス
リープ状態にするのがよい。スリープ状態では、専用の
スリープ命令を実行することにより遷移する。ＣＰＵ２
に供給されるクロックが停止される。割込が要求される
と、スリープ状態は解除される。

【０１２１】多重割込を行わないように、スリープ状態
でのみ割込を受付けるようにしてもよい。この場合は、
上記の各プログラムの最後のリターン（ＲＴＥ）命令の
代りに、スリープ（ＳＬＥＥＰ）命令を置けばよい。図
５においては、ＣＰＵ２の割込マスクビットの代りに、
スリープ状態信号の反転を使用すればよい。

【０１２２】図１０にはＣＰＵ２の転送（ＭＯＶ）命令
の動作フローチャートが例示される。同図に示されるフ
ローチャートは、絶対アドレス１６ビットの転送命令Ｍ
ＯＶ．ＢＲｓ，＠ａａ：１６を示す。

【０１２３】ＣＰＵ２は、命令のプリフェッチを行なっ
ており、命令の実行開始時には、当該命令も含めて２ワ
ード分の命令コードがリード済みである。本命令では、
２ワード長なので、当該命令のフェッチが済んでいる。
なお、上記２ワード分の命令コードの内、先頭の１ワー
ドは、制御部で解読・実行され、続く１ワードは命令レ
ジスタＩＲに格納されている。

【０１２４】図１０の（ａ）では、本命令は、第１ステ
ップ（Ｓ１）で、命令レジスタＩＲに格納されている、
絶対アドレス（ａａ）を、ＤＢＩに転送するとともに、
命令（次命令）のプリフェッチを行なう。命令のプリフ
ェッチは、ＰＣの値をＧＢバスに出力し、これを命令ア
ドレスバッファＣＡＢに格納するとともに、インクリメ
ンタＩＮＣに入力し、＋２の処理を行い、ＰＣに再度格
納する。また、ＲＡＭＤ５に対するリードを指示する制
御信号を発行する。内部データバスＤＴＤＢの内容をイ
ンストラクションレジスタＩＲに格納する指示を行な
う。

【０１２５】第２ステップ（Ｓ２）で、データのライト
を指示する。データバッファＤＢＩに転送した、絶対ア
ドレスをバスＧＢを経由して、データアドレスバッファ
ＤＡＢに格納する。バス権要求信号をバスコントローラ
２３に与え、バス権アクノレッジ信号が返されると、デ
ータアドレスバッファＤＡＢの内容が内部アドレスバス
ＩＡＢに出力し、所定のバスコマンドを出力する。この
バスコマンドは、データリードであるが、バスコントロ
ールレジスタＢＣＲの設定に基づいて、付加的な情報が
指示される。また、バスコントロールレジスタＢＣＲの
クリア信号を出力する。

【０１２６】また、ソースデータレジスタＲｓを、レジ
スタセレクタで選択し、選択された汎用レジスタの内容
が、バスＤＢを経由して、ライトデータバッファＤＢＷ
に転送される。このとき、転送データを検査し、コンデ
ィションコードレジスタＣＣＲに検査結果を反映する。

【０１２７】バス権アクノレッジ信号が活性状態になり
（ｂｕｓａｃｋ＝Ｙｅｓ）、更に、バスレディ信号が活
性状態になる（ｂｕｓｒｅａｄｙ＝Ｙｅｓ）のを待つ。

【０１２８】第３ステップ（Ｓ３）では、前記同様に、
命令のプリフェッチを行なう。その後、次命令の実行を
開始する。

【０１２９】図１０の（ｂ）では、プログラム用とデー
タ用のバスが分離していることを利用して、（ａ）の第
２ステップ（Ｓ２）と第３ステップ（Ｓ３）を共通ステ
ップにまとめて、データアクセスと命令プリフェッチを
同時に行うようにし、実行ステート数を短縮している。

【０１３０】図１１には内部バスの動作タイミングの一
例が示される。マイクロコンピュータＭＣＵはシステム
クロックφに同期して動作する。ＣＰＵ１又はＣＰＵ２
のＲＯＭ３及びＲＡＭ４に対するリード／ライト、ＣＰ
Ｕ２のＲＡＭＤ５のリードは、１ステートで行なわれ
る。内部バスＩＡＢ、ＤＴＡＢは、φの反転信号である
φ＃に同期して、内部バスＩＡＢ、ＤＴＡＢは１ステー
ト出力され、特に制限はされないものの、ＲＯＭ３、Ｒ
ＡＭ４及びＲＡＭＤ５の中でφに同期してラッチされ
る。これに対応するリードデータはφ＃に同期して出力
され、φ＃が活性状態の期間にＣＰＵ１又はＣＰＵ２に
取り込まれる。

【０１３１】例えば、Ｔ１のφ＃に同期して内部バスＩ
ＡＢ、ＤＴＡＢに出力されたアドレスに対するデータは
Ｔ２のφ＃が活性状態の期間に、それぞれＣＰＵ１に取
り込まれる。

【０１３２】一方、Ｉ／Ｏに対するリード／ライトは２
ステートで行なわれる。φ＃に同期した内部バスＩＡＢ
は、バスコントローラ２３でφに同期化され、内部バス
ＰＡＢに出力される。

【０１３３】図１１の動作タイミングにおけるＣＰＵ１
のプログラムは、以下に示す、ＣＭＰ．Ｂ＃ＣＯＤＥ，Ｒ０ＬＢＥＱＮ１ＢＴＳＴ＃０，＠ＰＯＲＴＢＮＥＮ２の通りとする。

【０１３４】上記ＣＭＰ、ＢＥＱ、ＢＮＥ命令は２バイ
ト長、ＢＣＬＲ命令は４バイト長とする。アドレスｎか
らＣＭＰ命令をリードする。ＣＭＰ命令の実行を開始す
ると、アドレスｎ＋２からＢＥＱ命令をリードするとも
に、内部でイミディエイトデータＣＯＤＥと汎用レジス
タＲ０Ｌの内容を比較して、コンディションコードに反
映する。ＢＥＱ命令の実行を開始すると、まず、アドレ
スｎ＋４からＢＴＳＴ命令をリードする。次に、分岐先
のアドレスＮ１から命令をリードするとともに、前記比
較結果が一致しているかを判定する。一致していなけれ
ば、アドレスＮ１の命令は無視して、既にリード済のＢ
ＴＳＴ命令の実行を行なう。続いて、ＢＴＳＴ命令の第
２ワードをリードする。ＢＴＳＴ命令を実行すると、絶
対アドレスＰＯＲＴで指定されるＩ／Ｏから、ＰＡＢ／
ＰＤＢを使用して、バイトサイズでデータをリードす
る。次にアドレスｎ＋６からＢＮＥ命令をプリフェッチ
する。

【０１３５】また、図１１の動作タイミングにおいてＣ
ＰＵ２のプログラムは以下に示す、ＢＣＬＲ＃ＲＤＲＦ，＠ＳＳＲＢＲＡＬ２Ｌ２：ＳＬＥＥＰの通りとする。

【０１３６】上記ＢＣＬＲ命令は４バイト長とする。ア
ドレスｍ、ｍ＋２からＢＣＬＲ命令をリードする。ＢＣ
ＬＲ命令の実行を開始すると、まず、絶対アドレスＳＳ
Ｒで指定されるＩ／Ｏから、Ｉバス及びＰバスを使用し
て、バイトサイズでデータをリードする。次に、アドレ
スｍ＋４からＢＲＡ命令をプリフェッチするとともに、
内部でリードデータのイミディエイトデータＲＤＲＦで
指定されるビットを“０”にクリアする。このデータ
を、絶対アドレスＳＳＲで指定されるＩ／Ｏへ、Ｉバス
及びＰバスを使用して、ライトする。ＢＲＡ命令の実行
を開始し、更にアドレスｍ＋６からＳＬＥＥＰ命令をプ
リフェッチする。

【０１３７】図１１において、Ｔ１では、ＣＰＵ１によ
るＲＯＭ１からの命令フェッチ、ＣＰＵ２によるＲＡＭ
Ｄ５からの命令フェッチのために、内部バスＩＡＢ、Ｄ
ＴＡＢにアドレスが出力される。

【０１３８】Ｔ２では、ＲＯＭ３、ＲＡＭＤ５から内部
バスＩＤＢ、ＤＴＤＢに読み出された命令コード（ＣＭ
Ｐ命令、ＢＣＬＲ命令の第１ワード）をＣＰＵ１、ＣＰ
Ｕ２がそれぞれ取り込むと共に、次の命令フェッチのア
ドレスが内部バスＩＡＢ、ＤＴＡＢに出力される。

【０１３９】Ｔ３では、ＲＯＭ３、ＲＡＭＤ５から内部
バスＩＤＢ、ＤＴＤＢに読み出された命令コード（ＢＥ
Ｑ命令、ＢＣＬＲ命令の第２ワード）をＣＰＵ１、ＣＰ
Ｕ２がそれぞれ取り込むとともに、ＣＰＵ２はバス権要
求信号を活性状態にし、バスコントローラ２３は、これ
に基づいて、ＣＰＵ２にバス権アクノレッジ信号を返
す。ＣＰＵ２は、アドレスＳＳＲを、内部バスＩＡＢに
出力する。ＣＰＵ１はバス権が与えられなかったので、
待機状態になる。

【０１４０】Ｔ４では、内部バスＩＡＢの内容が内部バ
スＰＡＢに出力されて、ＳＣＩ８のレジスタＳＳＲの内
容がリードされる。バスレディ信号ＢＲＤＹが非活性状
態になって、ＣＰＵ２にウェイトを要求する。リードデ
ータはＴ５で得られる。

【０１４１】Ｔ５で、一旦、ＣＰＵ２のバス権要求信号
が非活性状態になり、バスコントローラ２３は、これに
基づいて、ＣＰＵ１にバス権アクノレッジ信号を返す。
ＣＰＵ１は次の命令フェッチのアドレスを、内部バスＩ
ＡＢに出力する。また、ＣＰＵ２は次の命令フェッチの
アドレスを内部バスＤＴＡＢに出力する。

【０１４２】Ｔ６では、ＲＯＭ３、ＲＡＭＤ５から内部
バスＩＤＢ、ＤＴＤＢに読み出された命令コード（ＢＴ
ＳＴ命令の第１ワード、ＢＲＡ命令）をＣＰＵ１、ＣＰ
Ｕ２がそれぞれ取り込む。ＣＰＵ２はバス権要求信号を
活性状態にし、バスコントローラ２３は、これに基づい
て、ＣＰＵ２にバス権アクノレッジ信号を返す。ＣＰＵ
２は、アドレスＳＳＲを、それぞれ内部バスＩＡＢに出
力する。ＣＰＵ１はバス権が与えられなかったので、待
機状態になる。

【０１４３】Ｔ７では、内部バスＩＡＢの内容が内部バ
スＰＡＢに出力され、内部データバスＩＤＢの内容が内
部バスＰＤＢに出力されて、ＳＣＩ８のレジスタＳＳＲ
の内容がライトされる。バスレディ信号ＢＲＤＹが非活
性状態になって、ＣＰＵ２にウェイトを要求する。

【０１４４】Ｔ８で、ＣＰＵ２のバス権要求信号が非活
性状態になり、バスコントローラ２３は、これに基づい
て、ＣＰＵ１にバス権アクノレッジ信号を返す。ＣＰＵ
１は次の命令フェッチのアドレスを、内部バスＩＡＢに
出力する。また、ＣＰＵ２は次の命令フェッチのアドレ
スを内部バスＤＴＡＢに出力する。

【０１４５】Ｔ９では、ＲＯＭ３、ＲＡＭＤ５から内部
バスＩＤＢ、ＤＴＤＢに読み出された命令コード（ＢＴ
ＳＴ命令の第２ワード、ＢＲＡ命令の次命令）をＣＰＵ
１、ＣＰＵ２がそれぞれ取り込む。この動作を継続す
る。

【０１４６】Ｔ１１では、ＣＰＵ２はＳＬＥＥＰ命令を
実行して、スリープ状態に遷移する。これに従って、割
込マスクが解除される。また、ＣＰＵ１が、アドレスＰ
ＯＲＴを、内部バスＩＡＢに出力する。

【０１４７】Ｔ１２では、内部バスＩＡＢの内容が内部
バスＰＡＢに出力されて、入出力ポートのレジスタＰＯ
ＲＴの内容がリードされる。バスレディ信号ＢＲＤＹが
非活性状態になって、ＣＰＵ１にウェイトを要求する。
リードデータはＴ１３で得られる。ＣＰＵ１は、更に動
作を継続する。

【０１４８】図１２には本発明に係るマイクロコンピュ
ータの開発環境の概略を示す。ここでは、前記マイクロ
コンピュータＭＣＵのＣＰＵ１及びＣＰＵ２のプログラ
ムを一つのファイルに記述し、同一の開発環境でプログ
ラムを生成可能にする。

【０１４９】マイクロコンピュータＭＣＵ若しくはその
開発環境の使用者は、各種エディタなどを用いて、Ｃ言
語若しくはアセンブリ言語でプログラムを作成する。こ
れは通常、複数のモジュールに分割して作成される。

【０１５０】Ｃコンパイラ６０は、使用者の作成したそ
れぞれのＣ言語ソースプログラムを入力し、アセンブリ
言語ソースプログラム若しくはオブジェクトモジュール
を出力する。Ｃコンパイラ６０の処理においては、図示
はされないプリプロセッサの処理が行われる。

【０１５１】アセンブラ６１は、アセンブリ言語ソース
プログラムを入力し、オブジェクトモジュールを出力す
る。

【０１５２】リンケージエディタ６２は、上記Ｃコンパ
イラ６０やアセンブラ６１の生成した、複数のオブジェ
クトモジュールを入力して、各モジュールの外部参照や
相対アドレスなどの解決を行い、１つのプログラムに結
合して、ロードモジュールを出力する。

【０１５３】ロードモジュールは、シミュレータ／デバ
ッガ６３に入力して、パーソナルコンピュータなどのシ
ステム開発装置上で、ＣＰＵの動作をシミュレーション
し、実行結果をそのディスプレイに表示し、プログラム
の解析や評価を行なうことができる。また、前記ロード
モジュールをエミュレータ６４に入力して、実際の応用
システム上などで動作する、いわゆるインサーキットエ
ミュレーションを行ない、マイクロコンピュータＭＣＵ
の全体としての、実動作の解析や評価を行なうことがで
きる。更に、ＰＲＯＭライタ６５に入力して、マイクロ
コンピュータＭＣＵがＰＲＯＭを内蔵する場合に、書込
み可能とされる。前記の通り、ロードモジュールには、
ＣＰＵ１、ＣＰＵ２のプログラムを混在させることがで
きる。このほかに、ライブラリアンとして、汎用的なサ
ブルーチンなどを提供することもできる。本発明におい
ては、ＣＰＵ２のプログラムもこれに含めることができ
る。

【０１５４】上記システム開発環境は、パーソナルコン
ピュータなどのコンピュータ装置とそこで動作されるＣ
コンパイラ６０、アセンブラ６１、及びリンケージエデ
ィタ６２などのソフトウェアとによって実現されてい
る。

【０１５５】図１３には本発明のＣＰＵのプログラムリ
ストの例を示す。図１３の（ａ）はアセンブリ言語のア
センブルリストである。

【０１５６】アセンブラの制御命令であるセクション宣
言（．ＳＥＣＴＩＯＮ）の２項目目によって、続く記述
の属性として、コード（ＣＯＤＥ：ＣＰＵ１のプログラ
ム）やデータ（ＤＡＴＡ）などに加えて、サブコード
（ＳＢＣＤ：ＣＰＵ２のプログラム）を指定可能にす
る。

【０１５７】サブコードのセクションの中の実行命令
は、ＣＰＵ２の命令として、アセンブルされる。従っ
て、ＣＰＵ１とＣＰＵ２の同一の実行命令（ＭＯＶ．Ｂ
＠ＲＤＲ，Ｒ０Ｌなど）を、必ずしも同一の機械語に
割り当てる必要はなく、それぞれに最適な機械語とする
ことができる。

【０１５８】アセンブルされたＣＰＵ２のプログラム
は、所定のアドレスを以って、ＣＰＵ１のプログラムや
データとともに、ロードモジュールなどに入力される。

【０１５９】本アセンブルリストにおいては、セクショ
ンＳＵＢＡ１が、ＣＰＵ２のプログラムであるサブコー
ドとなっている。これを展開したプログラムデータ（ラ
ベルＬ１〜Ｌ２）を、８９１〜８９９行目のＣＰＵ１の
プログラムで、ＲＡＭアドレスレジスタ、ＲＡＭデータ
レジスタを介して、ライトするようにされる。このＲＡ
ＭＤへのライト動作は、リセット後に、ＣＰＵ２へ起動
要求の発生する前に行なえばよい。

【０１６０】一方、図１３の（ｂ）はＣ言語のソースプ
ログラムである。Ｃ言語のソースプログラムは、コンパ
イル処理前に、プリプロセッサの処理を受ける。ソース
プログラムでは、「＃」で示されるプリプロセッサ文に
よって、プリプロセッサは処理を行い、コンパイラに指
示が行われる。

【０１６１】本発明では、プリプロセッサ文（＃ｐｒａ
ｇｍａ）で、コンパイラの処理を指示することができ
る。すなわち、プリプロセッサ文＃ｐｒａｇｍａｓｕ
ｂｃｏｄｅ（ｋａｎｓｕ１）により、関数「ｋａｎｓｕ
１」をＣＰＵ２のプログラムとしてコンパイルすること
が指示される。ＣＰＵ２の命令セットに即したコンパイ
ルが行われる。アセンブリ言語を出力する場合には、セ
クション宣言が、ＳＢＣＤになる。

【０１６２】一方、関数「ｋａｎｓｕ２」は、指示がな
いので、ＣＰＵ１のプログラムとしてコンパイルされ
る。アセンブリ言語を出力する場合には、セクション宣
言がＣＯＤＥになる。

【０１６３】図１４には前記マイクロコンピュータＭＣ
Ｕに対応されるエミュレーション用プロセッサの概略が
示される。同図に示されるエミュレーション用プロセッ
サＥＭＣＵは、ＣＰＵ１、ＣＰＵ２を含むマイクロコン
ピュータ部分（マイクロコンピュータコア）７０、及び
エミュレーション専用ブロックとしてのエミュレーショ
ンインタフェース７１から構成され、公知の半導体製造
技術によって１つの半導体基板上に形成されている。上
記エミュレーション用プロセッサＥＭＣＵは応用システ
ムと信号の送受信をユーザインタフェース７２で行な
い、マイクロコンピュータ開発装置と信号の送受信を前
記エミュレーションインタフェース７１で行なう。ユー
ザインタフェース７２は図５の外部バスバッファ（ＢＵ
Ｆ）３１及び内部Ｉ／Ｏレジスタ３０などの外部とイン
タフェース可能な回路を総称する。

【０１６４】エミュレーション用バスとしては、内部バ
スＩＡＢ及びＩＤＢをエミュレーションインタフェース
７１を介して入出力する。また、内部バスＩＡＢ及びＩ
ＤＢ、ＰＡＢ及びＰＤＢを、ＣＰＵ１又ＣＰＵ２の何れ
が使用しているかを示すバス権表示信号を出力してい
る。このバス権表示信号はバス権アクノレッジ信号をク
ロック信号φでラッチしたものに相当する。

【０１６５】エミュレーションインタフェース７１はブ
レーク要求端子を有し、ここから割込みコントローラ２
２にブレーク信号ＢＲＫを出力する。ブレーク信号ＢＲ
Ｋによってブレークが要求されると、割込コントローラ
２２はＣＰＵ１に割込要求としてブレーク割込を要求す
る。

【０１６６】ＣＰＵ１が、ブレーク割込を受け付ける
と、ブレークアクノリッジ信号ＢＲＫＡＫが活性状態に
なる。エミュレータにブレーク状態を通知するととも
に、割込コントローラ２２で、ＣＰＵ１に対する割込を
禁止する。

【０１６７】ＣＰＵ１は、ブレーク割込を受け付ける
と、ユーザプログラムの実行を中断し、エミュレーショ
ンプログラムを実行開始（ブレーク）する。この状態に
おいて、ＣＰＵ２は動作を継続する。即ち、ＣＰＵ２は
ブレークの対象にされない。ＣＰＵ２はイベントの発生
（割込要求の発生）に応答してＣＰＵ１の処理負担を軽
減する用途が想定されるため、常にイベントの発生に応
答できう態勢を維持することが望ましいと考えられるか
らである。例えば、ＣＰＵ２が、前記のようなＳＣＩ８
の受信処理、パルス出力処理を行なっている場合、ＣＰ
Ｕ１をブレーク割込によって停止しても、ＣＰＵ２はユ
ーザの処理を実行するために、ＳＣＩ８の受信を中断し
てしまい、所謂オーバランエラーが発生したり、パルス
出力を中断してしまい、例えばユーザシステムのモータ
駆動ができなくなってしまうようなことを回避すること
ができる。

【０１６８】ＣＰＵ１をブレークすれば、ＣＰＵ１によ
るエミュレーションプログラムの実行によって、エミュ
レーション用プロセッサの内蔵メモリや内部Ｉ／Ｏレジ
スタをリード／ライトでき、モニタや設定変更などを行
うことができる。一方、ＣＰＵ２は、割込に対応する比
較的短いプログラムとされるから、ブレークできなくて
も、大きな不都合は生じない。

【０１６９】ＣＰＵ２のデバックのために、ＣＰＵ２の
プログラムカウンタまたはアドレスバスＤＴＡＢを必要
ビット数出力するようにするとよい。例えば、ＲＡＭＤ
５が２ｋバイト（１ｋワード）の場合は、プログラムカ
ウンタＰＣまたはアドレスバスＤＴＡＢのビット１０〜
１を出力するように構成するとよい。

【０１７０】ＣＰＵ２がデータアクセスによって、Ｉバ
スを使用することにブレークを設定し、ブレーク後、上
記ＣＰＵ２のプログラムカウンタＰＣをトレース表示さ
せればよい。このとき、好適には、エミュレータ側で、
プログラムカウンタＰＣの内容から、ソースリストを表
示するようにするとよい。

【０１７１】なお、ＣＰＵ２のプログラムメモリをＲＡ
Ｍ（ＲＡＭＤ５）で構成することによって、ＣＰＵ２の
プログラムも容易に書換え可能であり、デバッグに好適
である。

【０１７２】図１５にはエミュレータの概略が示され
る。エミュレータ８１はエミュレーション用プロセッサ
ＥＭＣＵを有する。エミュレーション用プロセッサＥＭ
ＣＵは、応用システム８２に用いられるマイクロコンピ
ュータＭＣＵと同等のマイクロコンピュータ部分にエミ
ュレーション用インタフェースを加えて構成される。エ
ミュレーション用プロセッサＥＭＣＵの前記マイクロコ
ンピュータ部分はインタフェースケーブル８４を介し
て、応用システム８２のマイクロコンピュータＭＣＵの
実装ソケット８５に結合され、これによってエミュレー
ション用プロセッサＥＭＣＵは応用システムを代行制御
することができる。

【０１７３】一方、エミュレーション用プロセッサＥＭ
ＣＵは前記エミュレーションインタフェースを用いてエ
ミュレーションバス８６に接続される。エミュレーショ
ンバス８６には図示はされない状態信号・制御信号の信
号線などを含む。前記エミュレーションバス８６を用い
て、エミュレーション用プロセッサＥＭＣＵから、応用
システム８２とエミュレーション用プロセッサＥＭＣＵ
の内部状態に応じた情報などが出力され、また、エミュ
レーション用プロセッサＥＭＣＵに対し、エミュレーシ
ョンのための各種信号が入力される。

【０１７４】さらに、前記エミュレーションバス８６に
は、エミュレーションメモリ９１、ブレーク制御回路９
２、リアルタイムトレース回路９３などが接続される。
前記エミュレーションメモリ９１は、特に制限はされな
いものの、ＲＡＭなどによって構成され、ユーザプログ
ラムを格納した領域と、エミュレーションのためのプロ
グラムを格納した領域とを持つ。前記ブレーク制御回路
９２は、エミュレーション用プロセッサＥＭＣＵによる
制御状態やエミュレーションバス８６の状態を監視し
て、その状態が予め設定された状態に達した時に、ブレ
ーク割込み信号ＢＲＫをアサートして、エミュレーショ
ン用プロセッサＥＭＣＵのＣＰＵ２によるユーザプログ
ラムの実行を停止させ、エミュレーション用プログラム
実行状態に遷移させる（ブレークする）。前記リアルタ
イムトレース回路９３は、前記ＣＰＵ１、ＣＰＵ２のリ
ード動作またはライト動作を示す信号、命令リード動作
を示す信号（ＣＰＵステータス信号）、エミュレーショ
ンバス８６に与えられるアドレスやデータさらには制御
信号を逐次蓄える。

【０１７５】前記エミュレーションメモリ９１、ブレー
ク制御回路９２、リアルタイムトレース回路９３はコン
トロールバス９４にも接続され、コントロールバス９４
を介してコントロールプロセッサ９５の制御を受けるよ
うになっている。前記コントロールバス９４は、前記コ
ントロールプロセッサ９５に接続されるとともに、ホス
トインタフェース回路９６を介して、特に制限はされな
いものの、前記パーソナルコンピュータなどのシステム
開発装置９７に接続される。システム開発装置９７は例
えばパーソナルコンピュータによって構成され、表示装
置９７Ａ及び入力装置９７Ｂも備えている。

【０１７６】例えば、システム開発装置９７から入力さ
れたプログラム（ロードモジュール）をエミュレーショ
ンメモリ９１のユーザプログラム格納領域に転送し、そ
のプログラムをＣＰＵ１がリードすると、エミュレーシ
ョンメモリ９１上のプログラムがリードされ、実行され
る。また、ブレーク条件や、リアルタイムトレース条件
などもシステム開発装置９７から与えることができる。

【０１７７】前記リアルタイムトレース回路９３は、エ
ミュレーションバス８６のアドレス、データ、制御信
号、ＣＰＵステータス信号などを蓄積し、この内容は、
所定のコマンドなどでシステム開発装置９７の表示装置
９７Ａに表示して、使用者は、この内容に基いて、プロ
グラムの動作解析を行なう。前記の通り、ＣＰＵ１のフ
ェッチした命令は、エミュレーションバス８６上に現わ
れ、これを逆アセンブルした、アセンブリ言語でも表示
することができる。更に、Ｃ言語ソースプログラムも表
示することができる。ブレーク制御回路９２は、少なく
とも、ＣＰＵ１とＣＰＵ２のブレーク条件を独立して設
定できるように構成されている。

【０１７８】図１６には本発明に係るマイクロコンピュ
ータの第１の変形例であるマイクロコンピュータＭＣＵ
ａが例示される。

【０１７９】図１６のマイクロコンピュータＭＣＵａ
は、図５のバス構成に対して、ＤＭＡＣ１００が追加さ
れている。かかるＤＭＡＣ１００は、ＣＰＵ１と同様に
バスＩＡＢ、ＩＤＢに接続されている。また、ＣＰＵ１
又はＣＰＵ２からデータ転送情報などを与えられるため
に、バスＰＡＢ、ＰＤＢにも接続されている。ＣＰＵ１
とＣＰＵ２とＤＭＡＣ１００とは、バスコントローラ２
３のバス権調停に基づいて、互いに排他的に動作する。

【０１８０】ＤＭＡＣ１００は、起動要因として、ＣＰ
Ｕ１又はＣＰＵ２が所定の制御ビットを“１”にセット
することによって、データ転送を行なうオートリクエス
トや、ＤＭＡ要求端子に所定の信号が与えられたとき
に、データ転送を行なう外部リクエスト機能を持つ。ま
た、転送モードとして、オートリクエストのとき、バス
を専有（ＣＰＵ１及びＣＰＵ２を停止）してデータ転送
を行なうバーストモードや、１回の転送毎にバス権を解
放して、ＣＰＵ１又はＣＰＵ２と交互に動作しつつ、デ
ータ転送を行なうサイクルスチールモードを持つ。

【０１８１】また、ＤＭＡＣ１００は、割込要求信号を
起動要求信号として、データ転送を行なうことができ
る。ＣＰＵ２が割込でデータ転送を行なうより、高速の
データ転送が可能である。ＣＰＵ２が割込を判定した結
果、ＤＭＡＣ１００を使用するのが都合がよいと判断し
た場合に、ＤＭＡＣ１００へ起動をかけるようにしても
よい。

【０１８２】図１７には本発明に係るマイクロコンピュ
ータの第２の変形例であるマイクロコンピュータＭＣＵ
ｂが例示される。

【０１８３】図１７のマイクロコンピュータＭＣＵｂ
は、図１６と比較して、ＣＰＵ２のデータのリード／ラ
イトの対象が外部バスとされ、専用のＥＸバス（ＥＸＡ
Ｂ、ＥＸＤＢ）によって、外部バスバッファ（ＢＵＦ）
３１を介して、外部バスＥＴＡＢ，ＥＴＤＢに接続され
る。バスコントローラ２３は、内部バスのバス権調停を
行なう内部調停論理（内部バスコントローラ）と、外部
バスのバス権調停を行なう外部調停論理（外部バスコン
トローラ）とを有し、内部バスのバス権調停と外部バス
のバス権調停とを別々に制御する。ＣＰＵ１及びそのほ
かの内部バスマスタ（ＤＭＡＣ１００）は、排他的にＩ
バスを使用する。このためには、ＣＰＵ１及びＤＭＡＣ
１００がバス権要求信号を出力し、これをバスコントロ
ーラ２３の内部調停論理が判定して、適宜一つの内部バ
スマスタにバス権を与える。内部バスマスタはバス権を
与えられたことを確認して、ＩＡＢやバスコマンドを出
力して、バスアクセスを行う。

【０１８４】バスコントローラ２３の内部調停論理は、
ＩＡＢの内容を確認して、メモリへのアクセスであれ
ば、Ｉバスを使用した制御を行う。また、内部Ｉ／Ｏレ
ジスタへのアクセスであればＰバスを起動し、バスレデ
ィ信号を非活性化し、内部バスマスタをウェイトさせ
る。

【０１８５】外部バスは、バスコントローラ２３の外部
調停論理によって制御される。外部バスを使用できる、
外部バスマスタは、ＤＭＡＣ１００に代表される内部バ
スマスタ、ＣＰＵ２、リフレッシュタイマ、外部バス権
要求がある。内部バスマスタは、一旦、バスコントロー
ラ２３の内部調停論理で調停され、バス権を与えられた
内部バスマスタが外部バスをアクセスしたときに、外部
バス権を要求する。換言すれば、内部バスマスタが、内
部バスを使用している限り、外部バス権は要求しない。
従って、内部バスマスタの内部バスの使用中に、リフレ
ッシュやＣＰＵ２による外部バス転送或は外部バス権解
放を並行して行うことができる。

【０１８６】また、外部バス権要求が外部バス権を獲得
すると、外部バス（アドレスバス、データバス、制御信
号）をハイインピーダンス状態にし、外部のバスマスタ
による外部バスの利用を可能にするとともに、外部バス
権アクノレッジ信号を活性状態にし、これを通知する。

【０１８７】図１８には本発明に係るマイクロコンピュ
ータをプリンタ制御に用いたマイクロコンピュータシス
テムが例示される。

【０１８８】プリンタ制御システムは、マイクロコンピ
ュータ１０１及びセントロニクスインタフェースやユニ
バーサルシリアルバス、ＩＥＥＥ１３９４、オプション
などの受信回路１０２、バッファＲＡＭ１０３、キャラ
クタジェネレートＲＯＭ（ＣＧＲＯＭ）１０４、プログ
ラムＲＯＭ１０５、及び印字制御回路１０６等を含み、
これらがマイクロコンピュータ１０１の外部バス１０７
を介して接続される。前記マイクロコンピュータ１０１
には、前述のマイクロコンピュータＭＣＵ、ＭＣＵａ、
又はＭＣＵｂを採用する。

【０１８９】プログラムＲＯＭ１０５はエリア０に、バ
ッファＲＡＭ１０３はエリア２に、ＣＧＲＯＭ１０４は
エリア６に、受信回路１０２及び印字制御回路１０６は
エリア７にマッピングされている。バッファＲＡＭ１０
３はリード／ライト可能なＤＲＡＭで構成され、リフレ
ッシュ動作が必要であるが、安価であることが知られて
いる。バッファＲＡＭ１０３は２ＭＢ（１６Ｍビット）
とし、１ＭバイトをＣＰＵ１又はＣＰＵ２の作業領域
に、残りを５１２ｋＢずつのリングバッファとする。

【０１９０】また、本システムは、更に、印字ヘッド１
１０、バッファ回路１１１、ラインフィードモータ１１
２、及びキャリッジリターンモータ１１３を含み、これ
らのモータは、それぞれタイマ６の出力、パルス出力回
路７の出力によって制御される。ラインフィードモータ
１１２及びキャリッジリターンモータ１１３は、特に制
限はされないものの、ステッピングモータである。図示
はされないものの、ＳＣＩ８はホストなどとの通信に使
用し、Ａ／Ｄ変換器９は紙枚数などのセンサ情報を入力
する。

【０１９１】ＣＰＵ２はセントロニクスインタフェース
やユニバーサルシリアルバス、ＩＥＥＥ１３９４などの
複数の受信回路１０２によるデータの受信を、ＣＰＵ１
の動作と並行して行う。ＩＲＱ０，ＩＲＱ１入力に転送
要求信号を入力し、転送時には、ＤＡＣＫ１出力によっ
て、シングルアドレス転送を行うことができる。例え
ば、セントロニクスインタフェースのインプットストロ
ーブ信号をＩＲＱ０に入力し、チャネル０でデュアルア
ドレス転送を行い、オプションインタフェースの受信信
号をＩＲＱ１に入力し、ＤＡＣＫ１出力を、オプション
インタフェースに与えて、チャネル１でシングルアドレ
ス転送を行う。

【０１９２】データ転送に先立って、転送語数等を示す
ためのパケットコマンドなどの転送情報が送られる。Ｃ
ＰＵ２は、最初に送られる転送データは、前記転送情報
と認識し、これをバッファＲＡＭ１０３に格納するとと
もに、解析を行なう。例えば、転送情報は、第１ワード
の上位バイトにコマンド、第２及び第３ワードに印字位
置（第２ワードが下位、第３ワードが上位）、第４及び
第５ワードに転送データ数（第４ワードが下位、第５ワ
ードが上位）を持つ５ワード（１０バイト）とする。転
送情報受信か、通常のデータ受信かは、汎用レジスタＥ
Ｒ６の最上位ビットが“１”かどうかで指定する。この
ため、リセット後や、通常のデータ受信完了時には、汎
用レジスタＥＲ６の最上位ビットを“１”にセットする
ようにされる。転送情報受信時には、転送カウントレジ
スタとして、Ｅ０を使用し、この値によって、転送処理
を変更する。

【０１９３】上記パケットコマンドなどの転送情報の受
信動作のためにＣＰＵ２が実行可能なプログラムは、例
えば、次に示されるＭＯＶ．Ｗ＠ＲＤＲ，Ｒ０（１）ＭＯＶ．ＬＥＲ６，ＥＲ６（２）ＢＰＬＬ６（３）ＣＭＰ．Ｗ＃５，Ｅ０（４）ＢＮＥＬ１（５）ＭＯＶ．ＷＲ０，＠ＣＭＤ＋２（６）ＭＯＶ．ＷＲ０Ｈ，Ｒ４Ｌ（７）ＢＲＡＬ５（８）Ｌ１：ＣＭＰ．Ｗ＃４，Ｅ０（９）ＢＮＥＬ２（１０）ＭＯＶ．ＷＲ０，＠ＣＭＤ＋６（１１）ＢＲＡＬ５（１２）Ｌ２：ＣＭＰ．Ｗ＃３，Ｅ０（１３）ＢＮＥＬ３（１４）ＭＯＶ．ＷＲ０，＠ＣＭＤ＋４（１５）ＢＲＡＬ５（１６）Ｌ３：ＣＭＰ．Ｗ＃２，Ｅ０（１７）ＢＮＥＬ４（１８）ＭＯＶ．ＷＲ０，＠ＣＭＤ＋１０（１９）ＭＯＶ．ＷＲ０，Ｒ６（２０）ＢＲＡＬ５（２１）Ｌ４：ＣＭＰ．Ｗ＃１，Ｅ０（２２）ＢＮＥＬ５（２３）ＭＯＶ．ＷＲ０，＠ＣＭＤ＋８（２４）ＭＯＶ．ＷＲ０，Ｅ６（２５）ＢＳＥＴ＃０，＠ＳＣＰＵＩＲＱ（２６）Ｌ５：ＤＥＣ．ＷＥ０（２７）ＢＣＬＲ＃０，＠ＩＲＱＦ（２８）ＳＬＥＥＰ（２９）Ｌ６：ＭＯＶ．ＷＲ０，＠ＥＲ５（３０）ＩＮＣ．Ｌ＃２，ＥＲ５（３１）ＡＮＤ．Ｗ＃Ｈ’００５７，Ｅ５（３２）ＤＥＣ．Ｌ＃１，ＥＲ６（３３）ＢＮＥＬ７（３４）ＢＳＥＴ＃１，＠ＳＣＰＵＩＲＱ（３５）ＮＯＴ．ＷＥ６（３６）Ｌ７：ＳＬＥＥＰ（３７）の通りである。

【０１９４】先ず、第１ワードの受信時には、所定のバ
ッファメモリ（Ｈ’４０００００〜Ｈ’４ＦＦＦＦＦ）
内のアドレス（ＣＭＤ）に、受信データを転送するとと
もに、コマンド（上位バイト）を、汎用レジスタＲ４Ｌ
に保持する。かかるバッファメモリのアドレスは、以下
の印字位置と転送データのリードがし易いように、４の
倍数でない偶数番地に格納する（記述６）。

【０１９５】第２及び第３ワードの受信時には、所定の
バッファメモリのアドレスに、受信データを転送する。
このとき、ＣＰＵ１のマイクロコンピュータ１０１のロ
ングワード（２ワード）データの把握方法（Ａ１＝０が
上位、Ａ１＝１が下位）に合わせて、アドレスを入れ替
える（記述１１，１５）。

【０１９６】第４及び第５ワードの受信時には、所定の
バッファメモリのアドレスに、受信データを転送すると
共に、汎用レジスタＥＲ６に転送カウント数を設定する
（記述２０，２５）。転送データ数は、アドレス空間の
大きさより小さいので、汎用レジスタＥＲ６の最上位ビ
ットは０にクリアされる。前記同様にアドレスを入れ替
える（記述１９，２４）。第５ワード受信時には、ＳＣ
ＩＲＱレジスタのビット０（割込要求ビット）を“１”
にセットし、ＣＰＵ１に転送情報入力完了を通知する。
ＣＰＵ２自体は、引き続き通常のデータ受信に対応可能
になっている。通常のデータ受信時には、汎用レジスタ
ＥＲ５で示されるリングバッファ内のバッファメモリ
（Ｈ’５０００００〜Ｈ’５７ＦＦＦＦ）内に転送する
（記述３０）。リングバッファは、汎用レジスタＥＲ５
のビット１９を０にクリアすることによって実現してい
る（記述３２）。

【０１９７】ＣＰＵ１は、上記所定のアドレスから、３
回のロングワードアクセスによって、転送情報を取得で
きる。例えば、上記ＣＰＵ１のプログラムは、次に示さ
れる、ＭＯＶ．Ｌ＠ＣＭＤ，ＥＲ０ＭＯＶ．Ｌ＠ＣＭＤ＋４，ＥＲ１ＭＯＶ．Ｌ＠ＣＭＤ＋８，ＥＲ２の通りである。

【０１９８】コマンドを操作が容易な１６ビット汎用レ
ジスタＲに格納したり、ロングワードで把握すべきデー
タを３２ビット汎用レジスタＥＲに格納したりといっ
た、ＣＰＵ１の仕様に合わせて、それぞれの情報を把握
しやすいように配置できる。また、転送情報を固有のア
ドレスに格納し、また、リングバッファには通常のデー
タのみを格納して、メモリの管理を容易にできる。かか
る実質的な処理ではない、不所望の処理を、ＣＰＵ１と
並列動作するＣＰＵ２が実行することにより、処理性能
の低下を抑止できる。また、ＣＰＵ２は、前記通常のデ
ータをその後の加工や、印字ヘッドへの転送に都合のよ
い配列にしたり、印刷データの加工或いは、印字ヘッド
の形状などに合わせた順序での印刷データの出力などを
行うこともできる。応用システムや使用者毎の固有の処
理をＣＰＵ２のプログラムで定義し、容易に実現でき
る。

【０１９９】一方、内部のＤＭＡＣ１００は、ラインフ
ィードモータ１１２、キャリッジリターンモータ１１３
を駆動するパルス出力を行う。また、ＳＣＩ８の送信デ
ータ、受信データの転送を行なう。

【０２００】なお、図１８のシステムにおいて、半導体
集積回路の集積度の向上によって、オプション以外の受
信回路１０２の一部や、印字制御回路１０６などをマイ
クロコンピュータ１０１と共に１個の半導体集積回路に
集積することができる。更に、バッファＲＡＭ１０３な
どの汎用的なメモリも含めて１個の半導体集積回路に集
積することができる。プログラムＲＯＭ１０５やＣＧＲ
ＯＭ１０４などのように個別のプリンタの機種など、マ
イクロコンピュータシステム毎に変更になるものは、個
別の半導体集積回路にする方が都合がよい。いずれの回
路部分を１個の半導体集積回路とするにせよ、バスの論
理的な構成が変らなければよい。

【０２０１】図１９には図１８のマイクロコンピュータ
システムにおけるバスの動作タイミングが例示されてい
る。この場合のマイクロコンピュータ１０１にはＭＣＵ
ｂを採用したものとする。

【０２０２】内部バスは、大部分が、ＣＰＵ１のＲＯＭ
３からのプログラムリードとＲＡＭ４へのデータリード
／ライトを１ステートで行っている。この中で、ＣＰＵ
１はＴ３からＰバスを用いた内部Ｉ／Ｏレジスタ（例え
ば、Ａ／Ｄ変換器９）のリード、Ｔ１０から外部メモリ
（バッファＲＡＭ１０３のアドレスＣＭＤからのロング
ワード）のリードを行う。

【０２０３】Ｔ９で、ＣＰＵ１は、バッファＲＡＭ１０
３のリードを行う。バスコントローラ２３は、このアド
レスを判定して、外部バス権要求と外部バスコマンドを
発生する。外部バスコマンドは、ロングワードのため、
２回の連続したワードアクセスを指示する情報を含む。
バスコントローラ２３の外部調停論理は外部バス権を調
停するが、ＣＰＵ２が外部バスを使用しているため、外
部バス権は与えず、ＣＰＵ１をウェイトさせる。Ｔ１０
から、ＣＰＵ１に外部バス権を与えて、外部バスを起動
する。一旦、外部バスレディ信号ＥＸＢＲＤＹを非活性
状態にして、ＣＰＵ１をウェイトさせる。

【０２０４】バスコントローラ２３は、バッファＲＡＭ
１０３のエリアのアクセスを判断して、プリチャージ、
ＲＡＳ、ＣＡＳサイクルを含む４ステートでアクセスす
る。

【０２０５】ＥＸＢＲＤＹが活性状態になると、ＣＰＵ
２は汎用レジスタへリードデータを書込むとともに、ロ
ングワードの後半のワードのリードを開始する。

【０２０６】バスコントローラ２３は、バッファＲＡＭ
１０３のエリアのアクセスを判断して、ＣＡＳサイクル
のみの２ステートの、いわゆる高速ページモードで、ア
クセスする。

【０２０７】外部バスレディ信号ＥＸＢＲＤＹが活性状
態になると、ＣＰＵ２は汎用レジスタへリードデータを
書込み、更に動作を継続する。

【０２０８】ＤＭＡＣ１００は、Ｔ７から、メモリから
内部Ｉ／Ｏレジスタ（例えば、ＲＡＭからパルス出力回
路への転送によるモータ駆動）への転送を行う。

【０２０９】一方、ＣＰＵ２は、図１８のマイクロコン
ピュータシステムの為の前記パケットコマンドなどの転
送情報の受信動作のためにＣＰＵ２が実行可能なプログ
ラムを前記記述１、記述２、記述３、記述３０、記述３
１、記述３２の順序で実行する。

【０２１０】Ｔ０で、ＣＰＵ２は、ＩＲＱ０が活性状態
になったのに呼応して、起動され、内部バスＤＴＡＢ及
びＤＴＤＢを使用して、ＲＡＭＤ５からプログラムをリ
ードする。尚、ｖｅｃはＣＰＵ２の開始アドレスを示す
ベクタであり、ｍｏｖ１、ｍｏｖ２は、前記記述１のＭ
ＯＶ命令の第１オペコード、第２オペコードのアドレス
を示す。

【０２１１】Ｔ６で、受信回路（ＲＤＲ）１０２リード
のための外部バス権要求と外部バスコマンドを発生し、
バスＥＸＡＢに出力する。バスコントローラ２３の外部
調停論理は外部バス権を調停し、直ちに、ＣＰＵ２に外
部バス権を与えて、外部バスを起動する。一旦、外部バ
スレディ信号ＥＸＢＲＤＹを非活性状態にして、ＣＰＵ
２をウェイトさせる。外部バスレディ信号ＥＸＢＲＤＹ
が活性状態になると、ＣＰＵ２は汎用レジスタへリード
データを書込む。

【０２１２】Ｔ１４で、バッファＲＡＭ１０３ライトの
ための外部バス権要求と外部バスコマンドを発生し、バ
スＥＸＡＢに出力する。バスコントローラ２３の外部調
停論理は外部バス権を調停するが、ＣＰＵ１が外部バス
を使用しているため、外部バス権は与えず、ＣＰＵ２を
ウェイトさせる。Ｔ１６から、ＣＰＵ２に外部バス権を
与えて、外部バスを起動する。一旦、外部バスレディ信
号ＥＸＢＲＤＹを非活性状態にして、ＣＰＵ２をウェイ
トさせる。

【０２１３】バスコントローラ２３は、バッファＲＡＭ
１０３エリアのアクセスを判断して、プリチャージ、Ｒ
ＡＳ、ＣＡＳサイクルを含む４ステートでアクセスす
る。外部バスレディ信号ＥＸＢＲＤＹが活性状態になる
と、ＣＰＵ２は動作を再開する。

【０２１４】ＣＰＵ１が外部バスを使用したリード／ラ
イトとＣＰＵ２による外部バスを使用したリード／ライ
トが同時に（重なって）要求される場合、ＣＰＵ１又は
ＣＰＹＵ２の何れかが一旦停止状態になるが、ＣＰＵ１
のデータアクセス頻度は低く、また連続的には行わない
し、ＣＰＵ２もデータ転送を連続的には行わないから、
ＣＰＵ１及びＣＰＵ２が長期間停止状態になることを回
避できる。少なくとも、ＣＰＵ１がＲＯＭ上でプログラ
ムを実行することと、ＣＰＵ２による外部バスを使用し
たリード／ライトを並列して行うことができる。換言す
れば、ＣＰＵ１、ＣＰＵ２の処理性能を低下させること
を最小限にして、外部バスを使用したリード／ライトを
行うことができる。また、ＤＭＡＣ１００による内部バ
スによる転送と並行して行うことができる。

【０２１５】以上の説明では、ＣＰＵ２のプログラム用
メモリをＲＡＭＤ５としたが、ＲＡＭ部をＲＯＭに変え
てＲＯＭＤ５としてもよい。この場合、ＲＯＭ３及び前
記ＣＰＵ２のプログラム用メモリＲＯＭＤをＰＲＯＭ
（電気的に書き込み可能なメモリ）とすることができ
る。ＰＲＯＭを外部からプログラムするとき、２つのＰ
ＲＯＭを外部から連続したアドレスとするようにすると
よい。ＲＯＭ３を代替するＰＲＯＭ３ａを６４ｋバイ
ト、ＲＯＭＤ５を構成するＰＲＯＭ５ａを２ｋバイトと
する。ＰＲＯＭモードでは、ＰＲＯＭ３ａはＨ’０００
００〜Ｈ’０ＦＦＦＦに、ＰＲＯＭ５ａはＨ’１０００
０〜Ｈ’１０７ＦＦに配置される。

【０２１６】図２０にはＰＲＯＭ３ａ、ＰＲＯＭ５ａを
用いてマイクロコンピュータを構成するときのマイクロ
コンピュータの一部が示される。図２０に示されていな
い構成は図１と同様である。

【０２１７】前記ＰＲＯＭモードは、マイクロコンピュ
ータの前記モード信号ＭＤ２〜ＭＤ０の入力端子、及び
スタンバイ信号ＳＴＢＹの入力端子をいずれもロウレベ
ルとすることによって設定される。このとき、図示はさ
れないモード設定回路によって、内部信号ＥＰＭが活性
状態（Ｈｉｇｈレベル）とされる。

【０２１８】ＰＲＯＭモードのとき、ＣＰＵ１及びＣＰ
Ｕ２はバッファＢＵＦＣ１及びＢＵＦＣ２によって、ア
ドレスバスＩＡＢ，ＤＴＡＢ及びデータバスＩＤＢ，Ｄ
ＴＤＢから切り離される。

【０２１９】ＰＲＯＭ３ａ，ＰＲＯＭ５ａは、メモリア
レイ１２０，１３０、アドレスデコーダ１２１，１３
１、入出力回路１２３，１３３、制御回路１２４，１３
４から成る。アドレスデコーダ１２１，１３１にはアド
レス信号が入力される。入出力回路１２３，１３３はデ
ータの入出力を行なう。制御回路１２４，１３４は制御
信号を入力し、入出力回路１２３，１３３を制御して、
データの書込み／読み出しなどを行なわせる。メモリア
レイ１２０，１３０は不揮発記憶素子が配列されてい
る。前記ＰＲＯＭ３ａ，ＰＲＯＭ５ａは、例えば電気的
に書換え可能なＥＥＰＲＯＭ又はフラッシュメモリとし
て実現することができる。

【０２２０】制御回路１２４／１３４には、ＥＰＭ、Ｃ
Ｓ−１＃／ＣＳ−２＃、ＯＥ＃、ＰＧＭ＃及び、ＭＳ−
１＃／ＭＳ−２＃、リード信号が入力される。制御信号
ＥＰＭが活性状態のとき、ＰＲＯＭ３ａ，ＰＲＯＭ５ａ
は電気的に書込み可能なＲＯＭとしての書込み／読出し
動作が、ＣＳ−１＃／ＣＳ−２＃、ＯＥ＃、ＰＧＭ＃の
各信号による指示に基づいて行なわれる。制御信号ＥＰ
Ｍが非活性状態のとき、ＰＲＯＭ３ａ，ＰＲＯＭ５ａは
ＣＰＵ１、ＣＰＵ２のアドレス空間上で読み出し専用の
ＲＯＭと同様の読出し動作が、ＭＳ−１＃／ＭＳ−２
＃、リード信号による指示に基づいて行なわれる。

【０２２１】ＰＲＯＭモードにおいて、書換え用の高電
圧Ｖｐｐ、チップ選択信号ＣＳ＃、出力イネーブル信号
ＯＥ＃、プログラム信号ＰＧＭ＃で制御される動作は、
例えば、１９９３年３月（株）日立製作所発行『ＨＩＴ
ＡＣＨＩＩＣＭｅｍｏｒｙＤａｔａＢｏｏｋ
Ｎｏ．２（１０ｔｈＥｄｉｔｉｏｎ）』ｐｐ５１０−
５２４に記載されるＰＲＯＭと同様である。

【０２２２】高電圧Ｖｐｐは、図示を省略しているが、
ＰＲＯＭ３ａ及びＰＲＯＭ５ａに与えられる。アウトプ
ットイネーブル信号ＯＥ＃及びプログラム信号ＰＧＭ＃
はバッファ回路ＢＵＦＰに介して入力され、ＰＲＯＭ３
ａ及びＰＲＯＭ５ａに供給される。バッファ回路ＢＵＦ
Ｐには外部（ＰＲＯＭライタ）から図示を省略するメモ
リ選択信号が供給され、チップ選択信号ＣＳ−２＃は、
アドレス上位信号Ａ１６の反転信号と前記メモリ選択信
号の内部信号ＰＳとの論理積信号、チップ選択信号ＣＳ
−１＃は、アドレス上位信号Ａ１５の反転信号と、Ａ１
６と、前記メモリ選択信号の内部信号ＰＳとの論理積信
号で生成される。ＣＳ−１＃、ＣＳ−２＃が、それぞれ
ＰＲＯＭ３ａ、ＰＲＯＭ５ａに与えられる。

【０２２３】ＰＲＯＭモードのとき、内部データバスＩ
ＤＢとＤＴＤＢがバッファＤＢＵＦを介して接続され
る。ＰＲＯＭ５ａのデータはデータバスＤＴＤＢ、ＩＤ
Ｂ及び入出力ポートＩＯＰ［Ｄ］を介して入出力され
る。即ち、チップ選択信号ＣＳ−２＃が活性状態で読出
し動作のとき、ＰＲＯＭ５ａから読み出した、データバ
スＤＴＤＢの内容が内部バスＩＤＢに出力される。更
に、読出し動作のとき、内部データバスＩＤＢの内容が
入出力ポートＩＯＰ［Ｄ］を介して外部に出力される。
また、書込み動作のとき、外部の内容が入出力ポートＩ
ＯＰ［Ｄ］を介して内部バスＩＤＢに入力される。チッ
プ選択信号ＣＳ−２＃が活性状態で書込み動作のとき、
内部データバスＩＤＢの内容が内部データバスＤＴＤＢ
に出力され、ＰＲＯＭ５ａに与えられる。

【０２２４】ＰＲＯＭモードのとき、内部アドレスＩＡ
ＢとＤＴＡＢがバッファＡＢＵＦを介して接続される。
即ち、入出力ポートＩＯＰ［Ｂ］、ＩＯＰ［Ｃ］を介し
て入力された内部アドレスバスＩＡＢのアドレスが、更
に内部アドレスバスＤＴＡＢに入力され、ＰＲＯＭ５ａ
に与えられる。ＰＲＯＭモードにおいてＰＲＯＭ３ａに
対するリード／ライトはＣＳ−１＃によって選択され、
ＰＲＯＭモードにおけるＰＲＯＭ５ａの動作と同様とさ
れる。尚、ＰＲＯＭ３ａ、ＰＲＯＭ５ａの最大容量が６
４ｋバイトであるので、それぞれのＰＲＯＭ３ａ，５ａ
に与えられるアドレスは１６ビットである。例えば、読
出し動作はチップ選択信号ＣＳ−１＃、ＣＳ−２＃、ア
ウトプットイネーブル信号ＯＥ＃が活性状態、プログラ
ム信号ＰＧＭ＃が非活性状態のとき行なわれ、書込み動
作はチップ選択信号ＣＳ−１＃、ＣＳ−２＃、プログラ
ム信号ＰＧＭ＃が活性状態、アウトプットイネーブル信
号ＯＥ＃が非活性状態のとき行なわれる。その他、ベリ
ファイやページ書込みなどが可能とされるが、本発明に
は直接の関係はないので、詳細な説明は省略する。

【０２２５】１つのＰＲＯＭモードで、ＰＲＯＭ３ａ、
ＰＲＯＭ５ａを、外面的には１つのＰＲＯＭとして、一
括して書込むことができるから、書込みを効率的に行な
うことができる。前記の通り、ＣＰＵ１、ＣＰＵ２のロ
ードモジュールは一体のものとして、開発環境で生成さ
れ、ＰＲＯＭライタに供給される。

【０２２６】図２１にはフラッシュメモリのブートモー
ドのフローチャートが示される。プログラム評価などを
容易にするため、或いは、システム個別の仕様（プリン
タシステムの場合は、印字ヘッドの構成など）を満足す
るため、更には、仕様変更などに迅速に対応するためな
どに、前記ＰＲＯＭ３ａ，５ａを更に、フラッシュメモ
リなどの電気的に書込み可能なメモリとし、入出力回路
若しくは入出力ポートを介して、フラッシュメモリをプ
ログラミング可能にするとよい。

【０２２７】ここでは、フラッシュメモリの書込み制御
は、ＰＲＯＭ３ａ（フラッシュメモリ）に格納された制
御プログラムに基づいて、ＣＰＵ１によって、実行され
るものとする。

【０２２８】マイクロコンピュータにおいて、モード端
子ＭＤ２〜ＭＤ０をロウレベル及びスタンバイ端子ＳＴ
ＢＹをハイレベルとして、いわゆるブートモードでリセ
ットを解除すると（Ｓ１０）、ＣＰＵ１は、ユーザに非
公開の領域の、ブートモード専用のベクタへ分岐し（Ｓ
１１）、フラッシュメモリのプログラムの実行を開始す
る。

【０２２９】先ず、シリアルコミュニケーションインタ
フェース（ＳＣＩ）８の初期化を行なう。引き続き、Ｓ
ＣＩ８の接続先との状態の確認（ビットレートの確認な
ど）を行なう。接続先との状態の確認が終わると、フラ
ッシュメモリのユーザ領域を消去する（Ｓ１３）。但
し、上記ブートモードで使用する領域は消去しないよう
にする。また、フラッシュメモリ（ＰＲＯＭ）３ａ上の
書込み制御プログラムをＲＡＭ４に転送し（Ｓ１４）、
このＲＡＭ４上のプログラムに分岐する（Ｓ１５）。Ｃ
ＰＵ１は、その書込み制御プログラムを実行して、プロ
グラムデータ（アプリケーションプログラム）を、ＳＣ
Ｉ８を介して入力し、これを一旦ＲＡＭ４に格納する
（Ｓ１６）。バッファメモリに格納したプログラムデー
タを、フラッシュメモリ（ＰＲＯＭ３ａ）に書込む（Ｓ
１７）。この場合は、所望のアドレスに所望のデータを
ライトした後、所定のフラッシュメモリ制御ビット（プ
ログラムビット、ベリファイビットなど）を制御するよ
うにする。これを、ＰＲＯＭ３ａの容量に応じて、所定
回数繰り返す（Ｓ１８）。

【０２３０】ＰＲＯＭ３ａの書込みが終了すると、引き
続き、ＰＲＯＭ５ａのプログラムデータを、接続先から
受信する（Ｓ１９）。この場合、接続先は、ＰＲＯＭ３
ａ、ＰＲＯＭ５ａの区別なく、アセンブラなどが出力し
たロードモジュールを送信するようにすればよい。

【０２３１】ＰＲＯＭ５ａへの書込みは、図４のＲＡＭ
アドレスレジスタ（ＲＡＭＡＲＨ／ＲＡＭＡＲＬ）に所
望のアドレスをライトし、ＲＡＭデータレジスタ（ＲＡ
ＭＤＲＨ／ＲＡＭＤＲＬ）に所望のデータをライトし、
所定のフラッシュメモリ制御ビット（プログラムビッ
ト、ベリファイビットなど）を制御するようにする。図
４のＲＡＭアドレスレジスタ（ＲＡＭＡＲＨ／ＲＡＭＡ
ＲＬ）は、ＲＯＭデータレジスタのライト後にインクリ
メント（＋２）されるようにするとよい。フラッシュメ
モリ（ＰＲＯＭ）５ａが、複数ワードを同時に書込む、
いわゆるページ書込みを持つ場合には、所定回数のＲＡ
Ｍデータレジスタ（ＲＡＭＤＲＨ／ＲＡＭＤＲＬ）への
ライト後に、所定のフラッシュメモリ制御ビット（プロ
グラムビット、ベリファイビットなど）を制御するよう
にすればよい。これを、ＰＲＯＭ５ａ（フラッシュメモ
リ）の容量に応じて、所定回数繰り返す（Ｓ１９，Ｓ２
０，Ｓ２１）。最後に、正常終了のステータスを表示す
る。必要に応じて、書込んだフラッシュメモリの内容を
出力して、接続先で、コンペアするようにしてもよい。

【０２３２】前記の通り、ＣＰＵ１、ＣＰＵ２のプログ
ラムは一つのロードモジュールとして生成され、これ
を、上記によって、ＰＲＯＭ３ａ及びＰＲＯＭ５ａに、
１回のブートモードで、かつ一連の処理として、書込み
可能としているから、フラッシュメモリの書込み効率を
向上できる。ひいては、プログラム評価などの効率を向
上できる。

【０２３３】ＣＰＵ２のプログラムメモリをフラッシュ
メモリ等の電気的に書き込み可能なＰＲＯＭとした開発
用、初期量産用、多品種少量生産用などの半導体集積回
路装置と、ＣＰＵ２のプログラム用メモリをマスクＲＯ
Ｍとした半導体集積回路装置の両方を提供すると良い。
マスクＲＯＭにすることによって、書込みの為の回路を
不要とし、メモリアレイの物理的規模を小さくすること
が出来、製造費用を節約することができる。

【０２３４】ＣＰＵ２のプログラムは、使用者が開発す
る他、半導体集積回路装置の製造者が開発しても良い。
後者の場合、複数種類のプログラムをライブラリとして
提供してもよいし、プログラムを公開せずに、例えば、
あたかも従来のＤＭＡＣと同様にハードウェアとして提
供しても良い。ライブラリとして提供する場合には、前
記ライブラリアンに含めてもよいし、独立に提供しても
良い。

【０２３５】ＣＰＵ２のプログラムを半導体集積回路装
置製造者が開発する場合、種々の応用システムからの要
求に対して、ハードウェアを変更すること無く、プログ
ラムを変更するだけでよいから、開発効率を向上させる
ことができる。ＣＰＵ２のプログラム用メモリを変更し
た多品種の半導体集積回路装置を容易に提供でき、種々
の応用システムからの要求に対応すると共に、新規の要
求などに対しても、短期間で対応可能になる。

【０２３６】以上説明した本発明の実施の形態によれば
以下の作用効果を得るものである。

【０２３７】（１）ＣＰＵ１とＣＰＵ２を設け、ＣＰＵ
２はプログラム用のバスとデータ用のバスを独立に持
ち、かかるプログラム用のバスと、ＣＰＵ１のバスを独
立にし、ＣＰＵ２のプログラムリードとＣＰＵ１の動作
を並列動作可能にすることよって、マイクロコンピュー
タまたは半導体集積回路の処理速度を向上し、機能の高
い処理を実現できる。

【０２３８】（２）更に、ＣＰＵ２のデータバスを、Ｃ
ＰＵ１のバスと共通に若しくは接続可能にすることによ
って、ＣＰＵ１とＣＰＵ２の処理を任意に分けることが
でき、使い勝手を向上することができる。例えば、ＣＰ
Ｕ２が、転送情報とデータの受信など、アプリケーショ
ンに即した柔軟なデータ転送などを行うことができる。
ＣＰＵ１の処理の負荷を軽減できる。ＣＰＵ２のデータ
バスをＩバスに接続することにより、マイクロコンピュ
ータの内蔵メモリ、内部Ｉ／Ｏレジスタ、外部バスなど
を全て使用することができる。外部バスに接続すること
によって、ＣＰＵ１との並列度を向上できる。いずれの
場合も、バスコントローラ２３によって、共通に制御さ
れるから、論理規模の不所望の増加を抑止できる。バス
コントロールレジスタＢＣＲでバス動作の指定を行うこ
とによって、汎用的な命令を組合せて、ＣＰＵ２が実行
可能な命令コードの数を最小限にして、所望の機能を実
現できる。バスコントロールレジスタＢＣＲは、ＣＰＵ
２内部に存在するようにし、ＣＰＵ１の動作を制約する
ことなく、設定可能である。データ転送後に、自動的に
バスコントロールレジスタＢＣＲを初期化するように構
成することによって、再初期化の命令を不要として、命
令ステップ数を短縮し、使い勝手を向上することができ
る。

【０２３９】（３）データ制御処理内容をＣＰＵ２の単
一の命令ストリームでなるプログラムで定義することで
その自由度を高くすることができる。応用システム毎や
利用者毎の固有の処理を実現でき、使い勝手を向上し、
更に、処理速度を向上できる。ＣＰＵ２をＣＰＵ１と類
似または互換のものとすることにより、プログラミング
をより容易にすることができる。従来ＣＰＵ１で処理し
ていた内容をＣＰＵ２の処理とすることが容易にでき
る。

【０２４０】（４）ＣＰＵ１及びＣＰＵ２が、相互に割
込を要求することを可能にすることにより、容易にＣＰ
Ｕ１とＣＰＵ２との相互同期を実現することができる。

【０２４１】（５）割込を、ＣＰＵ１又はＣＰＵ２の何
れに要求するかを指定するレジスタを設けることによ
り、ＳＣＩ８などの入出力回路を２つのＣＰＵ１，２で
任意に配分して利用することができ、資源の利用効率を
より向上することができる。

【０２４２】（６）ＣＰＵ１及びＣＰＵ２のプログラム
メモリをＰＲＯＭで構成した場合、ＰＲＯＭモード時に
はこれらのプログラムメモリを同一のアドレス空間に配
置することにより、ＰＲＯＭライタモードなどの、単一
の処理によって、これらのプログラムメモリを書込み可
能にして、ＰＲＯＭ書込みを効率化することができる。

【０２４３】（７）ＣＰＵ１及びＣＰＵ２のプログラム
メモリをフラッシュメモリで構成した場合、ＣＰＵ１に
よる、ＣＰＵ２のプログラムメモリの書込みを可能にす
ることによって、ブートモードなどの、単一の処理によ
って、これらのプログラムメモリを書込み可能にして、
フラッシュメモリの書込み処理を効率化することがで
き、ひいては、デバッグ効率を向上できる。

【０２４４】（８）エミュレーション用プロセッサＥＭ
ＣＵにおいては、ＣＰＵ１をブレーク割込によって停止
しても、ＣＰＵ２はユーザの処理を実行するように構成
することにより、ＳＣＩ８の受信を中断してしまって所
謂オーバランエラーが発生したり、パルス出力を中断し
てしまって例えばユーザシステムのモータ駆動ができな
くなってしまうようなことを回避できる。ＣＰＵ１をブ
レークすれば、ＣＰＵ１によるエミュレーションプログ
ラムの実行によって、エミュレーション用プロセッサＥ
ＭＣＵの内蔵メモリや内部Ｉ／Ｏレジスタをリード／ラ
イトでき、モニタや設定変更などを行うことができるか
ら、デバッグ機能を低下させることがない。ＣＰＵ２の
プログラムカウンタや内部アドレスバスＤＴＡＢを必要
ビット数出力するように構成することにより、ＣＰＵ２
のプログラム動作解析を行うことができる。また、ＣＰ
Ｕ２のプログラムメモリをＲＡＭで構成することによっ
て、更に、デバッグを容易にできる。

【０２４５】（９）ＣＰＵ１とＣＰＵ２が異なる命令セ
ットや異なる機械語を持つ場合も含めて、セクション宣
言やプリプロセッサ文などによって、ＣＰＵ１及びＣＰ
Ｕ２のプログラムを選択する手段を設けることによっ
て、アセンブラやＣコンパイラなどのシステム開発装置
若しくはソフトウェア開発装置を共通に利用可能にで
き、開発効率を向上し、システム開発装置の使用者によ
る不所望な費用の増大を抑止することできる。

【０２４６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【０２４７】例えば、ＣＰＵ１及びＣＰＵ２のアドレス
空間、プログラミングモデル（レジスタ構成）命令やア
ドレッシングモードや実行タイミングなどの詳細は種々
変更可能である。バスの具体的な回路構成についても種
々変更可能である。ＣＰＵ２のデータアクセスは、Ｉバ
ス、外部バス以外に、Ｐバスに接続するようにしてもよ
い。アドレス空間などによって、自動的に接続するバス
を選択するようにしてもよい。

【０２４８】ＣＰＵ２の数も複数にすることができる。
Ｉバス、Ｐバス、外部バスなど、それぞれに接続された
３個のＣＰＵ２を設けるようにすることもできる。例え
ば、図１７のＤＭＡＣをＣＰＵ２とする。それぞれに、
プログラム用メモリを設ければよい。また、内部バスＩ
ＡＢ、ＩＤＢと内部バスＰＡＢ、ＰＤＢを直結してもよ
い。ＣＰＵ２のプログラムメモリはＲＡＭ、ＰＲＯＭ、
フラッシュメモリ、マスクＲＯＭのほか、ＥＥＰＲＯＭ
や強誘電体メモリなどであってもよい。

【０２４９】プログラムメモリがＥＥＰＲＯＭ、フラッ
シュメモリなどの、電気的に書込みや消去が可能である
場合、ＰＲＯＭモードとブートモードの両方を持って良
いし、一方のみであってもよい。これらの電気的に書込
みや消去が可能なメモリの場合、メモリアレイに比較し
て、そのほかの制御回路が大きくなる場合があるが、こ
のような場合には、制御回路を共通化したり、ＲＯＭを
物理的に１個で構成してもよい。

【０２５０】タイマ、ＳＣＩなどの割込を要求する機能
ブロック、或いは、パルス出力回路などの割込処理の対
象となる機能ブロックの種類、機能、数などには何等制
約されない。一部の機能を別個の半導体集積回路でなる
ＡＳＩＣなどとすることもできる。

【０２５１】マイクロコンピュータシステムとしては、
プリンタに限定されないことは言うまでもない。例え
ば、デジタル通信システムなどに用いることができる。
受信回路からバッファＲＡＭへ転送し、復調や誤り訂正
などを行い、更に変調を行って、別のバッファＲＡＭに
格納し、バッファＲＡＭから送信回路へ転送する場合な
ど、受信回路からバッファＲＡＭへの転送、バッファＲ
ＡＭから送信回路への転送を、ＣＰＵ２で制御し、その
ほかのＣＰＵ１などによるデータ処理と並行して行い、
システム全体としての処理性能を向上することができ
る。

【０２５２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、そ
れに限定されるものではなく、その他の半導体集積回路
装置にも適用可能である。また、本明細書において、マ
イクロコンピュータの用語はデータプロセッサやマイク
ロプロセッサと等価である。

【０２５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０２５４】すなわち、第１のデータ処理装置と第２の
データ処理装置とを設け、第２のデータ処理装置はプロ
グラム用のバスとデータ用のバスを独立に持ち、かかる
プログラム用のバスと、第１のデータ処理装置のバスを
独立にし、第２のデータ処理装置のプログラムリードと
第１のデータ処理装置の動作を並列動作可能にすること
よって、マイクロコンピュータ若しくは半導体集積回路
装置によるデータ処理速度を向上させることができ、資
源利用効率を向上できる。割込によるデータ処理のチャ
ネル数に対する制約をなくし、データ処理内容を任意に
設定でき、使い勝手を向上させることができる。

【図面の簡単な説明】

【図１】本発明に係るマイクロコンピュータの一例を示
すブロック図である。

【図２】マイクロコンピュータアドレスマップを示す説
明図である。

【図３】第２のＣＰＵ２を例示するブロック図である。

【図４】ＲＡＭＤを例示するブロック図である。

【図５】マイクロコンピュータをアドレスバス及びデー
タバスの接続状態の観点より例示したブロック図であ
る。

【図６】割込コントローラを例示するブロック図であ
る。

【図７】割込要求ビットと割込許可回路の詳細を例示す
る論理回路図である。

【図８】低消費電力状態を制御する回路の論理回路図で
ある。

【図９】入出力ポートの概略を例示する論理回路図であ
る。

【図１０】ＣＰＵ２の転送（ＭＯＶ）命令の動作を例示
するフローチャートである。

【図１１】マイクロコンピュータの内部バスの動作タイ
ミングを例示するタイミングチャートである。

【図１２】本発明に係るマイクロコンピュータの開発環
境の概略を示す説明図である。

【図１３】本発明に係るマイクロコンピュータにおける
ＣＰＵのためのプログラムリストの例を示す説明図であ
る。

【図１４】エミュレーション用プロセッサの概略を示す
ブロック図である。

【図１５】エミュレータの概略を例示するブロック図で
ある。

【図１６】本発明に係るマイクロコンピュータの第１の
変形例であるマイクロコンピュータを例示するブロック
図である。

【図１７】本発明に係るマイクロコンピュータの第２の
変形例であるマイクロコンピュータを例示するブロック
図である。

【図１８】本発明に係るマイクロコンピュータをプリン
タ制御に用いたマイクロコンピュータシステムのブロッ
ク図である。

【図１９】図１８のマイクロコンピュータシステムにお
けるバスの動作タイミングを例示するタイミングチャー
トである。

【図２０】ＰＲＯＭを用いてマイクロコンピュータを構
成するときのマイクロコンピュータの一部を例示するブ
ロック図である。

【図２１】フラッシュメモリのブートモードにおける動
作制御を例示するフローチャートである。

【符号の説明】

ＭＣＵ，ＭＣＵａ，ＭＣＵｂマイクロコンピュータ１第１のＣＰＵ２第２のＣＰＵ３ＲＯＭ３ａＰＲＯＭ４ＲＡＭ５ＲＡＭＤ５ａＰＲＯＭ２２割込コントローラ２３バスコントローラ１００ＤＭＡＣ１０１マイクロコンピュータ

Claims

【特許請求の範囲】

【請求項１】第１のデータ処理装置と、第２のデータ
処理装置と、バス制御手段とを含み、前記第２のデータ処理装置は、プログラム用のバスと、
データ用のバスを独立に有し、前記第２のデータ処理装置のプログラム用のバスは、前
記第１のデータ処理装置のバスと分離して、独立に動作
可能とされ、前記第２のデータ処理装置のデータ用のバスは、前記第
１のデータ処理装置のバスに結合され、前記バス制御手段の調停によって、前記第２のデータ処
理装置のデータ用のバスの使用と、前記第１のデータ処
理装置のバスの使用とが、選択的に行われるものである
ことを特徴とするマイクロコンピュータ。
【請求項２】前記第２のデータ処理装置のプログラム
用メモリを更に有し、前記プログラム用メモリは、前記
第２のデータ処理装置のプログラム用のバスに結合され
て成るものであることを特徴とする請求項１記載のマイ
クロコンピュータ。
【請求項３】メモリを更に有し、前記メモリは、前記
第１のデータ処理装置のバスに結合され、前記第１及び
第２のデータ処理装置によって、読出しまたは書込み可
能であることを特徴とする請求項２記載のマイクロコン
ピュータ。
【請求項４】制御レジスタ手段を更に有し、前記制御
レジスタ手段の所定のビットによって、前記第２のデー
タ処理装置によるデータ転送動作が変更されるものであ
ることを特徴とする請求項１乃至３の何れか１項記載の
マイクロコンピュータ。
【請求項５】前記制御レジスタ手段は、前記第２のデ
ータ処理装置が所定の命令を実行することによって、前
記データ用のバスを使用せずにリード／ライト可能であ
ることを特徴とする請求項４記載のマイクロコンピュー
タ。
【請求項６】前記制御レジスタ手段の所定のビットに
よって、前記第２のデータ処理装置によるデータ転送動
作時に、データ転送制御の為の所定の制御信号が活性状
態に制御可能にされるものであることを特徴とする請求
項４又は５記載のマイクロコンピュータ。
【請求項７】割込を要求可能な入出力回路と割込制御
手段を有し、前記割込を要求可能な入出力回路が出力する割込信号を
割込制御手段に入力し、前記割込制御手段は前記第１のデータ処理装置及び第２
のデータ処理装置に、それぞれ第１の割込み要求信号及
び第２の割込要求信号を出力し、前記割込信号が活性状
態となることに呼応して、前記第１の割込要求信号と第
２の割込要求信号の内の何れを活性状態とするかを選択
する手段を有して成るものであることを特徴とする請求
項１乃至６の何れか１項記載のマイクロコンピュータ。
【請求項８】前記第２のデータ処理装置が書込み可能
なレジスタ手段を有し、前記レジスタ手段の状態によっ
て、前記第２のデータ処理装置が前記第１のデータ処理
装置に割込を要求可能にされて成るものであることを特
徴とする請求項１乃至６の何れか１項記載のマイクロコ
ンピュータ。
【請求項９】前記第２のデータ処理装置のプログラム
用のメモリと、前記第１のデータ処理装置のバスに接続
されたメモリは、電気的に書込み可能な不揮発メモリで
あって、前記第１のデータ処理装置の制御によって、前記両方の
メモリに書込み可能な手段を有して成るものであること
を特徴とする請求項３記載のマイクロコンピュータ。
【請求項１０】前記第２のデータ処理装置のプログラ
ム用のメモリと、前記第１のデータ処理装置のバスに接
続されたメモリは、電気的に書込み可能な不揮発メモリ
であって、前記不揮発性メモリに対する書込みモードの設定に応答
して、外部より書込み制御情報を入力するバッファ手段
と、前記バッファ手段から供給される書込み制御情報にした
がって、前記両方のメモリを連続するアドレス空間上に
配置して、電気的に書込み可能にする制御論理とを更に
有して成るものであることを特徴とする請求項３乃至９
の何れか１項記載のマイクロコンピュータ。
【請求項１１】請求項１乃至１０の何れか１項記載の
マイクロコンピュータを備えた評価用のエミュレーショ
ン用プロセッサであって、前記第１のデータ処理装置を停止するためのブレーク割
込入力端子を有し、前記ブレーク割込入力端子の所定の
状態に呼応して、前記第１のデータ処理装置がエミュレ
ーション用プログラム実行状態に遷移したときに、前記
第２のデータ処理装置はアプリケーションプログラムの
実行を継続するものであることを特徴とするエミュレー
ション用プロセッサ。
【請求項１２】前記第１のデータ処理装置のバスの状
態を出力する手段を有し、更に、前記第１のデータ処理
装置のバスを、前記第１のデータ処理装置又は第２のデ
ータ処理装置の何れが使用しているかを示す為の信号を
出力する手段を有して成るものであることを特徴とする
請求項１１記載のエミュレーション用プロセッサ。
【請求項１３】前記第２のデータ処理装置のプログラ
ム用のバスのアドレス又は前記第２のデータ処理装置の
プログラムカウント手段の出力アドレス情報の、少なく
とも一方の所定のビットを出力する手段を有して成るも
のであることを特徴とする請求項１１又は１２記載のエ
ミュレーション用プロセッサ。
【請求項１４】請求項１１乃至１３の何れか１項記載
のエミュレーション用プロセッサを搭載したエミュレー
タであって、前記第１のデータ処理装置のバスの状態、及び前記第１
のデータ処理装置のバスを前記第１のデータ処理装置又
は第２のデータ処理装置のいずれが使用しているかを示
す為の信号を、蓄積するトレース回路を含んで成るもの
であることを特徴とするエミュレータ。
【請求項１５】請求項１乃至１０の何れか１項記載の
マイクロコンピュータを含んだマイクロコンピュータシ
ステムであって、前記マイクロコンピュータの外部バスに、リード・ライ
ト可能な記憶装置とインタフェース回路が接続され、前記第２のデータ処理装置は、前記記憶装置と前記イン
タフェース回路との間のデータ転送制御が可能なもので
あることを特徴とするマイクロコンピュータシステム。
【請求項１６】請求項１乃至１０の何れか１項記載の
マイクロコンピュータを含んだ半導体集積回路装置であ
って、前記マイクロコンピュータの外部バスに接続され
たデータ保持手段を更に有して成るものであることを特
徴とする半導体集積回路装置。