JP2018198017A - 半導体装置及びデータ処理システム - Google Patents

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Abstract

【課題】メモリ装置とデータ処理装置とを備える半導体装置において、メモリ装置のデータの管理を容易化することが可能な技術を提供する。
【解決手段】半導体装置１は、第１外部端子６１と、第２外部端子６２と、データ処理装置３と、メモリ装置２と、を含む。半導体装置１は、さらに、データ処理装置３とメモリ装置２との間に結合された第１バス３１と、データ処理装置３と第２外部端子６２との間に結合された第２バス３２と、第１外部端子６１に結合された第３バス３３と、第１バス３１と第３バスとに結合された制御回路ＣＮＴと、を有する。制御回路ＣＮＴは、第３バス３３を利用したメモリ装置２の管理機能を有する。
【選択図】図３

Description

本開示は、メモリ装置とデータ処理装置とを備える半導体装置、及び、それを用いたデータ処理システムに適用可能である。
シリコン貫通電極（ＴＳＶ：through-silicon via）技術を用いた積層メモリをデータ処理装置と同一の半導体パッケージ内に封止した２.５次元実装技術や３次元実装技術の開発が進められている。
たとえば、非特許文献１は、２.５次元実装技術における積層メモリのベースダイに、ホストＩＦと、メモリＩＦと、ベース・ロジック・ＩＰブロックを設けた構成を開示している。また、非特許文献１は、ベースダイに、ＤＦＴエリア、ＴＳＶエリア、ＰＨＹ（ＳｏＣとのインタフェース）を設けた構成も開示されている。
SK hynix Inc.、Joonyoung Kim and YounsuKim、HBM: Memory Solution for Bandwidth-Hungry Processors、August 2014、インタネット<URL：https://ja.scribd.com /document/258652867/HC26-11-310-HBM-Bandwidth-Kim-Hynix-Hot-Chips-HBM-2014-v7> 検索日：２０１７年２月２０日。
本開示の課題は、メモリ装置とデータ処理装置とを備える半導体装置において、前記メモリ装置のデータの管理を容易化することが可能な技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は、第１外部端子と、第２外部端子と、データ処理装置と、メモリ装置と、を含む。前記半導体装置は、さらに、前記データ処理装置と前記メモリ装置との間に結合された第１バスと、前記データ処理装置と前記第２外部端子との間に結合された第２バスと、前記第1外部端子に結合された第３バスと、前記第１バスと前記第３バスとに結合された制御回路と、を有する。前記制御回路は、前記第３バスを利用した前記メモリ装置の管理機能を有する。
上記半導体装置によれば、前記メモリのデータの管理を容易化することができる。
実施例１に係る半導体装置の概念的な断面図である。 図１の半導体装置の一部の拡大図である。 実施例１に係る半導体装置の概念的なブロック図である。 比較例に係る半導体装置の概念的なブロック図である。 実施例１に係るデータ処理システムの概念的な構成図である。 実施例１に係るメモリ装置のブロック図である。 実施例１に係る制御回路の動作を概念的に説明するための図である。 制御信号Ｃ１，Ｃ２のフォーマットの一例を示す図である。 制御信号Ｃ１，Ｃ２のフォーマットの他の一例を示す図である。 図７のメモリ装置の変形例１を示す図である。 図７のメモリ装置の変形例２を示す図である。 図１１のチャネル割付けの他の割付け例を示す図である。 図７のメモリ装置の変形例３を示す図である。 図５のデータ処理システムの変形例１を示す図である。 実施例２に係る半導体装置の概念的なブロック図である。 図１５の半導体装置に係るデータ処理システムの構成図である。 図１５の半導体装置に係る他のデータ処理システムの構成図である。 実施例３に係る半導体装置の変形例を示すブロック図である。 図１８の半導体装置に係るデータ処理システムの構成図である。 図１８の半導体装置に係る他のデータ処理システムの構成図である。 実施例４に係るデータ処理システムの構成図である。 変形例１に係る半導体装置の構成例を示す図である。 変形例２に係る半導体装置の構成例を示す図である。 変形例２に係るデータ処理システムの構成例を示す図である。 変形例３に係るデータ処理システムの構成例を示す図である。 変形例４に係る半導体装置の構成例を示す図である。
以下、実施形態、実施例、比較例、変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
図１は、実施例１に係る半導体装置の概念的な断面図である。図２は、図１の半導体装置の一部の拡大図を示す。
半導体装置１は、メモリ装置２とデータ処理装置（ＭＰＵ（ＮＰＵ））３とを有し、１つの半導体パッケージとして構成されている。メモリ装置２は、基礎チップ（ベースダイ）２１と基礎チップ２１の上に積層された半導体メモリ（複数の半導体メモリチップ）２２とにより構成される。基礎チップ２１と複数の半導体メモリチップ２２との間はＴＳＶ（Ｓｉ貫通電極：through-silicon via）及び半田等の金属電極（マイクロバンプ）を用いた接続構造２３により接続されている。基礎チップ２１とデータ処理装置３とは、シリコンインターポーザー等の第１基板４に、例えば、半田等の金属電極（マイクロバンプ）により接続されている。第１基板４は、パーケージの回路基板とされる第２基板５に、例えば、半田等の金属電極（マイクロバンプ）により接続される。第２基板５には、半田等の金属電極からなる複数のボール電極（外部端子）６が設けられる。第２基板５には、また、メモリ装置２とデータ処理装置３を封止するため、例えば、メモリ装置２とデータ処理装置３とを覆うような金属等のキャップ７が設けられる。ＭＰＵ（ＮＰＵ）は、マイクロプロセッサ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）やネットワークプロセッサ（Ｎｅｔｗｏｒｋｉｎｇ Ｐｒｏｃｅｓｓｉｎｇ Ｕｉｎｔ）である。
第２基板５に設けられたボール電極（外部端子）６は、複数の第1外部端子６１と複数の第２外部端子６２とを有する。複数の第1外部端子６１は、第１基板４及び第２基板５内の配線やマイクロバンプを介して、基礎チップ２１の第２インターフェイス部ＩＦ２に接続される。第２外部端子６２は、第１基板４及び第２基板５内の配線やマイクロバンプを介して、データ処理装置３に接続される。後述されるように、第２外部端子６２はシステムバスとされる第1システムバスＳＢＵＳ１に接続するために設けられ、第1外部端子６１は補助バスまたは拡張バスとされる第２システムバスＳＢＵＳ２に接続するために設けられる。
基礎チップ２１は、さらに、データ処理装置３に対する第1インターフェイス部ＩＦ１を有する。第1インターフェイス部ＩＦ１は、第１基板４内の配線やマイクロバンプを介して、データ処理装置３に接続される。
図２に示されるように、半導体装置１には、第1インターフェイス部ＩＦ１とデータ処理装置３との間に設けられた第１バス（第1信号経路）３１と、データ処理装置３と第２外部端子６２との間に設けられた第２バス（第２信号経路）３２と、第２インターフェイス部ＩＦ２と第１外部端子６１との間に設けられた第３バス（第３信号経路）３３とが設けられる。図２において、第１バス３１、第２バス３２、及び第３バス３３のそれぞれに示される矢印は、理解を容易とするために、各バス３１，３２，３３を例示的に表現するために描いている。
なお、図１および図２には、第1インターフェイス部ＩＦ１とデータ処理装置３との間の接続配線を、２本または３本の接続配線として例示的に示している。また、第２インターフェイス部ＩＦ２と第２外部端子６２との間の接続配線を、２本の配線として、例示的に示している。第1インターフェイス部ＩＦ１とデータ処理装置３との間の接続配線の本数は、例えば、１０００本程度とされている。第２インターフェイス部ＩＦ２と第２外部端子６２との間の接続配線の本数は、例えば、８０本―１００本程度とされている。すなわち、第１バス３１の配線の本数は、第３バス３３の配線の本数より多くされており、第２バス３２の配線の本数は第３バス３３の配線の本数より多くされている。
図１および図２において、メモリチップ２２は、例えば、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）型またはＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）型のＤＲＡＭ（ダイナミックランダムアクセスメモリ）とすることが出来る。また、この例では、４つのメモリチップ２２が描かれているが、1つのメモリチップでもよいし、４つ以上のメモリチップが積層されていても良い。また、メモリチップ２２は、1種類のメモリチップでもよいし、複数種類のメモリチップを組み合わせてもよい。複数種類のメモリチップは、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、スタチック型ＲＡＭ（ダイナミックランダムアクセスメモリ）、不揮発性メモリなどから選択されてよい。不揮発性メモリとしては、ＲＯＭ（リードオンリメモリ）やフラッシュメモリ等から選択することが可能である。データ処理装置３は、マイクロプロセッサ（ＭＰＵ）、ネットワークプロセッサ（ＮＰＵ）やグラフィックプロセッサ（ＧＰＵ）等とすることが出来る。
図３は、実施例１に係る半導体装置の概念的なブロック図である。図４は、比較例に係る半導体装置の概念的なブロック図である。
図３に示されるように、半導体装置１は、メモリ装置２と、データ処理装置３と、制御回路ＣＮＴとを有する。データ処理装置３は、特に制限されないが、中央処理装置またはグラフィックプロセッサユニット（ＣＰＵ／ＧＰＵ）とキャッシュメモリ（Ｌ１、Ｌ２、Ｌ３／ＬＬＣ）とを含む。キャッシュメモリは、この例では、1次キャッシュメモリ（レベル１キャッシュ）Ｌ１、２次キャッシュメモリ（レベル２キャッシュ）（Ｌ２）、及び３次キャッシュメモリ（レベル３キャッシュまたはラストレベルキャッシュ）（Ｌ３／ＬＬＣ）を含む。
半導体装置１は、メモリ装置２とデータ処理装置３との間に設けられた第１バス（第1信号経路、メモリバス）３１と、データ処理装置３と第２外部端子６２との間に設けられた第２バス（第２信号経路）３２と、制御回路ＣＮＴと第１外部端子６１との間に設けられた第３バス（第３信号経路）３３とを有する。制御回路ＣＮＴは、第１バス３１に接続されるとともに、データ処理装置３との間に設けられた第４バス（第４信号経路）３４に接続される。制御回路ＣＮＴの詳細に関しては、後に説明される。
第１バス３１は、データ処理装置３によるメモリ装置２からのデータの読み出し及びメモリ装置２へのデータの書込みのために設けられる。第２バス３２は、データ処理装置３と半導体装置１の外部との間のデータの読み出し及び書込みのために設けられる。第３バス３３は、制御回路ＣＮＴと半導体装置１の外部との間のデータ及び第1制御情報（制御信号）Ｃ１の送受信のために設けられる。第４バス３４は、データ処理装置３と制御回路ＣＮＴとの間の第２制御情報（制御信号）Ｃ２の送受信のために設けられる。
このように構成することにより、図３に示されるメモリ装置２は、データ処理装置３による第１バス３１を介した読み出しおよび書込みである第１アクセス経路と、第３バス３３と制御回路ＣＮＴと第１バス３１とを利用した読み出しおよび書込みである第２アクセス経路と、の２つのアクセス経路を有する。その結果、図３に示されるメモリ装置２は、第１アクセス経路を利用したメモリ装置２の記憶内容の管理とは別に、第２アクセス経路を利用したメモリ装置２の記憶内容の管理も可能とされている。
図４は、比較例に係る半導体装置の概念的なブロック図である。図４の半導体装置１００の構成要素と図３の半導体装置１と構成要素において、対応する構成要素には同一の符号を付して示している。図４の半導体装置１００が図３と半導体装置１と異なる部分は、図４の半導体装置１００には、制御回路ＣＮＴ、第３バス３３及び第４バス３４が設けられていない点である。半導体装置１内のメモリ装置２は、上述の様に、第１アクセス経路と第２アクセス経路とを有するが、半導体装置１００内のメモリ装置２は第１バス３１による第１アクセス経路のみしか有していない。そのため、半導体装置１００内のメモリ装置２の記憶内容の管理は、半導体装置１００内のデータ処理装置３により第１アクセス経路を利用して行う以外に方法はない。
図５は、実施例１に係るデータ処理システムの概念的な構成図である。図５は、複数の半導体装置１＿１、１＿２、・・、１＿ｎを含むデータ処理システムを示している。図５の半導体装置１＿１、１＿２、・・、１＿ｎのおのおのは、図３の半導体装置１に対応している。図５において、図３に示された半導体装置１の内部の構成要素（Ｘ＝２、３、３１、３２、３３、３４、６１、６２、ＣＮＴ）は、半導体装置１＿１、１＿２、・・、１＿ｎに対応して、Ｘ＿１、Ｘ＿２、・・、Ｘ＿ｎのような参照記号を用いてその対応関係を示している。ただし、第1インターフェイス部ＩＦ１および第２インターフェイス部ＦＩ２については、半導体装置１＿１、１＿２、・・、１＿ｎのおのおのにおいて、同一の参照番号を用いている。
半導体装置１＿１、１＿２、・・、１＿ｎのおのおのの第２バス３２＿１，３２＿２、・・、３２＿ｎは、各々の第２外部端子６２＿１、６２＿２、・・、６２＿ｎを介して、第１システムバスＳＢＵＳ１に接続される。半導体装置１＿１、１＿２、・・、１＿ｎのおのおのの第３バス３３＿１、３３＿２、・・、３３＿ｎは、各々の第１外部端子６１＿１、６１＿２、・・、６１＿ｎを介して、新設されたまたは追加された第２システムバスＳＢＵＳ２に接続される。第２システムバスＳＢＵＳ２は、半導体装置１＿１、１＿２、・・、１＿ｎに設けられたメモリ装置２＿１、２＿２、・・、２＿ｎの記憶内容の管理のために主に利用される。第１システムバスＳＢＵＳ１および第２システムバスＳＢＵＳ２のおのおのには、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎが接続される。システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎのおのおのは、入出力ポートを２つ有する２ポートメモリの例が示されている。図に示されるように、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎのおのおのにおいて、一方のポートは第１システムバスＳＢＵＳ１に接続され、他のポートが第２システムバスＳＢＵＳ２に接続される。なお、この例では、システムメモリは複数設けてある例を示すが、システムメモリは1つでもよい。
第２システムバスＳＢＵＳ２は、例えば、次のように利用することが可能である。
１）シングルライト１：半導体装置１＿１のメモリ装置２＿１の内容を、第２システムバスＳＢＵＳ２を利用して、半導体装置１＿２のメモリ装置２＿２へコピーすることが出来る。
２）マルチライト１：半導体装置１＿１のメモリ装置２＿１の内容を、第２システムバスＳＢＵＳ２を利用して、半導体装置１＿２のメモリ装置２＿２及び半導体装置１＿ｎのメモリ装置２＿ｎへコピーすることが出来る。
３）シングルライト２：半導体装置１＿１のメモリ装置２＿１の内容を、第２システムバスＳＢＵＳ２を利用して、システムメモリ（ＳＭＥＭ１、ＳＭＥＭ２、・・、またはＳＭＥＭｎ）へコピーすることが出来る。
４）マルチライト２：半導体装置１＿１のメモリ装置２＿１の内容を、第２システムバスＳＢＵＳ２を利用して、半導体装置１＿２のメモリ装置２＿２及びシステムメモリ（ＳＭＥＭ１、ＳＭＥＭ２、・・、またはＳＭＥＭｎ）へコピーすることが出来る。
５）シングルライト３：システムメモリ（ＳＭＥＭ１、ＳＭＥＭ２、・・、またはＳＭＥＭｎ）の内容を、第２システムバスＳＢＵＳ２を利用して、半導体装置１＿１のメモリ装置２＿１へコピーすることが出来る。
６）マルチライト３：マルチシステムメモリ（ＳＭＥＭ１、ＳＭＥＭ２、・・、またはＳＭＥＭｎ）の内容を、第２システムバスＳＢＵＳ２を利用して、半導体装置１＿１のメモリ装置２＿１及び半導体装置１＿２のメモリ装置２＿２へコピーすることが出来る。
以上の構成により、第１システムバスＳＢＵＳ１を利用することなく、第２システムバスＳＢＵＳ２を利用して、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎの内容及び半導体装置１＿１、１＿２、・・、１＿ｎ内の各メモリ装置２＿１、２＿２、・・、２＿ｎの内容を管理することが出来る。すなわち、データ処理装置３＿１、３＿２、・・、３＿ｎによる第２バス３２＿１、３２＿２、・・、３２＿ｎ及び第１システムバスＳＢＵＳ１の利用を制限することなく、第３バス３３＿１、３３＿２、・・、３３＿ｎ及び第２システムバスＳＢＵＳ２を利用して、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎの内容及び半導体装置１＿１、１＿２、・・、１＿ｎ内のメモリ装置２＿１、２＿２、・・、２＿ｎの内容を管理することが可能になる。
なお、第２バス３２＿１、３２＿２、・・、３２＿ｎ及び第１システムバスＳＢＵＳ１と、第３バス３３＿１、３３＿２、・・、３３＿ｎ及び第２システムバスＳＢＵＳ２との両方を利用して、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎの内容及び半導体装置１＿１、１＿２、・・、１＿ｎのメモリ装置２＿１、２＿２、・・、２＿ｎの内容を管理することも可能である。
図６は、実施例１に係るメモリ装置のブロック図を示す。図６は、図３の半導体装置１の制御回路ＣＮＴを含むメモリ装置２のブロック図の一例を示している。メモリ装置２は、基礎チップ２１と積層された複数のメモリチップ２２（２２１、２２２、２２３、２２４）とを有する。制御回路ＣＮＴは基礎チップ２１に設けられている。また、基礎チップ２１には、第１バス３１、第３バス３３、第４バス３４が結合される。
第１バス３１は、データが供給される第１データバス３１Ｄと、コマンド（ＣＭＤ）及びアドレス（ＡＤＤ）等が供給される第１制御バス３１ＣＡとを有する。第１バス３１は、図３または図５に示されるように、同一の半導体装置１（１＿１）内のデータ処理装置３（３＿１）に接続される。
第３バス３３は、データが供給される第３データバス３３Ｄと、コマンド（ＣＭＤ）及びアドレス（ＡＤＤ）等を含む制御信号Ｃ１が供給される第３制御バス３３ＣＡとを有する。第３バス３３は、図５に示されるように、データシステムが構成される場合において、第２システムバスＳＢＵＳ２に接続される。第２システムバスＳＢＵＳ２は、例えば、半導体装置１（１＿１）とは異なる他の半導体装置（１＿２、１＿ｎ）内の制御回路（ＣＮＴ＿２、ＣＮＴ＿ｎ）に接続される。図６には、図面の複雑さを避けるため、例示的に、異なる半導体装置（１＿２）内の制御回路（ＣＮＴ＿２）が第３バス３３の接続先として示される。すなわち、異なる半導体装置（１＿２）内の制御回路（ＣＮＴ＿２）が参照記号ＣＮＴ＿２（１＿２）として示されている。
第４バス３４は、コマンド（ＣＭＤ）及びアドレス（ＡＤＤ）等を含む制御信号Ｃ２が供給される。第４バス３４は、図３または図５に示されるように、同一の半導体装置１（１＿１）内のデータ処理装置３（３＿１）に接続される。
基礎チップ２１は、制御回路ＣＮＴとテスト回路ＴＥＳＴとを含む。制御回路ＣＮＴは、さらに、第１制御バス３１ＣＡに接続された第１制御回路ＣＮＴ１と、第３制御バス３３ＣＡ及び第４バス３４に接続された第２制御回路ＣＮＴ２と、選択回路ＳＥＬ１とを含む。
第１制御回路ＣＮＴ１は、第１制御バス３１ＣＡから、コマンド（ＣＭＤ）及びアドレス（ＡＤＤ）等を供給され、アドレス（ＡＤＤ）の一部分をデコードし、チャネル選択信号を生成する。第１制御回路ＣＮＴ１は、コマンド（ＣＭＤ）、チャネル選択信号及びアドレス（ＡＤＤ）の残り部分を、制御バス３１ＣＡ１を介して、複数のメモリチップ２２（２２１、２２２、２２３、２２４）へ供給する。第１制御回路ＣＮＴ１は、すなわち、メモリコントローラの機能を有しており、複数のメモリチップ２２（２２１、２２２、２２３、２２４）の入出力チャネルのチャネル選択機能を有する。例えば、４つのメモリチップ２２１、２２２、２２３、２２４のおのおのが入出力チャネルとして４チャネルを有し、メモリ装置２全体として１６チャネルを有する。この場合において、第１制御回路ＣＮＴ１は、コマンド（ＣＭＤ）及びアドレス（ＡＤＤ）に基づいて、コマンド（ＣＭＤ）に従うデータのリードないしデータのライトに利用される１または複数の入出力チャネルを選択するためのチャネル選択信号を形成し、コマンド（ＣＭＤ）及びアドレス（ＡＤＤ）と共に、制御バス３１ＣＡ１へ出力する。４つメモリチップ２２１、２２２、２２３、２２４は、制御バス３１ＣＡ１から受信したチャネル選択信号、コマンド（ＣＭＤ）及びアドレス（ＡＤＤ）に従って、データのリードないしデータのライトに利用される１または複数の入出力チャネルを選択状態にする。コマンド（ＣＭＤ）がデータのリードの場合、チャネル選択信号により選択されたチャネルのアドレス（ＡＤＤ）に対応するメモリセルから読み出されたデータが、データバス３１Ｄを介してデータ処理装置３（３−１）へ供給される。コマンド（ＣＭＤ）がデータのライトの場合、データ処理装置３（３−１）からデータバス３１Ｄに出力されたデータが、チャネル選択信号により選択されたチャネルのアドレス（ＡＤＤ）に対応するメモリセルに対して書き込まれる。なお、コマンド（ＣＭＤ）には、リフレッシュコマンドも含まれる。
第１制御回路ＣＮＴ１は、また、チャネルの使用状態(リード、ライト、リフレッシュ)に関する第１チャネル情報ＣＨ１を出力する機能を有する。第１制御回路ＣＮＴ１は、第２制御回路ＣＮＴ２から出力されたチェネル要求情報に関する第２チェネル情報ＣＨ２を入力し、前記同様に、第２チェネル情報ＣＨ２に従うチャネル選択信号を出力する機能も有する。
第２制御回路ＣＮＴ２は、第４バス３４から供給される制御信号Ｃ１、第３制御バス３３ＣＡから供給される制御信号Ｃ２及び第１制御回路ＣＮＴ１からのチャネル情報ＣＨ１を受ける。第２制御回路ＣＮＴ２は、制御信号Ｃ１、制御信号Ｃ２及びチャネル情報ＣＨ１に基づいてコマンド／アドレスＣＡｄ及び選択信号Ｓ１を生成する。コマンド／アドレスＣＡｄは、制御回路ＣＮＴ１へ出力される。一方、選択信号Ｓ１は選択回路ＳＥＬ１へ出力される。選択回路ＳＥＬ１は、選択信号Ｓ１に基づいて、第１データバス３１Ｄと第３データバス３３Ｄとの接続を制御する。例えば、半導体装置１（１＿１）内のデータ処理装置３（３＿１）が、チャネル１−１４をデータのリードないしデータのライト等で使用している状況において、制御信号Ｃ１または制御信号Ｃ２が、例えば、チャネル１４−１６の使用を要求した場合を想定する。この場合、チャネル１−１４はビジーチャネルであり、チャネル１−１４がチャネル情報ＣＨ１によりデータ処理装置３（３＿１）により現在使用中であることがわかるので、第２制御回路ＣＮＴ２は、競合するチャネル１４以外の未使用のチャネル１５−１６の１または複数のチャネルのデータ線を選択するように、選択信号Ｓ１を生成し、選択回路ＳＥＬ１を制御する。すなわち、第２制御回路ＣＮＴ２は、チャネル調停回路の機能を有する。したがって、第１データバス３１Ｄのうちの未使用のチャネル１５−１６内の選択されたチャネルに対応するデータ線と第３データバス３３Ｄ内のデータ線とが選択信号Ｓ１に基づいて選択回路ＳＥＬ１により選択的に結合される。第２制御回路ＣＮＴ２は、また、未使用のチャネル１５−１６のチャネル選択の為、チャネル１５−１６に関するチャネル要求情報を第２チャネル情報ＣＨ２として生成し、第１制御回路ＣＮＴ１へ出力する。これにより、第１制御回路ＣＮＴ１は、第２制御回路ＣＮＴ２からのコマンド／アドレスＣＡｄ及び第２チャネル情報ＣＨ２に基づいて、チャネル１５−１６に対応するチャネル選択信号及びコマンド／アドレスＣＡｄを制御バス３１ＣＡ１へ出力する。
これにより、制御信号Ｃ１、制御信号Ｃ２に従うメモリ装置２のチャネルの選択動作及び選択されたチャネルに対するデータの読み出しおよび書込み動作が可能になる。
なお、制御信号Ｃ１および制御信号Ｃ２がほぼ同時に入力され、かつ、同一のチャネルの利用が制御信号Ｃ１および制御信号Ｃ２により要求された場合、データ処理装置３（３＿１）のオペレーティングシステム（ＯＳ）機能により、制御信号Ｃ１を優先するか、制御信号Ｃ２を優先するかの優先順位の判定を行うのが良い。
図６において、テスト回路ＴＥＳＴはメモリ装置２２のテストないし検査のために設けられメモリＢＩＳＴ（ｂｕｉｌｔ-ｉｎ ｓｅｌｆ ｔｅｓｔ）回路を示している。テスト回路ＴＥＳＴは、第１バス３１と第３バス３３（第１外部端子６１）との間に接続することが出来る。なお、図面の複雑さを避けるため、図６には、テスト回路ＴＥＳＴは、第１データバス３１Ｄと第３データバス３３Ｄとの間の接続のみが例示的に示される。また、図６において、特に制限されないが、第３データバス３３Ｄには、回路ブロックＣＢとして、キャッシュメモリや演算回路を設けることが出来る。
図７は、実施例１に係る制御回路の動作を概念的に説明するための図である。図７において、メモリチップ２２は、チャネル１−１６を含むものとして示されており、これらのチャネル１−１６が選択回路ＳＥＬ１、制御回路ＣＮＴ１および制御回路ＣＮＴ２により選択されるものとして説明される。図７において、左側は図３または図５の半導体装置１（１＿１）内のデータ処理装置３（３＿１）との接続関係を示しており、右側は図５の半導体装置１（１＿１）とは異なる他の半導体装置（１＿２、１＿ｎ）内の制御回路（ＣＮＴ＿２、ＣＮＴ＿ｎ）との接続関係を示している。なお、図７では、複雑さを避けるため、例示的に、半導体装置１＿２内の制御回路ＣＮＴ＿２が参照記号ＣＮＴ＿２（１＿２）として示される。図３または図５の半導体装置１（１＿１）内のデータ処理装置３（３＿１）をマスタ側とし、半導体装置（１＿２）内の制御回路（ＣＮＴ＿２）に接続されるデータ処理装置３＿２をスレーブ側として説明する。
図６で説明された様に、第１制御回路ＣＮＴ１は、第１制御バス３１ＣＡ、コマンド／アドレスＣＡｄ及びチャネル情報ＣＨ２に基づいて、チャネル選択信号を第３制御バス３３ＣＡ１に出力する。これにより、チャネル１−１６内の１または複数のチャネルが選択される。選択回路ＳＥＬ１は、第２制御回路ＣＮＴ２からの選択信号Ｓ１により、マスタ側データ処理装置３（３＿１）によって未使用のチャネルを選択し、第３データバス３３Ｄに接続する動作を行う。一方、選択回路ＳＥＬ２は、理解を容易とするため、マスタ側データ処理装置３（３＿１）により使用されている１または複数のチャネルの選択を模式的に表現するために設けた構成であり、第１データバス３１Ｄを介してデータ処理装置３（３＿１）に接続される。
第２制御回路ＣＮＴ２は、第４バス３４を介して、図３または図５の半導体装置１（１＿１）内のマスタ側データ処理装置３（３＿１）に接続される。第２制御回路ＣＮＴ２は、また、第３制御バス３３ＣＡに接続される。第３制御バス３３ＣＡは、図５に示されるように、第２システムバスＳＢＵＳ２を介して、異なる半導体装置１＿２内の制御回路ＣＮＴ＿２及びスレーブ側データ処理装置３＿２に接続される。
以下、第２制御回路ＣＮＴ２に対する入出力制御信号の一例を説明する。
第２制御回路ＣＮＴ２は、第４バス３４を介して、マスタ側データ処理装置３（３＿１）との間で、マスタ側システムコール(Ｍａｓｔｅｒ ｓｙｓｔｅｍ ｃａｌｌ)を送受信する。第２制御回路ＣＮＴ２は、また、第３制御バス３３ＣＡ及び第２システムバスＳＢＵＳ２を介して、スレーブ側半導体装置１＿２内の制御回路ＣＮＴ＿２またはデータ処理装置３＿２との間で、スレーブ側システムコール(Ｓｌａｖｅ ｓｙｓｔｅｍ ｃａｌｌ)を送受信する。
マスタ側システムコール(Ｍａｓｔｅｒ ｓｙｓｔｅｍ ｃａｌｌ)は、マスタ側リクエストＲｅｑＭ１及びその応答信号であるマスタ側応答ＲｅｓＭ１を含む。スレーブ側システムコール(Ｍａｓｔｅｒ ｓｙｓｔｅｍ ｃａｌｌ)は、スレーブ側リクエストＲｅｑＳ１及びその応答信号であるスレーブ側応答ＲｅｓＳ１を含む。
マスタ側リクエストＲｅｑＭ１は、例えば、転送先アドレス情報、転送元アドレス情報、メモリ制御情報、ビジーチャネル情報、アクセスブロック情報を含む。マスタ側応答ＲｅｓＭ１は、例えば、要求元アドレス情報、ビジーチャネル情報、アクセスブロック情報を含む。スレーブ側リクエストＲｅｑＳ１は、例えば、転送先アドレス情報、転送元アドレス情報、メモリ制御情報、ビジーチャネル情報、アクセスブロック情報を含む。スレーブ側応答ＲｅｓＳ１は、例えば、要求元アドレス情報、ビジーチャネル情報、アクセスブロック情報等を含む。
第２制御回路ＣＮＴ２は、マスタ側データ処理装置３（３＿１）からマスタ側リクエストＲｅｑＭ１を受信し、その応答としてマスタ側応答ＲｅｓＭ１をマスタ側データ処理装置３（３＿１）へ送信する。これにより、第２制御回路ＣＮＴ２は、第３制御バス３３ＣＡへ制御信号Ｃ１または第４バス３４へ制御信号Ｃ２を出力する。制御信号Ｃ１は第２システムバスＳＢＵＳ２を介して、スレーブ側半導体装置１＿２内の制御回路ＣＮＴ＿２へ供給され、メモリ装置２＿２や所望のシステムメモリ（ＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎ）がアクセスされる。一方、制御信号Ｃ２は、マスタ側データ処理装置３（３＿１）から第２バス３２＿１を介して第１システムバスＳＢＵＳ１へ供給され、スレーブ側半導体装置１＿２内のデータ処理装置３＿２によりメモリ装置２＿２がアクセスされ、あるいは、所望のシステムメモリ（ＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎ）がアクセスされる。
第２制御回路ＣＮＴ２は、スレーブ側半導体装置１＿２内の制御回路ＣＮＴ＿２からスレーブ側リクエストＲｅｑＳ１を受信し、その応答としてスレーブ側応答ＲｅｓＳ１をスレーブ側半導体装置１＿２内の制御回路ＣＮＴ＿２へ送信する。これにより、半導体装置１＿２内の制御回路ＣＮＴ＿２は、前記同様に、半導体装置１＿２内の第３制御バス３３ＣＡへ制御信号Ｃ１または半導体装置１＿２内の第４バス３４へ制御信号Ｃ２を出力する。
制御信号Ｃ１は第２システムバスＳＢＵＳ２を介して、マスタ側半導体装置１＿１内の制御回路ＣＮＴ＿１へ供給され、メモリ装置２＿１や所望のシステムメモリ（ＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎ）がアクセスされる。制御信号Ｃ２は、スレーブ側データ処理装置３＿２から第２バス３２＿２を介して第１システムバスＳＢＵＳ１へ供給され、マスタ側半導体装置１＿１内のデータ処理装置３＿１によりメモリ装置２＿１がアクセスされ、あるいは、所望のシステムメモリ（ＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎ）がアクセスされる。なお、制御信号Ｃ１のみの利用、制御信号Ｃ２のみの利用、あるいは、制御信号Ｃ１および制御信号Ｃ２を併用して利用するか否かは、データ処理装置３＿１のオペレーティングシステム（ＯＳ）機能により決定することができる。
図８は、制御信号Ｃ１，Ｃ２のフォーマットの一例を示す図である。制御信号Ｃ１，Ｃ２は、メモリタグフィールドＭＴＡＧ、メモリ機能制御フィールドＭＣＯＮＴ、及び、データエリアフィールドＤＡＲＥＡを含む。
メモリタグフィールドＭＴＡＧは、転送先メモリ指定フィールドＤＳＭＥＭと、転送元メモリ指定フィールドＳＯＭＥＭとを含む。転送先メモリ指定フィールドＤＳＭＥＭは、メモリ装置（２＿１、２＿２、・・、２＿ｎ、ＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎ）から選択された１または複数のメモリ装置を転送先として指定可能である。転送元メモリ指定フィールドＳＯＭＥＭは、メモリ装置（２＿１、２＿２、・・、２＿ｎ、ＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎ）から選択された１つのメモリ装置を転送元として指定可能である。ただし、転送先メモリ指定フィールドＤＳＭＥＭに指定される１または複数のメモリ装置と転送元メモリ指定フィールドＳＯＭＥＭに指定される１つのメモリ装置とは、異なるメモリ装置であり、重複した指定は認められない。
メモリ機能制御フィールドＭＣＯＮＴは、メモリコマンドフィールドＭＣＭＤ、ビジーチャネル情報フラグフィールドＢＵＳＹＦＬＡＧ、及びアドレスフィールドＡｄｄを含む。メモリコマンドフィールドＭＣＭＤは、転送先メモリ指定フィールドＤＳＭＥＭで指定された１または複数のメモリ装置（２＿１、２＿２、・・、２＿ｎ、ＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎ）に対する読み出しコマンド、または、書込みコマンドを指定可能である。ビジーチャネル情報フラグフィールドＢＵＳＹＦＬＡＧは、現在使用中のチャネルＣＨの番号を指定可能である。アドレスフィールドＡｄｄは、転送先メモリ指定フィールドＤＳＭＥＭで指定された１または複数のメモリ装置（２＿１、２＿２、・・、２＿ｎ、ＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎ）に対するそれぞれの転送先アドレス範囲を指定可能である。転送先メモリアドレスの範囲は、例えば、（ｘ１，ｙ１）−（ｘ２、ｙ２）の様に、ロウアドレス（ｘ１，ｘ２）とカラムアドレス（ｙ１，ｙ２）を用いた範囲で指定することが可能である。図６及び図７で説明されたコマンド／アドレスＣＡｄは、メモリコマンドフィールドＭＣＭＤ及びアドレスフィールドＡｄｄから生成される。
データエリアフィールドＤＡＲＥＡは、転送元メモリ指定フィールドＳＯＭＥＭにより指定された転送元メモリ装置内の転送元メモリアドレス（Ａｃｃｅｓｓ ｍＢｌｏｃｋ）の範囲を指定可能である。転送元メモリアドレスの範囲は、例えば、（Ｘ１，Ｙ１）−（Ｘ２、Ｙ２）の様に、ロウアドレス（Ｘ１，Ｘ２）とカラムアドレス（Ｙ１，Ｙ２）を用いた範囲で指定することが出来る。
したがって、制御信号Ｃ１として、例えば、以下の様に、上記フォーマットを指定することにより、次のようなメモリ管理（コピーまたはコヒーレント管理）の動作が可能になる。
指定例１）シングルライト１（メモリ装置２＿１−＞メモリ装置２＿２）：
転送先メモリ指定フィールドＤＳＭＥＭにメモリ装置２＿２を指定し、転送元メモリ指定フィールドＳＯＭＥＭにメモリ装置２＿１を指定し、メモリコマンドフィールドＭＣＭＤに書込みコマンドを指定する。また、データエリアフィールドＤＡＲＥＡ及びアドレスフィールドＡｄｄにも、所望のアドレスの範囲を指定する。この場合、メモリ装置２＿１のデータエリアフィールドＤＡＲＥＡで指定したアドレスの範囲のデータが、第３データバス３３Ｄ及び第２システムバスＳＢＵＳ２を介して、メモリ装置２＿２内の制御回路ＣＮＴ２へ供給され、アドレスフィールドＡｄｄで指定したメモリ装置２＿２のアドレスの範囲へ書き込まれる（コピーされる）。なお、この場合、転送元メモリ指定フィールドＳＯＭＥＭは、マスタ側半導体装置１＿１のメモリ装置２＿１であることは判明しているので、転送元メモリ指定フィールドＳＯＭＥＭの指定は省略可能である。
指定例２）マルチライト１（メモリ装置２＿１−＞メモリ装置２＿２、２＿ｎ）：
転送先メモリ指定フィールドＤＳＭＥＭにメモリ装置２＿２、２＿ｎを指定し、転送元メモリ指定フィールドＳＯＭＥＭにメモリ装置２＿１を指定し、メモリコマンドフィールドＭＣＭＤに書込みコマンドを指定する。また、データエリアフィールドＤＡＲＥＡ及びアドレスフィールドＡｄｄにも、所望のアドレスの範囲を指定する。この場合、メモリ装置２＿１のデータエリアフィールドＤＡＲＥＡで指定したアドレスの範囲のデータが、第３データバス３３Ｄ及び第２システムバスＳＢＵＳ２を介して、メモリ装置２＿２、２＿ｎ内の制御回路ＣＮＴ２へ供給され、アドレスフィールドＡｄｄで指定したメモリ装置２＿２、２＿ｎのアドレスの範囲へ書き込まれる（コピーされる）。この場合、転送元メモリ指定フィールドＳＯＭＥＭは、マスタ側半導体装置１＿１のメモリ装置２＿１であることは判明しているので、転送元メモリ指定フィールドＳＯＭＥＭの指定は省略可能である。
なお、転送先メモリ指定フィールドＤＳＭＥＭにメモリ装置２＿２、・・、２＿ｎを指定すれば、メモリ装置２＿１のデータエリアフィールドＤＡＲＥＡで指定したアドレスの範囲のデータが、メモリ装置２＿１以外の全メモリ装置（２＿２、・・、２＿ｎ）に書き込まれる。
指定例３）シングルライト２（メモリ装置２＿１−＞システムメモリＳＭＥＭ１）：
転送先メモリ指定フィールドＤＳＭＥＭにシステムメモリＳＭＥＭ１を指定し、転送元メモリ指定フィールドＳＯＭＥＭにメモリ装置２＿１を指定し、メモリコマンドフィールドＭＣＭＤに読み出しコマンドを指定する。また、データエリアフィールドＤＡＲＥＡ及びアドレスフィールドＡｄｄにも、所望のアドレスの範囲を指定する。この場合、メモリ装置２＿１のデータエリアフィールドＤＡＲＥＡで指定したアドレスの範囲のデータが、第３データバス３３Ｄ及び第２システムバスＳＢＵＳ２を介して、アドレスフィールドＡｄｄで指定したシステムメモリＳＭＥＭ１のアドレスの範囲へ書き込まれる（コピーされる）。この場合、転送元メモリ指定フィールドＳＯＭＥＭは、マスタ側半導体装置１＿１のメモリ装置２＿１であることは判明しているので、転送元メモリ指定フィールドＳＯＭＥＭの指定は省略可能である。
指定例４）マルチライト２（メモリ装置２＿１−＞メモリ装置２＿２、システムメモリＳＭＥＭ１）：
転送先メモリ指定フィールドＤＳＭＥＭにメモリ装置２＿２、システムメモリＳＭＥＭ１を指定し、転送元メモリ指定フィールドＳＯＭＥＭにメモリ装置２＿１を指定し、メモリコマンドフィールドＭＣＭＤに書込みコマンドを指定する。また、データエリアフィールドＤＡＲＥＡ及びアドレスフィールドＡｄｄにも、所望のアドレスの範囲を指定する。この場合、メモリ装置２＿１のデータエリアフィールドＤＡＲＥＡで指定したアドレスの範囲のデータが、第２システムバスＳＢＵＳ２及びメモリ装置２＿２内の第３データバス３３Ｄを介して、メモリ装置２＿２内の制御回路ＣＮＴ２へ供給され、アドレスフィールドＡｄｄで指定したメモリ装置２＿２のアドレスの範囲へ書き込まれる（コピーされる）。さらに、メモリ装置２＿１のデータエリアフィールドＤＡＲＥＡで指定したアドレスの範囲のデータが第２システムバスＳＢＵＳ２を介してシステムメモリＳＭＥＭ１のアドレスフィールドＡｄｄで指定したアドレスの範囲へ書き込まれる（コピーされる）。この場合、転送元メモリ指定フィールドＳＯＭＥＭは、マスタ側半導体装置１＿１のメモリ装置２＿１であることは判明しているので、転送元メモリ指定フィールドＳＯＭＥＭの指定は省略可能である。
なお、転送先メモリ指定フィールドＤＳＭＥＭにメモリ装置２＿２、・・、２＿ｎ、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎを指定すれば、メモリ装置２＿１のデータエリアフィールドＤＡＲＥＡで指定したアドレスの範囲のデータが、メモリ装置２＿１以外の全メモリ装置（２＿２、・・、２＿ｎ）及び全システムメモリ（ＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎ）に書き込まれる。
指定例５）シングルライト３（システムメモリＳＭＥＭ１−＞メモリ装置２＿１）：
転送先メモリ指定フィールドＤＳＭＥＭにメモリ装置２＿１を指定し、転送元メモリ指定フィールドＳＯＭＥＭにシステムメモリＳＭＥＭ１を指定し、メモリコマンドフィールドＭＣＭＤに読み出しコマンドを指定する。また、データエリアフィールドＤＡＲＥＡ及びアドレスフィールドＡｄｄにも、所望のアドレスの範囲を指定する。この場合、システムメモリＳＭＥＭ１のデータエリアフィールドＤＡＲＥＡで指定したアドレスの範囲のデータが、第２システムバスＳＢＵＳ２及びメモリ装置２＿１内の第３データバス３３Ｄを介して、メモリ装置２＿１内の制御回路ＣＮＴ２へ供給され、アドレスフィールドＡｄｄで指定したメモリ装置２＿１のアドレスの範囲へ書き込まれる（コピーされる）。
指定例６）マルチライト３（システムメモリＳＭＥＭ１−＞メモリ装置２＿１、２＿２）：
転送先メモリ指定フィールドＤＳＭＥＭにメモリ装置２＿１、２＿２を指定し、転送元メモリ指定フィールドＳＯＭＥＭにシステムメモリＳＭＥＭ１を指定し、メモリコマンドフィールドＭＣＭＤに読み出しコマンドを指定する。また、データエリアフィールドＤＡＲＥＡ及びアドレスフィールドＡｄｄにも、所望のアドレスの範囲を指定する。この場合、システムメモリＳＭＥＭ１のデータエリアフィールドＤＡＲＥＡで指定したアドレスの範囲のデータが、第２システムバスＳＢＵＳ２及びメモリ装置２＿１内の第３データバス３３Ｄを介して、メモリ装置２＿１内の制御回路ＣＮＴ２へ供給され、アドレスフィールドＡｄｄで指定したメモリ装置２＿１のアドレスの範囲へ書き込まれる。さらに、データエリアフィールドＤＡＲＥＡで指定したシステムメモリＳＭＥＭ１のアドレスの範囲のデータが第２システムバスＳＢＵＳ２及びメモリ装置２＿２内の第３データバス３３Ｄを介して、メモリ装置２＿２内の制御回路ＣＮＴ２へ供給され、アドレスフィールドＡｄｄで指定したメモリ装置２＿２のアドレスの範囲へ書き込まれる（コピーされる）。なお、転送先メモリ指定フィールドＤＳＭＥＭにすべてのメモリ装置２＿１、２＿２、・・、２＿ｎを指定すれば、システムメモリＳＭＥＭ１のデータエリアフィールドＤＡＲＥＡで指定したアドレスの範囲のデータがアドレスフィールドＡｄｄで指定したすべてのメモリ装置２＿１、２＿２、・・、２＿ｎのアドレスの範囲へ書き込まれる。
上記のフォーマットの指定は上記の記載を応用すれば、当業者には容易に理解され得るので、すべての事例の説明は省略する。上記の様なフォーマットとすることにより、前述した１）−６）に記載される様に第２システムバスＳＢＵＳ２を利用することが可能になる。このため、データ処理装置による第２バス及び第１システムバスＳＢＵＳ１の利用を制限することなく、第３バス及び第２システムバスＳＢＵＳ２を利用して、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎの内容及び半導体装置１＿１、１＿２、・・、１＿ｎ内のメモリ装置２＿１、２＿２、・・、２＿ｎの内容を管理（コピー及びコヒーレント管理）することが可能である。
図９は、制御信号Ｃ１，Ｃ２のフォーマットの他の一例を示す図である。図９に示されるフォーマットと図８に示されるフォーマットとの違いは、図９に示されるフォーマットにおいて、メモリ機能制御フィールドＭＣＯＮＴに、さらに、メモリタグ情報フィールドＴＡＧが追加されたことである。図５に示されるデータ処理システムにおいて、利用されるメモリ装置（２＿１、２＿２、・・、２＿ｎ、ＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎ）がＤＲＡＭ、ＳＲＡＭ、フラッシュメモリの様な異なる種類のメモリ装置を含む場合、各々に対するメモリコマンドは異なる。それを識別可能とするため、メモリタグ情報フィールドＴＡＧが設けられる。メモリ機能制御フィールドＭＣＯＮＴは、各メモリ装置に対応して、メモリタグ情報フィールドＴＡＧ、メモリコマンドフィールドＭＣＭＤ、ビジーチャネル情報フラグフィールドＢＵＳＹＦＬＡＧ、及びアドレスフィールドＡｄｄを指定可能である。例えば、複数のＤＲＡＭ、複数のＳＲＡＭ、複数のフラッシュメモリＮＶＭ/Ｆｌａｓｈの様な異なる種類のメモリ装置が混在してデータ処理システムに利用される場合、メモリ機能制御フィールドＭＣＯＮＴには、おのおののＤＲＡＭに対応するＴＡＧ、ＭＣＭＤ、ＢＵＳＹＦＬＡＧ及びＡｄｄ、おのおののＳＲＡＭに対応するＴＡＧ、ＭＣＭＤ、ＢＵＳＹＦＬＡＧ、及びＡｄｄ、おのおののフラッシュメモリに対応するＴＡＧ、ＭＣＭＤ、ＢＵＳＹＦＬＡＧ、及びＡｄｄを指定する。また、メモリ装置（２＿１、２＿２、・・、２＿ｎ）のおのおのが、例えば、複数のＤＲＡＭチップ、複数のＳＲＡＭチップ、複数のフラッシュメモリチップなどの混載された積層メモリの場合も、同様に、メモリ機能制御フィールドＭＣＯＮＴには、おのおののＤＲＡＭチップに対応するＴＡＧ、ＭＣＭＤ、ＢＵＳＹＦＬＡＧ及びＡｄｄ、おのおののＳＲＡＭチップに対応するＴＡＧ、ＭＣＭＤ、ＢＵＳＹＦＬＡＧ、及びＡｄｄ、おのおののフラッシュメモリチップに対応するＴＡＧ、ＭＣＭＤ、ＢＵＳＹＦＬＡＧ、及びＡｄｄが指定可能である。
以上により、異なる種類のメモリ装置を含むデータ処理システムにおいても、第２システムバスＳＢＵＳ２を利用したメモリ装置の内容の管理が可能になる。
（メモリ装置の変形例１）
図１０は、図７のメモリ装置の変形例１を示す図である。図１０は、図６に示される回路ブロックＣＢとしてキャッシュメモリｃａｃｈｅが設けられた場合において、図７のメモリ装置２２部分の構成例を示している。他の構成は、図７と同じである。キャッシュメモリｃａｃｈｅは、選択回路ＳＥＬ１に接続される内部データバス３３Ｄｉと第３データバス３３Ｄとの間に設けられる。キャッシュメモリｃａｃｈｅは、メモリ装置間の第２システムバスＳＢＵＳ２を利用したデータ転送、例えば、メモリ装置２＿１とシステムメモリＳＭＥＭ２との間のデータ転送として、ブロック転送を可能とするために設けられる。これにより、データ管理プログラムを容易化することが出来る。
（メモリ装置の変形例２）
図１１が、図７のメモリ装置の変形例２を示す図である。図１０においては、図６に示される回路ブロックＣＢとしてキャッシュメモリｃａｃｈｅを設けた構成例を示したが、図１１においては、回路ブロックＣＢとして演算回路ＡＣを設けた構成例を示している。他の構成は、図７及び図１０と同じである。単純な演算を行うことが可能な演算回路ＡＣは選択回路ＳＥＬ１に接続される内部データバス３３Ｄｉと第３データバス３３Ｄとの間に設けられる。演算回路ＡＣを設けることにより、第２システムバスＳＢＵＳ２及び第３データバス３３Ｄを介して入力されるデータに対して、データ処理装置での利用に最適となる様に所望の演算を行うことが出来る。例えば、センサからのアナログ情報を受信して直接演算するデータ処理装置において、演算回路ＡＣを設けることにより、アナログ情報に所望の演算を行うことで所望のデジタル形式情報へ変換することが出来る。これにより、データ処理装置のデータ処理の効率的を向上させることが出来る。
図１１には、チャネル割付けの一例も示されている。図１１おいて、チャネル１、３−１６はデータ処理装置３＿１のフォアグランド処理のために割付けられたチャネルを示している。一方、チャネル２はメモリ管理のために割り付けられたチャネルを示している。ここで、チャネル２は、フォアグランド処理に対してバックグラウンドでの処理に利用されるチャネルと見做すことが出来る。バックグラウンド処理に割付けられたチャネル２は、メモリ管理が終了した場合、データ処理装置３＿１の制御により、他のチャネル、例えば、チャネル１へ変更することが出来る。また、チャネル２は、フォアグランド処理のチャネルとして割付け可能である。データ処理装置３＿１は、チャネル割付けの機能をそのオペラーティングシステム（ＯＳ）に有する。このチャネル割付けは、データ処理装置３＿１が第４バス３４から第２制御回路ＣＮＴ２へチャネル要求情報を送信することにより可能である。この場合、データ処理装置３＿１から送信されるチャネル要求情報の優先度は、チャネル調停時において、高い優先度に設定する必要がある。
図１２は、図１１のチャネル割付けの他の割付け例を示す図である。図１２において、チャネル１−３がバックグラウンド処理に割付けられ、チャネル４−１６がフォアグランド処理に割付けられている。他の構成は、図７及び図１１と同じである。この構成は、例えば、チャネル１−３に同一のデータを書き込む等の処理に利用することが出来る。チャネル１−３の様に、複数チャネルをバックグラウンド処理に割付ける場合、例えば、図８のフォーマットへ、新たにチャネル割り当て指定フィールを追加し、そのチャネル割り当て指定フィールに、複数のチャネルを指定可能とする事により、実施可能である。
（メモリ装置の変形例３）
図１３は、図７のメモリ装置の変形例３を示す図である。図１３は、図３で示された1次キャッシュメモリＬ１および２次キャッシュメモリＬ２を、メモリ装置２＿１のチャネル１（Ｌ１）およびチャネル２（Ｌ２）で実現する場合の模式的な構成例を示している。1次キャッシュメモリ(チャネル１（Ｌ１）)および２次キャッシュメモリ(チャネル２（Ｌ２）)のキャッシュ制御回路ＣＡＣＨＥ＿ＣＯＮＴは、選択回路ＳＥＬ１とチャネル１（Ｌ１）およびチャネル２（Ｌ２）の間に配置されるように描かれている。1次キャッシュメモリ(チャネル１（Ｌ１）)および２次キャッシュメモリ(チャネル２（Ｌ２）)の記憶内容の管理は、第２システムバスＳＢＵＳ２及び第３データバス３３Ｄを利用して行うことが可能である。
（データ処理システムの変形例１）
図１４は、図５のデータ処理システムの変形例１を示す図である。図５では、２ポートメモリのシステムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎに、第１システムバスＳＢＵＳ１と第２システムバスＳＢＵＳ２とを接続させた。図１４では、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎのおのおのは、入出力ポートを１つ有するシングルポートメモリとされており、そのポートは第１システムバスＳＢＵＳ１に接続される。このため、この例では、第１システムバスＳＢＵＳ１と第２システムバスＳＢＵＳ２との間にクロスバースイッチＣｒｏｓｓＳＷを設けることで、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎと第２システムバスＳＢＵＳ２との接続が可能にされている。他の構成は、図５と同じである。
以上の構成においても、第１システムバスＳＢＵＳ１を利用することなく、第２システムバスＳＢＵＳ２を利用して、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎの内容及び半導体装置１＿１、１＿２、・・、１＿ｎ内の各メモリ装置２＿１、２＿２、・・、２＿ｎの内容を管理することが出来る。
図１５は、実施例２に係る半導体装置の概念的なブロック図である。図３の半導体装置１には１つのデータ処理装置３と１つのメモリ装置２が設けられていたが、図１５の半導体装置１ａには、１つのデータ処理装置３と４個のメモリ装置（第１メモリ装置、第２メモリ装置、第３メモリ装置及び第４メモリ装置）２−１、２−２、２−３及び２−４とが設けられている。それに伴い、図１５の半導体装置１ａには、第２インターフェイス部ＩＦ２とされる４つの複数の第1外部端子６１−１、６１−２、６１−３および６１−４が設けられる。メモリ装置２−１、２−２、２−３及び２−４のおのおのに対応して、図３と同様に、第１バス３１、第３バス３３、第４バス３４及び制御回路ＣＮＴが設けられる。他の構成は、実施例１の図３と同様である。なお、図１５の第１バス３１、第３バス３３、第４バス３４及び制御回路ＣＮＴは、図６と同一の構成とされるので、その説明は省略する。
図１６は、図１５の半導体装置に係るデータ処理システムの構成図である。図１６のデータ処理システムは、複数の半導体装置１ａ＿１、１ａ＿２、・・、１ａ−ｎを含む。半導体装置１ａ＿１、１ａ＿２、・・、１ａ−ｎのおのおのは、図１５の半導体装置１ａに対応する。半導体装置１ａ＿１は、第２システムバスＳＢＵＳ２に接続された複数の第1外部端子６１−１＿１、６１−２＿１、６１−３＿1および６１−４＿１を有する。半導体装置１ａ＿１は、また、第１システムバスＳＢＵＳ１に接続された第２外部端子６２＿１を有する。半導体装置１ａ＿２、・・、１ａ−ｎも、同様に、第２システムバスＳＢＵＳ２に接続された複数の第1外部端子（６１−１＿２、６１−２＿２、６１−３＿２および６１−４＿２、・・、６１−１＿ｎ、６１−２＿ｎ、６１−３＿ｎおよび６１−４＿ｎ）を有する。また、半導体装置１ａ＿２、・・、１ａ−ｎは、同様に、第１システムバスＳＢＵＳ１に接続された第２外部端子（６２＿２、・・、６２＿ｎ）を有する。システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎのおのおのは、図５と同様に、２ポートのメモリとされており、一方のポートは第１システムバスＳＢＵＳ１に接続され、他のポートが第２システムバスＳＢＵＳ２に接続される。
図１７は、図１５の半導体装置に係る他のデータ処理システムの構成図である。図１６のデータ処理システムとの違いは、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎのおのおのの入出力ポートがシングルポートとされており、クロスバースイッチＣｒｏｓｓＢａｒが第１システムバスＳＢＵＳ１と第２システムバスＳＢＵＳ２との間に設ける点である。すなわち、図１４のデータ処理システムに、図１５の半導体装置１ａの複数を利用したものである。他の構成は、図１６と同じである。
以上の実施例２の構成においても、第１システムバスＳＢＵＳ１を利用することなく、第２システムバスＳＢＵＳ２を利用して、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎの内容及び半導体装置１＿１、１＿２、・・、１＿ｎ内の各メモリ装置２＿１、２＿２、・・、２＿ｎの内容を管理することが出来る。
図１８は、実施例３に係る半導体装置の変形例を示すブロック図である。図１５の半導体装置１ａと図１８の半導体装置１ｂとの異なる部分は、図１８の半導体装置１ｂには４個のメモリ装置（第１メモリ装置、第２メモリ装置、第３メモリ装置及び第４メモリ装置）２−１、２−２、２−３及び２−４とが設けられているが、複数の第1外部端子６１は１つのみ設けられている点てある。すなわち、４個のメモリ装置２−１、２−２、２−３及び２−４に対応して、図１５と同様に、第１バス３１、第３バス３３、第４バス３４及び制御回路ＣＮＴが設けられるが、各々の第３バス３３は、共通第３バス３３Ｃに接続され、共通第３バス３３Ｃが複数の第1外部端子６１に接続される。なお、共通第３バス３３Ｃは、図１８の上部において点線で示されるように、半導体装置１ｂ内においてリング状に設けられてもよい。
図１９は、図１８の半導体装置に係るデータ処理システムの構成図である。図１９のデータ処理システムは、複数の半導体装置１ｂ＿１、１ｂ＿２、・・、１ｂ−ｎを含む。半導体装置１ｂ＿１、１ｂ＿２、・・、１ｂ−ｎのおのおのは、図１８の半導体装置１ｂに対応する。半導体装置１ｂ＿１は、第２システムバスＳＢＵＳ２に接続された第1外部端子６１＿１を有する。半導体装置１ｂ＿１は、また、第１システムバスＳＢＵＳ１に接続された第２外部端子６２＿１を有する。半導体装置１ｂ＿２、・・、１ｂ−ｎも、同様に、第２システムバスＳＢＵＳ２に接続された複数の第1外部端子（６１＿２、・・、６１＿ｎ）を有する。また、半導体装置１ｂ＿２、・・、１ｂ−ｎは、同様に、第１システムバスＳＢＵＳ１に接続された第２外部端子（６２＿２、・・、６２＿ｎ）を有する。システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎのおのおのは、図５と同様に、２ポートのメモリとされており、一方のポートは第１システムバスＳＢＵＳ１に接続され、他のポートが第２システムバスＳＢＵＳ２に接続される。
図２０は、図１８の半導体装置に係る他のデータ処理システムの構成図である。図１９のデータ処理システムとの違いは、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎのおのおのの入出力ポートがシングルポートとされており、クロスバースイッチＣｒｏｓｓＢａｒが第１システムバスＳＢＵＳ１と第２システムバスＳＢＵＳ２との間に設ける点である。すなわち、図１４のデータ処理システムに、図１８の半導体装置１ｂの複数を利用したものである。他の構成は、図１９と同じである。
以上の実施例３の構成においても、第１システムバスＳＢＵＳ１を利用することなく、第２システムバスＳＢＵＳ２を利用して、システムメモリＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎの内容及び半導体装置１＿１、１＿２、・・、１＿ｎ内の各メモリ装置２＿１、２＿２、・・、２＿ｎの内容を管理することが出来る。
図２１は、実施例４に係るデータ処理システムの構成図である。図２１は、図５のデータ処理システムにおいて、第１システムバスＳＢＵＳ１と第２システムバスＳＢＵＳ２とに接続されるサブシステムメモリＳＵＳＹＳＭを新たに設けた構成である。サブシステムメモリＳＵＳＹＳＭは、第２システムバスＳＢＵＳ２に対して、シェアードメモリの階層を１階層増やし、共通にシェアする必要のあるデータを、一括管理するために設けられる。サブシステムメモリＳＵＳＹＳＭは、マスタとして、第１システムバスＳＢＵＳ１を俯瞰し、並列化したデータ処理装置１＿１、１＿２、・・、１＿ｎを仮想化し、データプレーンを制御する。サブシステムメモリＳＵＳＹＳＭは、共用メモリＳＨＭＥＭを含み、共用メモリＳＨＭＥＭには共通にシェアする必要のあるデータが格納される。また、サブシステムメモリＳＵＳＹＳＭは、マルチコア化したデータ処理システムの各記憶装置２＿１、２＿２、・・、２＿ｎのメモリ空間を、システムプールとして共有する共用メモリＳＨＭＥＭとそれを制御するコントローラを有する。
以上の構成により、マルチコア化したデータ処理システムにおいて、各記憶装置２＿１、２＿２、・・、２＿ｎの記憶内容をデータシステム全体で一体化した制御を行うことが出来る。また、データ処理装置内での制御も行いつつ、シェアードメモリの階層を１階層増やして階層化することで、データ転送と処理の負荷を分散可能である。
（変形例）
以下、本発明に係る変形例を説明する。以下においては、実施例１で説明された制御回路ＣＮＴ（ＣＮＴ＿１，ＣＮＴ＿２，・・、ＣＮＴ＿ｎ）の設けられる部分が変形例として説明される。なお、図６で説明された回路ブロックＣＢ（図１０ではキャッシュメモリｃａｃｈｅ、図１１では演算回路）を、制御回路ＣＮＴに含めても良い。
（変形例１）
図２２は、変形例１に係る半導体装置の構成例を示す図である。実施例１の図６では、基礎チップ２１に制御回路ＣＮＴの構成を設けた一例が示された。図２２の（ａ）に示される半導体装置１ｃにおいては、制御回路ＣＮＴは、メモリ装置２の基礎チップ２１ではなく、データ処理装置３内に設けられる。この場合、例えば、データ処理装置３に含まれるメモリコントローラに、制御回路ＣＮＴの機能を内蔵させるのが良い。図２２の（ｂ）は、メモリ装置２がデータ処理装置３の上面に積載された構成、すなわち、３次元実装の半導体装置１ｃの概念的な断面図である。
このような構成でも、実施例１と同様な効果を得ることが出来る。
（変形例２）
図２３は、変形例２に係る半導体装置の構成例を示す図であり、図２４は変形例２に係るデータ処理システムの構成例を示す図である。変形例２においては、図２４に示されるように、図２１で説明されたサブシステムメモリＳＵＳＹＳＭに、制御回路ＣＮＴが設けられる。この場合、図２４に示される半導体装置１ｄ−１、１ｄ−２、・・、１ｄ−ｎは、図２３に示される様な構成のデータ処理装置１ｄである。図２３に示されるデータ処理装置１ｄでは、実施例１で示された様な、基礎チップ２１内の制御回路ＣＮＴの構成は、データ処理装置１ｄに設けられていない。その代わりとして、サブシステムメモリＳＵＳＹＳＭに、制御回路ＣＮＴが設けられる。なお、場合によっては、第２制御回路ＣＮＴ２及び選択回路ＳＥＬ１を含む回路部分がサブシステムメモリＳＵＳＹＳＭに設けられても良い。
このような構成でも、実施例１と同様な効果を得ることが可能である。
(変形例３)
図２５は、変形例３に係るデータ処理システムの構成例を示す図である。図２４の変形例２では、サブシステムメモリＳＵＳＹＳＭに、制御回路ＣＮＴが設けられた。変形例３では、制御回路ＣＮＴを含むサブシステムメモリＳＵＳＹＳＭを設けず、その代わりとして、第１システムバスＳＢＵＳ１と第２システムバスＳＢＵＳ２との間に、制御回路ＣＮＴを接続した。データ処理装置１ｄ−１、１ｄ−２、・・、１ｄ−ｎは、変形例２で説明された図２３に示される構成のデータ処理装置１ｄを利用できる。なお、場合によっては、第２制御回路ＣＮＴ２及び選択回路ＳＥＬ１を含む回路部分が、第１システムバスＳＢＵＳ１と第２システムバスＳＢＵＳ２との間に、設けられても良い。
このような構成でも、実施例１と同様な効果を得ることが可能である。
（変形例４）
図２６は、変形例４に係る半導体装置の構成例を示す図である。図２６は、メモリ装置２がデータ処理装置３の上面に積載された構成、すなわち、３次元実装の半導体装置１ｅの概念的な断面図である。図２２の変形例１では、データ処理装置３に制御回路ＣＮＴが設けられた例が示された。この例では、制御回路ＣＮＴは、例えば、メモリチップ２２４に設けられる。なお、制御回路ＣＮＴは、メモリチップ２２１、２２２、２２３、２２４のいずれか一つのメモリチップに設ければ良い。あるいは、制御回路ＣＮＴを、メモリチップ２２１、２２２、２２３、２２４に分散して設けることもできる。
このような構成でも、実施例１と同様な効果を得ることが可能である。
以上、本発明者によってなされた発明を実施形態および実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
１、１＿１、１＿２、・・、１＿ｎ：半導体装置、２、２＿１、２＿２、・・、２＿ｎ：メモリ装置、３：データ処理装置、２１：基礎チップ（ベースダイ）、２２、２２１、２２２、２２３、２２４：半導体メモリチップ、２３：接続構造（ＴＶＳおよび金属電極）、４：第１基板（シリコンインターポーザー）、５：第２基板、６：外部端子（複数のボール電極）、７：キャップ、６１：第1外部端子、６２：第２外部端子、ＩＦ１：第1インターフェイス部、ＩＦ２：第２インターフェイス部、ＳＢＵＳ１：第1システムバス、ＳＢＵＳ２：第２システムバス（補助バス、拡張バス）、３１：第１バス（第1信号経路）、３２：第２バス（第２信号経路）、３３：第３バス（第３信号経路）、３４：第４バス（第４信号経路）、ＣＰＵ／ＧＰＵ：プロセッサユニット、Ｌ１：1次キャッシュメモリ、Ｌ２：２次キャッシュメモリ、Ｌ３／ＬＬＣ：３次キャッシュメモリ・ラストレベルキャッシュ、ＣＢ：回路ブロック、ＣＮＴ：制御回路、ＳＭＥＭ１、ＳＭＥＭ２、・・、ＳＭＥＭｎ：システムメモリ、ＭＴＡＧ：メモリタグフィールド、ＭＣＯＮＴ：メモリ機能制御フィールド、ＤＡＲＥＡ：データエリアフィールド、ＤＳＭＥＭ：転送先メモリ指定フィールド、ＳＯＭＥＭ：転送元メモリ指定フィールド、ＭＣＭＤ：メモリコマンドフィールド、Ａｄｄ：アドレスフィールド、ＢＵＳＹＦＬＡＧ：ビジーチャネル情報フラグフィールド、ＴＡＧ：メモリタグ情報フィールド、ｃａｃｈｅ：キャッシュメモリ、ＡＣ：演算回路

Claims (16)

  1. 第1外部端子と、
    第２外部端子と、
    データ処理装置と、
    メモリ装置と、
    前記データ処理装置と前記メモリ装置との間に結合された第1バスと、
    前記データ処理装置と前記第２外部端子との間に結合された第２バスと、
    前記第1外部端子に結合された第３バスと、
    前記第１バスと前記第３バスとに結合された制御回路と、を有し、
    前記制御回路は、前記第３バスを利用した前記メモリ装置の管理機能を有する、
    半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記データ処理装置は、中央処理装置と、キャッシュメモリと、を含む、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記メモリ装置は、
    基礎チップと、
    前記基礎チップの上に搭載された半導体メモリと、を含み、
    前記制御回路は、前記基礎チップに設けられる、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記半導体メモリは、積層された複数の半導体メモリチップを含む、半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記メモリ装置は、第１メモリ装置、第２メモリ装置、第３メモリ装置及び第４メモリ装置を含み、
    前記第1外部端子は、前記第１メモリ装置に接続された第1端子と、前記第２メモリ装置に接続された第２端子と、前記第３メモリ装置に接続された第３端子と、前記第４メモリ装置に接続された第４端子と、を含む、半導体装置。
  6. 請求項３に記載の半導体装置において、
    前記メモリ装置は、第１メモリ装置、第２メモリ装置、第３メモリ装置及び第４メモリ装置を含み、
    前記第１メモリ装置、前記第２メモリ装置、前記第３メモリ装置及び前記第４メモリ装置のおのおのは、前記第３バスを介して、前記第1外部端子に結合される、半導体装置。
  7. システムバスと、
    補助バスと、
    前記システムバスおよび前記補助バスに結合されたシステムメモリと、
    前記システムバスおよび前記補助バスに結合され、おのおのがデータ処理装置とメモリ装置とを含む複数の半導体装置と、
    制御回路と、を含み、
    前記制御回路は、前記補助バスを利用した前記メモリ装置及び前記システムメモリの管理機能を有する、
    データ処理システム。
  8. 請求項７に記載のデータ処理システムにおいて、
    前記制御回路は、前記複数の半導体装置のおのおのに設けられる、データ処理システム。
  9. 請求項８に記載のデータ処理システムにおいて、
    前記複数の半導体装置のおのおのは、
    前記補助バスに結合された第1外部端子と、
    前記システムバスに結合された第２外部端子と、
    前記データ処理装置と前記メモリ装置との間に結合された第1バスと、
    前記データ処理装置と前記第２外部端子との間に結合された第２バスと、
    前記第1外部端子に結合された第３バスと、を有し、
    前記制御回路は、前記第１バスと前記第３バスとに結合される、データ処理システム。
  10. 請求項９に記載のデータ処理システムにおいて、
    前記メモリ装置は、
    基礎チップと、
    前記基礎チップの上に搭載された半導体メモリと、を含み、
    前記制御回路は、前記基礎チップに設けられる、データ処理システム。
  11. 請求項１０に記載のデータ処理システムにおいて、
    前記半導体メモリは、積層された複数の半導体メモリチップを含む、データ処理システム。
  12. 請求項１０に記載のデータ処理システムにおいて、
    前記メモリ装置は、第１メモリ装置、第２メモリ装置、第３メモリ装置及び第４メモリ装置を含み、
    前記第1外部端子は、前記第１メモリ装置に接続された第1端子と、前記第２メモリ装置に接続された第２端子と、前記第３メモリ装置に接続された第３端子と及び前記第４メモリ装置に接続された第４端子と、を含む、データ処理システム。
  13. 請求項１０に記載のデータ処理システムにおいて、
    前記メモリ装置は、第１メモリ装置、第２メモリ装置、第３メモリ装置及び第４メモリ装置を含み、
    前記第１メモリ装置、前記第２メモリ装置、前記第３メモリ装置及び前記第４メモリ装置のおのおのは、前記第３バスを介して、前記第1外部端子に結合される、データ処理システム。
  14. 請求項７に記載のデータ処理システムにおいて、
    前記制御回路は、前記システムバスと前記補助バスとの間に設けられる、データ処理システム。
  15. 請求項７に記載のデータ処理システムにおいて、さらに、
    前記システムバスと前記補助バスとの間に結合されたサブシステムメモリを含む、データ処理システム。
  16. 請求項１５に記載のデータ処理システムにおいて、
    前記制御回路は、前記サブシステムメモリに設けられる、データ処理システム。
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