JP5573476B2 - 被制御装置、被制御方法、制御装置、及び、制御システム - Google Patents
被制御装置、被制御方法、制御装置、及び、制御システム Download PDFInfo
- Publication number
- JP5573476B2 JP5573476B2 JP2010178335A JP2010178335A JP5573476B2 JP 5573476 B2 JP5573476 B2 JP 5573476B2 JP 2010178335 A JP2010178335 A JP 2010178335A JP 2010178335 A JP2010178335 A JP 2010178335A JP 5573476 B2 JP5573476 B2 JP 5573476B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- memory
- external terminal
- controlled device
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Programmable Controllers (AREA)
- Bus Control (AREA)
Description
本発明は、制御装置から入力された制御信号によって制御される被制御装置に関する。
制御装置（外部装置）から入力された制御信号によって制御される被制御装置が知られている。この種の被制御装置の一つとして、特許文献１に記載の被制御装置（拡張ユニット）は、外部端子と、外部端子と接続されたバスインタフェースと、データを記憶するメモリと、外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいてメモリを制御する処理装置と、を備える。メモリ及び処理装置のそれぞれと、バスインタフェースと、は接続されている。
この被制御装置は、処理装置を経由させてメモリと外部端子とを接続する第１の接続状態と、処理装置を経由することなくメモリと外部端子とを直接に接続する第２の接続状態と、に接続状態を切り替える。これにより、被制御装置は、接続状態を第２の接続状態に切り替えることにより、処理装置を経由することなく、制御装置とメモリとの間でデータを伝送することができる。
ところで、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）方式が知られている。Ｉ２Ｃ方式は、信号線の数が比較的少ないため端子を小さくすることができる。従って、外部端子とバスインタフェースとを接続するためのバスとして、Ｉ２Ｃ方式に従って制御信号を伝送可能に構成されたバスが用いられることが多い。
例えば、光信号を受信する光トランシーバにおいては、制御信号を伝送するためのバスとして、Ｉ２Ｃ方式に従って制御信号を伝送可能に構成されたバスを用いることが規格（例えば、ＸＦＰ（１０（Ｘ） Ｇｉｇａｂｉｔ Ｓｍａｌｌ Ｆｏｒｍ Ｆａｃｔｏｒ Ｐｌｕｇｇａｂｌｅ））によって定められている。
また、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）方式が知られている。ＳＰＩ方式に従った場合のデータの伝送速度は、Ｉ２Ｃ方式に従った場合のデータの伝送速度よりも大きい。例えば、Ｉ２Ｃ方式に従った場合のデータの伝送速度は、約４００ｋｂｐｓであり、ＳＰＩ方式に従った場合のデータの伝送速度は、約１０Ｍｂｐｓである。このため、例えば、処理装置とメモリとを接続するバスとして、ＳＰＩ方式に従ってデータを伝送可能に構成されたバスが用いられることが多い。
ここで、外部端子とバスインタフェースとを接続するためのバスとして、Ｉ２Ｃ方式に従って制御信号を伝送可能に構成されたバスを用いるとともに、処理装置とメモリとを接続するためのバスとして、ＳＰＩ方式に従ってデータを伝送可能に構成されたバスを用いるように、上記被制御装置を構成した場合を想定する。
この場合、外部端子とバスインタフェースとを接続するためのバスとして、Ｉ２Ｃ方式に従って制御信号を伝送可能に構成されたバスが用いられるので、接続状態が第２の接続状態に切り替えられた場合、外部端子とメモリとの間でデータを伝送できない。
また、接続状態が第１の接続状態に切り替えられた場合、外部端子とバスインタフェースとの間の伝送速度が、外部端子とメモリとの間の伝送速度の上限となる。更に、処理装置が、Ｉ２Ｃ方式に従ったデータを、ＳＰＩ方式に従ったデータに変換する処理を行うために遅延時間も要する。
従って、上記被制御装置においては、制御装置とメモリとの間でデータを伝送するために要する時間が過度に長くなるという問題があった。その結果、例えば、制御装置から入力されたデータをメモリに記憶させる（書き込む）ために要する時間が過度に長くなってしまう。
このため、本発明の目的は、上述した課題である「制御装置とメモリとの間でデータを伝送するために要する時間が過度に長くなること」を解決することが可能な被制御装置を提供することにある。
かかる目的を達成するため本発明の一形態である被制御装置は、
外部端子と、
データを記憶するメモリと、
上記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて上記メモリを制御する処理装置と、
上記処理装置を経由して上記外部端子と上記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
上記第１の伝送経路を構成するバスに、第１の方式に従って上記外部端子から上記処理装置へ上記制御信号を伝送させ、且つ、当該第１の方式よりも高速にデータを伝送可能な第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、上記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える切替手段と、
を備える。
外部端子と、
データを記憶するメモリと、
上記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて上記メモリを制御する処理装置と、
上記処理装置を経由して上記外部端子と上記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
上記第１の伝送経路を構成するバスに、第１の方式に従って上記外部端子から上記処理装置へ上記制御信号を伝送させ、且つ、当該第１の方式よりも高速にデータを伝送可能な第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、上記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える切替手段と、
を備える。
また、本発明の他の形態である被制御方法は、
外部端子と、
データを記憶するメモリと、
上記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて上記メモリを制御する処理装置と、
上記処理装置を経由して上記外部端子と上記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
を備える被制御装置に適用され、
上記第１の伝送経路を構成するバスに、第１の方式に従って上記外部端子から上記処理装置へ上記制御信号を伝送させ、且つ、当該第１の方式よりも高速にデータを伝送可能な第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、上記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える、方法である。
外部端子と、
データを記憶するメモリと、
上記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて上記メモリを制御する処理装置と、
上記処理装置を経由して上記外部端子と上記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
を備える被制御装置に適用され、
上記第１の伝送経路を構成するバスに、第１の方式に従って上記外部端子から上記処理装置へ上記制御信号を伝送させ、且つ、当該第１の方式よりも高速にデータを伝送可能な第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、上記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える、方法である。
また、本発明の他の形態である制御装置は、
被制御装置が備える外部端子と接続可能に構成されるとともに、
上記被制御装置が備える処理装置にメモリを制御させるための制御信号を、第１の方式に従って、上記外部端子を介して当該被制御装置へ出力する制御信号出力手段と、
上記被制御装置が備える上記メモリとの間で直接にデータを授受するための指示信号を、上記第１の方式よりも高速にデータを伝送可能な第２の方式に従って、上記外部端子を介して当該被制御装置へ出力する指示信号出力手段と、
を備える。
被制御装置が備える外部端子と接続可能に構成されるとともに、
上記被制御装置が備える処理装置にメモリを制御させるための制御信号を、第１の方式に従って、上記外部端子を介して当該被制御装置へ出力する制御信号出力手段と、
上記被制御装置が備える上記メモリとの間で直接にデータを授受するための指示信号を、上記第１の方式よりも高速にデータを伝送可能な第２の方式に従って、上記外部端子を介して当該被制御装置へ出力する指示信号出力手段と、
を備える。
また、本発明の他の形態である制御システムは、制御装置と被制御装置とを含むシステムである。
更に、上記被制御装置は、
外部端子と、
データを記憶するメモリと、
上記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて上記メモリを制御する処理装置と、
上記処理装置を経由して上記外部端子と上記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
を備える。
更に、上記被制御装置は、
外部端子と、
データを記憶するメモリと、
上記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて上記メモリを制御する処理装置と、
上記処理装置を経由して上記外部端子と上記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
を備える。
加えて、上記制御装置は、
上記被制御装置が備える上記外部端子と接続可能に構成されるとともに、
上記被制御装置が備える上記処理装置に上記メモリを制御させるための制御信号を、第１の方式に従って、上記外部端子を介して当該被制御装置へ出力する制御信号出力手段と、
上記被制御装置が備える上記メモリとの間で直接にデータを授受するための指示信号を、上記第１の方式よりも高速にデータを伝送可能な第２の方式に従って、上記外部端子を介して当該被制御装置へ出力する指示信号出力手段と、
を備える。
上記被制御装置が備える上記外部端子と接続可能に構成されるとともに、
上記被制御装置が備える上記処理装置に上記メモリを制御させるための制御信号を、第１の方式に従って、上記外部端子を介して当該被制御装置へ出力する制御信号出力手段と、
上記被制御装置が備える上記メモリとの間で直接にデータを授受するための指示信号を、上記第１の方式よりも高速にデータを伝送可能な第２の方式に従って、上記外部端子を介して当該被制御装置へ出力する指示信号出力手段と、
を備える。
更に、上記被制御装置は、
上記第１の伝送経路を構成するバスに、上記第１の方式に従って上記外部端子から上記処理装置へ上記制御信号を伝送させ、且つ、上記第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、上記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える切替手段を備える。
上記第１の伝送経路を構成するバスに、上記第１の方式に従って上記外部端子から上記処理装置へ上記制御信号を伝送させ、且つ、上記第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、上記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える切替手段を備える。
本発明は、以上のように構成されることにより、制御装置とメモリとの間でデータを迅速に伝送することができる。
以下、本発明に係る、被制御装置、被制御方法、制御装置、及び、制御システム、の各実施形態について図１〜図５を参照しながら説明する。
＜第１実施形態＞
（構成）
図１に示したように、第１実施形態に係る制御システム１は、被制御装置１０と、制御装置（外部装置）３０と、を含む。本例では、被制御装置１０は、光信号を受信する光トランシーバである。なお、被制御装置１０は、光トランシーバ以外の装置であってもよい。また、本例では、制御装置３０は、パーソナルコンピュータである。なお、制御装置３０は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等であってもよい。
（構成）
図１に示したように、第１実施形態に係る制御システム１は、被制御装置１０と、制御装置（外部装置）３０と、を含む。本例では、被制御装置１０は、光信号を受信する光トランシーバである。なお、被制御装置１０は、光トランシーバ以外の装置であってもよい。また、本例では、制御装置３０は、パーソナルコンピュータである。なお、制御装置３０は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等であってもよい。
被制御装置１０は、外部端子１１と、メモリ１２と、ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）１３と、ＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１４と、処理装置１５と、第１のスイッチ（切替手段の一部）１６と、第２のスイッチ（切替手段の一部）１７と、共用バス２１と、第１のバス２２と、第２のバス２３と、第３のバス２４と、第４のバス２５と、切替信号線２６と、を備える。
制御装置３０は、制御信号出力部（制御信号出力手段）３１と、指示信号出力部（指示信号出力手段）３２と、スイッチ３３と、切替信号出力部（切替信号出力手段）３４と、出力信号線４１と、切替信号線４２と、を備える。
先ず、被制御装置１０の各部について詳細に説明する。
外部端子１１は、制御装置３０の出力信号線４１及び切替信号線４２が接続可能に構成されている。
メモリ１２は、処理装置１５により出力された指示信号、及び、制御装置３０により出力された指示信号を受け付ける。指示信号は、書込指示信号、又は、読出指示信号等である。書込指示信号は、データをメモリ１２に記憶させる（書き込む）旨を指示する信号である。読出指示信号は、メモリ１２に記憶されているデータを読み出す旨を指示する信号である。
外部端子１１は、制御装置３０の出力信号線４１及び切替信号線４２が接続可能に構成されている。
メモリ１２は、処理装置１５により出力された指示信号、及び、制御装置３０により出力された指示信号を受け付ける。指示信号は、書込指示信号、又は、読出指示信号等である。書込指示信号は、データをメモリ１２に記憶させる（書き込む）旨を指示する信号である。読出指示信号は、メモリ１２に記憶されているデータを読み出す旨を指示する信号である。
メモリ１２は、書込指示信号を受け付けた場合、受け付けた書込指示信号に基づいて、データを記憶する。また、メモリ１２は、読出指示信号を受け付けた場合、受け付けた読出指示信号に基づいて、記憶しているデータを出力する（読み出す）。
本例では、メモリ１２は、不揮発性メモリである。
本例では、メモリ１２は、不揮発性メモリである。
ＤＡＣ１３は、デジタル信号をアナログ信号に変換する変換器である。
ＡＤＣ１４は、アナログ信号をデジタル信号に変換する変換器である。
ＡＤＣ１４は、アナログ信号をデジタル信号に変換する変換器である。
処理装置１５は、制御装置３０により出力され且つ外部端子１１を経由した制御信号を受け付ける。制御信号は、処理装置１５に、メモリ１２、ＤＡＣ１３、及び、ＡＤＣ１４のそれぞれを制御させるための信号である。処理装置１５は、受け付けた制御信号に基づいて指示信号を生成し、生成された指示信号を、メモリ１２、ＤＡＣ１３、及び、ＡＤＣ１４のいずれかへ出力する。
本例では、処理装置１５は、中央処理装置（ＣＰＵ；Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。
本例では、処理装置１５は、中央処理装置（ＣＰＵ；Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。
共用バス２１は、第１の方式及び第２の方式の任意の１つに従ってデータを伝送可能に構成されたバスである。即ち、共用バス２１は、第１の方式に従ってデータを伝送可能であるとともに、第２の方式に従ってデータを伝送可能である。第２の方式は、第１の方式よりも高速に（大きな転送速度にて）データを伝送可能な方式である。
本例では、第１の方式は、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）方式である。また、第２の方式は、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）方式である。
共用バス２１は、一方の端部が外部端子１１に接続され、且つ、他方の端部が第１のスイッチ１６に接続されている。
第１のバス２２は、第１の方式に従ってデータを伝送可能に構成されたバスである。第１のバス２２は、一方の端部が第１のスイッチ１６に接続され、且つ、他方の端部が処理装置１５に接続されている。なお、第１のバス２２の、第１のスイッチ１６に接続された端部は、後述するように、第１のスイッチ１６を介して、共用バス２１の、外部端子１１に接続されていない端部に接続可能に構成されている。
第２のバス２３は、第２の方式に従ってデータを伝送可能に構成されたバスである。第２のバス２３は、一方の端部が第１のスイッチ１６に接続され、且つ、他方の端部が第２のスイッチ１７に接続されている。
なお、第２のバス２３の、第１のスイッチ１６に接続された端部は、後述するように、第１のスイッチ１６を介して、共用バス２１の、外部端子１１に接続されていない端部に接続可能に構成されている。同様に、第２のバス２３の、第２のスイッチ１７に接続された端部は、後述するように、第２のスイッチ１７を介して、第３のバス２４の、メモリ１２に接続されていない端部に接続可能に構成されている。
第３のバス２４は、第２の方式に従ってデータを伝送可能に構成されたバスである。第３のバス２４の一方の端部は、メモリ１２、ＤＡＣ１３、及び、ＡＤＣ１４のそれぞれに接続されている。即ち、第３のバス２４の一方の端部は、枝分かれしている。更に、第３のバス２４の他方の端部は、第２のスイッチ１７に接続されている。
なお、第３のバス２４の、第２のスイッチ１７に接続された端部は、後述するように、第２のスイッチ１７を介して、第２のバス２３、又は、第４のバス２５の端部に接続可能に構成されている。
第４のバス２５は、第２の方式に従ってデータを伝送可能に構成されたバスである。第４のバス２５は、一方の端部が第２のスイッチ１７に接続され、且つ、他方の端部が処理装置１５に接続されている。なお、第４のバス２５の、第２のスイッチ１７に接続された端部は、後述するように、第２のスイッチ１７を介して、第３のバス２４の、メモリ１２に接続されていない端部に接続可能に構成されている。
切替信号線２６は、切替信号を伝送する。切替信号線２６の一方の端部は、外部端子１１に接続されている。切替信号線２６の他方の端部は、第１のスイッチ１６及び第２のスイッチ１７のそれぞれに接続されている。
第１のスイッチ１６は、第１の接続状態と、第２の接続状態と、に接続状態が切り替わる。第１の接続状態は、共用バス２１と第１のバス２２とを接続し且つ共用バス２１と第２のバス２３とを遮断した接続状態である。第２の接続状態は、共用バス２１と第１のバス２２とを遮断し且つ共用バス２１と第２のバス２３とを接続した接続状態である。
第１のスイッチ１６は、切替信号線２６を介して切替信号を受け付ける。切替信号は、第１の切替信号、及び、第２の切替信号のいずれか一方である。第１のスイッチ１６は、受け付けた切替信号が第１の切替信号である場合、接続状態を第２の接続状態から第１の接続状態へ切り替える（接続状態を第１の接続状態に設定する）。一方、第１のスイッチ１６は、受け付けた切替信号が第２の切替信号である場合、接続状態を第１の接続状態から第２の接続状態へ切り替える（接続状態を第２の接続状態に設定する）。
第２のスイッチ１７は、第１の接続状態と、第２の接続状態と、に接続状態が切り替わる。第１の接続状態は、第３のバス２４と第４のバス２５とを接続し且つ第３のバス２４と第２のバス２３とを遮断した接続状態である。第２の接続状態は、第３のバス２４と第４のバス２５とを遮断し且つ第３のバス２４と第２のバス２３とを接続した接続状態である。
第２のスイッチ１７は、切替信号線２６を介して切替信号を受け付ける。第２のスイッチ１７は、受け付けた切替信号が第１の切替信号である場合、接続状態を第２の接続状態から第１の接続状態へ切り替える（接続状態を第１の接続状態に設定する）。一方、第２のスイッチ１７は、受け付けた切替信号が第２の切替信号である場合、接続状態を第１の接続状態から第２の接続状態へ切り替える（接続状態を第２の接続状態に設定する）。
なお、共用バス２１、第１のバス２２、第４のバス２５、及び、第３のバス２４は、処理装置１５を経由して外部端子１１とメモリ１２とを接続する第１の伝送経路を構成している。また、共用バス２１、第２のバス２３、及び、第３のバス２４は、処理装置１５を迂回して外部端子１１とメモリ１２とを直接に接続する第２の伝送経路を構成している。
このような構成により、被制御装置１０は、第１の切替信号が入力された場合に、第１のスイッチ１６を第１の接続状態に切り替えるとともに、第２のスイッチ１７を第１の接続状態に切り替えることにより、伝送状態を第１の伝送状態に切り替える。
第１の伝送状態は、第１の伝送経路を構成するバスに、第１の方式に従って外部端子１１から処理装置１５へ制御信号を伝送させ、且つ、第２の方式に従って処理装置１５とメモリ１２との間でデータを伝送させる伝送状態である。
一方、被制御装置１０は、第２の切替信号が入力された場合に、第１のスイッチ１６を第２の接続状態に切り替えるとともに、第２のスイッチ１７を第２の接続状態に切り替えることにより、伝送状態を第２の伝送状態に切り替える。
第２の伝送状態は、第２の伝送経路を構成するバスに、第２の方式に従って外部端子１１とメモリ１２との間で直接にデータを伝送させる伝送状態である。
次に、制御装置３０の各部について詳細に説明する。
本例では、制御信号出力部３１とスイッチ３３とは、第１の方式に従って、データを伝送可能に構成されたバスにより接続されている。制御信号出力部３１は、制御信号を、第１の方式に従って、スイッチ３３へ出力する。本例では、制御信号出力部３１は、後述する切替信号出力部３４が第１の切替信号を出力している場合に、制御信号を出力する。
本例では、制御信号出力部３１とスイッチ３３とは、第１の方式に従って、データを伝送可能に構成されたバスにより接続されている。制御信号出力部３１は、制御信号を、第１の方式に従って、スイッチ３３へ出力する。本例では、制御信号出力部３１は、後述する切替信号出力部３４が第１の切替信号を出力している場合に、制御信号を出力する。
本例では、指示信号出力部３２とスイッチ３３とは、第２の方式に従って、データを伝送可能に構成されたバスにより接続されている。指示信号出力部３２は、指示信号を、第２の方式に従って、スイッチ３３へ出力する。本例では、指示信号出力部３２は、後述する切替信号出力部３４が第２の切替信号を出力している場合に、指示信号を出力する。
スイッチ３３は、第１の接続状態と、第２の接続状態と、に接続状態が切り替わる。第１の接続状態は、制御信号出力部３１と出力信号線４１とを接続し且つ指示信号出力部３２と出力信号線４１とを遮断した接続状態である。第２の接続状態は、制御信号出力部３１と出力信号線４１とを遮断し且つ指示信号出力部３２と出力信号線４１とを接続した接続状態である。
スイッチ３３は、切替信号線４２を介して切替信号を受け付ける。スイッチ３３は、受け付けた切替信号が第１の切替信号である場合、接続状態を第２の接続状態から第１の接続状態へ切り替える（接続状態を第１の接続状態に設定する）。一方、スイッチ３３は、受け付けた切替信号が第２の切替信号である場合、接続状態を第１の接続状態から第２の接続状態へ切り替える（接続状態を第２の接続状態に設定する）。
切替信号出力部３４は、第１の切替信号及び第２の切替信号のいずれか一方を切替信号線４２へ出力する。
出力信号線４１は、第１の方式及び第２の方式の任意の１つに従ってデータを伝送可能に構成された信号線である。出力信号線４１は、一方の端部がスイッチ３３に接続され、且つ、他方の端部が外部端子１１に接続可能に構成されている。
このような構成により、制御装置３０は、スイッチ３３が第１の接続状態に設定されている場合において、制御信号出力部３１により出力された制御信号を、第１の方式に従って、外部端子１１を介して被制御装置１０へ出力する。また、制御装置３０は、スイッチ３３が第２の接続状態に設定されている場合において、指示信号出力部３２により出力された指示信号を、第２の方式に従って、外部端子１１を介して被制御装置１０へ出力する。
切替信号線４２は、切替信号出力部３４により出力された切替信号を伝送する。切替信号線４２の一方の端部は、切替信号出力部３４に接続されている。切替信号線４２の他方の端部は、スイッチ３３及び外部端子１１のそれぞれに接続されている。
（作動）
次に、上述した制御システム１の作動について、図２乃至図４を参照しながら説明する。
いま、被制御装置１０を製造する際に、メモリ１２にデータを記憶させる工程を実行する場合を想定する。
次に、上述した制御システム１の作動について、図２乃至図４を参照しながら説明する。
いま、被制御装置１０を製造する際に、メモリ１２にデータを記憶させる工程を実行する場合を想定する。
この場合、先ず、制御装置３０の出力信号線４１及び切替信号線４２が、被制御装置１０の外部端子１１に接続される。更に、制御装置３０の切替信号出力部３４は、第２の切替信号を切替信号線４２へ出力する（図２のステップＳ１１）。
これにより、図３に示したように、制御装置３０のスイッチ３３は、接続状態が第１の接続状態から第２の接続状態へ切り替わる。更に、被制御装置１０の第１のスイッチ１６も、接続状態が第１の接続状態から第２の接続状態へ切り替わる。加えて、被制御装置１０の第２のスイッチ１７も、接続状態が第１の接続状態から第２の接続状態へ切り替わる。
このようにして、被制御装置１０の伝送状態は、第１の伝送状態から第２の伝送状態に切り替わる（図２のステップＳ１２）。即ち、被制御装置１０は、第２の方式に従って外部端子１１とメモリ１２との間で直接にデータを伝送可能となる。
また、制御装置３０は、指示信号出力部３２から出力した指示信号を第２の方式に従って被制御装置１０へ出力可能となる。
また、制御装置３０は、指示信号出力部３２から出力した指示信号を第２の方式に従って被制御装置１０へ出力可能となる。
そして、制御装置３０の指示信号出力部３２は、指示信号としての書込指示信号を、第２の方式に従って、出力信号線４１へ出力する（図２のステップＳ１３）。本例では、書込指示信号は、メモリ１２に記憶させるためのデータを含む。
制御装置３０により出力された書込指示信号は、外部端子１１を介して被制御装置１０に入力される。被制御装置１０は、書込指示信号を、第２の方式に従って、共用バス２１、第２のバス２３、及び、第３のバス２４を経由してメモリ１２へ伝送する。即ち、被制御装置１０は、書込指示信号を、処理装置１５を経由することなく（即ち、迂回して）、外部端子１１からメモリ１２へ伝送する。
これにより、メモリ１２は、書込指示信号を受け付ける。そして、メモリ１２は、受け付けた書込指示信号に基づいて、書込指示信号に含まれるデータを記憶する（図２のステップＳ１４）。
その後、制御装置３０が、被制御装置１０のメモリ１２に記憶されているデータを読み出す場合を想定する。
この場合、先ず、制御装置３０の出力信号線４１及び切替信号線４２が、被制御装置１０の外部端子１１に接続される。更に、制御装置３０の切替信号出力部３４は、第１の切替信号を切替信号線４２へ出力する（図４のステップＳ２１）。
これにより、図１に示したように、制御装置３０のスイッチ３３は、接続状態が第２の接続状態から第１の接続状態へ切り替わる。更に、被制御装置１０の第１のスイッチ１６も、接続状態が第２の接続状態から第１の接続状態へ切り替わる。加えて、被制御装置１０の第２のスイッチ１７も、接続状態が第２の接続状態から第１の接続状態へ切り替わる。
このようにして、被制御装置１０の伝送状態は、第２の伝送状態から第１の伝送状態に切り替わる（図４のステップＳ２２）。即ち、被制御装置１０は、第１の方式に従って外部端子１１から処理装置１５へ制御信号を伝送可能となり、且つ、第２の方式に従って処理装置１５とメモリ１２との間でデータを伝送可能となる。
また、制御装置３０は、制御信号出力部３１から出力した制御信号を第１の方式に従って被制御装置１０へ出力可能となる。
また、制御装置３０は、制御信号出力部３１から出力した制御信号を第１の方式に従って被制御装置１０へ出力可能となる。
そして、制御装置３０の制御信号出力部３１は、制御信号を、第１の方式に従って、出力信号線４１へ出力する（図４のステップＳ２３）。本例では、制御信号は、処理装置１５に、メモリ１２に記憶されているデータを読み出すようにメモリ１２を制御させるための信号である。
制御装置３０により出力された制御信号は、外部端子１１を介して被制御装置１０に入力される。被制御装置１０は、制御信号を、第１の方式に従って、共用バス２１、及び、第１のバス２２を経由して処理装置１５へ伝送する。
これにより、処理装置１５は、読出指示信号を生成し、生成した読出指示信号を第４のバス２５へ出力する（図４のステップＳ２４）。これにより、被制御装置１０は、読出指示信号を、第２の方式に従って、第４のバス２５、及び、第３のバス２４を経由してメモリ１２へ伝送する。
これにより、メモリ１２は、読出指示信号を受け付ける。そして、メモリ１２は、受け付けた読出指示信号に基づいて、記憶しているデータを読み出す。次いで、メモリ１２は、読み出したデータを第３のバス２４へ出力する。
これにより、被制御装置１０は、読み出されたデータを、第２の方式に従って、第３のバス２４、及び、第４のバス２５を経由して処理装置１５へ伝送する。更に、処理装置１５は、受け付けたデータを、第１の方式に従って、第１のバス２２、及び、共用バス２１を経由して外部端子１１へ伝送し、伝送したデータを外部端子１１を介して制御装置３０へ出力する。
このようにして、制御装置３０は、メモリ１２に記憶されているデータを取得する。即ち、制御装置３０は、メモリ１２に記憶されているデータを読み出す（図４のステップＳ２５）。
以上、説明したように、本発明の第１実施形態に係る制御システム１によれば、伝送状態を第２の伝送状態に切り替えることにより、第２の方式に従って、外部端子１１とメモリ１２との間でデータを伝送することができる。従って、外部端子１１の数を増やすことなく、外部端子１１とメモリ１２との間でデータを迅速に伝送することができる。この結果、制御装置３０から入力されたデータをメモリ１２に迅速に記憶させる（書き込む）ことができる。
ところで、光トランシーバにおいて、レーザ光の出力を制御するためには比較的多くの制御パラメータをメモリに予め記憶させておく必要がある。従って、被制御装置が、データの伝送経路の少なくとも一部において、第１の方式に従ってデータを伝送しなければならないように構成されている場合には、光トランシーバを製造する際に、光トランシーバが備えるメモリにデータを記憶させる工程の実行に要する時間が比較的長くなってしまう。
これに対し、第１実施形態に係る被制御装置１０によれば、光トランシーバを製造するために要する時間を短縮することができる。
＜第２実施形態＞
次に、本発明の第２実施形態に係る被制御装置について図５を参照しながら説明する。
第２実施形態に係る被制御装置１００は、
外部端子１０１と、
データを記憶するメモリ１０２と、
外部端子１０１を経由した制御信号を受け付け、当該受け付けた制御信号に基づいてメモリ１０２を制御する処理装置１０３と、
処理装置１０３を経由して外部端子１０１とメモリ１０２とを接続する第１の伝送経路、及び、処理装置１０３を迂回して外部端子１０１とメモリ１０２とを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスＢＵと、
上記第１の伝送経路を構成するバスＢＵに、第１の方式に従って外部端子１０１から処理装置１０３へ上記制御信号を伝送させ、且つ、当該第１の方式よりも高速にデータを伝送可能な第２の方式に従って処理装置１０３とメモリ１０２との間でデータを伝送させる第１の伝送状態と、上記第２の伝送経路を構成するバスＢＵに、当該第２の方式に従って外部端子１０１とメモリ１０２との間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える切替部（切替手段）１０４と、
を備える。
次に、本発明の第２実施形態に係る被制御装置について図５を参照しながら説明する。
第２実施形態に係る被制御装置１００は、
外部端子１０１と、
データを記憶するメモリ１０２と、
外部端子１０１を経由した制御信号を受け付け、当該受け付けた制御信号に基づいてメモリ１０２を制御する処理装置１０３と、
処理装置１０３を経由して外部端子１０１とメモリ１０２とを接続する第１の伝送経路、及び、処理装置１０３を迂回して外部端子１０１とメモリ１０２とを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスＢＵと、
上記第１の伝送経路を構成するバスＢＵに、第１の方式に従って外部端子１０１から処理装置１０３へ上記制御信号を伝送させ、且つ、当該第１の方式よりも高速にデータを伝送可能な第２の方式に従って処理装置１０３とメモリ１０２との間でデータを伝送させる第１の伝送状態と、上記第２の伝送経路を構成するバスＢＵに、当該第２の方式に従って外部端子１０１とメモリ１０２との間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える切替部（切替手段）１０４と、
を備える。
これによれば、伝送状態を第２の伝送状態に切り替えることにより、第２の方式に従って、外部端子１０１とメモリ１０２との間でデータを伝送することができる。従って、外部端子１０１の数を増やすことなく、外部端子１０１とメモリ１０２との間でデータを迅速に伝送することができる。この結果、例えば、制御装置から入力されたデータをメモリ１０２に迅速に記憶させる（書き込む）ことができる。
以上、上記実施形態を参照して本願発明を説明したが、本願発明は、上述した実施形態に限定されるものではない。本願発明の構成及び詳細に、本願発明の範囲内において当業者が理解し得る様々な変更をすることができる。
例えば、制御装置３０は、１つの装置により構成されていたが、複数の装置により構成されていてもよい。例えば、制御装置３０は、制御信号出力部３１、指示信号出力部３２、及び、切替信号出力部３４を備える第１の装置と、スイッチ３３、及び、出力信号線４１を備える第２の装置と、により構成されていてもよい。
なお、上記各実施形態において制御装置３０の各機能は、回路等のハードウェアにより実現されていた。ところで、制御装置３０は、処理装置と、プログラム（ソフトウェア）を記憶する記憶装置と、を備えるとともに、処理装置がそのプログラムを実行することにより、各機能を実現するように構成されていてもよい。この場合、プログラムは、コンピュータが読み取り可能な記録媒体に記憶されていてもよい。例えば、記録媒体は、フレキシブルディスク、光ディスク、光磁気ディスク、及び、半導体メモリ等の可搬性を有する媒体である。
また、上記実施形態の他の変形例として、上述した実施形態及び変形例の任意の組み合わせが採用されてもよい。
＜付記＞
上記実施形態の一部又は全部は、以下の付記のように記載され得るが、以下には限られない。
上記実施形態の一部又は全部は、以下の付記のように記載され得るが、以下には限られない。
（付記１）
外部端子と、
データを記憶するメモリと、
前記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて前記メモリを制御する処理装置と、
前記処理装置を経由して前記外部端子と前記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
前記第１の伝送経路を構成するバスに、第１の方式に従って前記外部端子から前記処理装置へ前記制御信号を伝送させ、且つ、当該第１の方式よりも高速にデータを伝送可能な第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、前記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える切替手段と、
を備える被制御装置。
外部端子と、
データを記憶するメモリと、
前記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて前記メモリを制御する処理装置と、
前記処理装置を経由して前記外部端子と前記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
前記第１の伝送経路を構成するバスに、第１の方式に従って前記外部端子から前記処理装置へ前記制御信号を伝送させ、且つ、当該第１の方式よりも高速にデータを伝送可能な第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、前記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える切替手段と、
を備える被制御装置。
これによれば、伝送状態を第２の伝送状態に切り替えることにより、第２の方式に従って、外部端子とメモリとの間でデータを伝送することができる。従って、外部端子の数を増やすことなく、外部端子とメモリとの間でデータを迅速に伝送することができる。この結果、例えば、制御装置から入力されたデータをメモリに迅速に記憶させる（書き込む）ことができる。
（付記２）
付記１に記載の被制御装置であって、
前記複数のバスは、
前記第１の伝送経路の一部、及び、前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記外部端子に接続され、且つ、前記第１の方式及び前記第２の方式の任意の１つに従ってデータを伝送可能に構成されたバスである共用バスと、
前記第１の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記共用バスの、前記外部端子に接続されていない端部に接続可能に構成され、且つ、他方の端部が前記処理装置に接続された第１のバスと、
前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記共用バスの、前記外部端子に接続されていない端部に接続可能に構成された第２のバスと、
を含み、
前記切替手段は、
前記共用バスと前記第１のバスとを接続し且つ当該共用バスと前記第２のバスとを遮断した第１の接続状態と、当該共用バスと当該第１のバスとを遮断し且つ当該共用バスと当該第２のバスとを接続した第２の接続状態と、に接続状態が切り替わる第１のスイッチを含む被制御装置。
付記１に記載の被制御装置であって、
前記複数のバスは、
前記第１の伝送経路の一部、及び、前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記外部端子に接続され、且つ、前記第１の方式及び前記第２の方式の任意の１つに従ってデータを伝送可能に構成されたバスである共用バスと、
前記第１の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記共用バスの、前記外部端子に接続されていない端部に接続可能に構成され、且つ、他方の端部が前記処理装置に接続された第１のバスと、
前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記共用バスの、前記外部端子に接続されていない端部に接続可能に構成された第２のバスと、
を含み、
前記切替手段は、
前記共用バスと前記第１のバスとを接続し且つ当該共用バスと前記第２のバスとを遮断した第１の接続状態と、当該共用バスと当該第１のバスとを遮断し且つ当該共用バスと当該第２のバスとを接続した第２の接続状態と、に接続状態が切り替わる第１のスイッチを含む被制御装置。
（付記３）
付記２に記載の被制御装置であって、
前記複数のバスは、
前記第１の伝送経路の一部、及び、前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記メモリに接続され、且つ、前記第２の方式に従ってデータを伝送可能に構成されたバスである第３のバスと、
前記第１の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記第３のバスの、前記メモリに接続されていない端部に接続可能に構成され、且つ、他方の端部が前記処理装置に接続された第４のバスと、
を含み、
前記第２のバスは、前記共用バスに接続されていない端部が、前記第３のバスの、前記メモリに接続されていない端部に接続可能に構成され、
前記切替手段は、
前記第３のバスと前記第４のバスとを接続し且つ当該第３のバスと前記第２のバスとを遮断した第１の接続状態と、当該第３のバスと当該第４のバスとを遮断し且つ当該第３のバスと当該第２のバスとを接続した第２の接続状態と、に接続状態が切り替わる第２のスイッチを含む被制御装置。
付記２に記載の被制御装置であって、
前記複数のバスは、
前記第１の伝送経路の一部、及び、前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記メモリに接続され、且つ、前記第２の方式に従ってデータを伝送可能に構成されたバスである第３のバスと、
前記第１の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記第３のバスの、前記メモリに接続されていない端部に接続可能に構成され、且つ、他方の端部が前記処理装置に接続された第４のバスと、
を含み、
前記第２のバスは、前記共用バスに接続されていない端部が、前記第３のバスの、前記メモリに接続されていない端部に接続可能に構成され、
前記切替手段は、
前記第３のバスと前記第４のバスとを接続し且つ当該第３のバスと前記第２のバスとを遮断した第１の接続状態と、当該第３のバスと当該第４のバスとを遮断し且つ当該第３のバスと当該第２のバスとを接続した第２の接続状態と、に接続状態が切り替わる第２のスイッチを含む被制御装置。
（付記４）
付記３に記載の被制御装置であって、
前記切替手段は、
前記被制御装置に第１の切替信号が入力された場合に、前記第１のスイッチを前記第１の接続状態に切り替えるとともに、前記第２のスイッチを前記第１の接続状態に切り替えることにより前記伝送状態を前記第１の伝送状態に切り替え、一方、当該被制御装置に第２の切替信号が入力された場合に、前記第１のスイッチを前記第２の接続状態に切り替えるとともに、前記第２のスイッチを前記第２の接続状態に切り替えることにより前記伝送状態を前記第２の伝送状態に切り替えるように構成された被制御装置。
付記３に記載の被制御装置であって、
前記切替手段は、
前記被制御装置に第１の切替信号が入力された場合に、前記第１のスイッチを前記第１の接続状態に切り替えるとともに、前記第２のスイッチを前記第１の接続状態に切り替えることにより前記伝送状態を前記第１の伝送状態に切り替え、一方、当該被制御装置に第２の切替信号が入力された場合に、前記第１のスイッチを前記第２の接続状態に切り替えるとともに、前記第２のスイッチを前記第２の接続状態に切り替えることにより前記伝送状態を前記第２の伝送状態に切り替えるように構成された被制御装置。
（付記５）
付記１乃至付記４のいずれか一項に記載の被制御装置であって、
前記第１の方式は、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）方式であり、
前記第２の方式は、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）方式である被制御装置。
付記１乃至付記４のいずれか一項に記載の被制御装置であって、
前記第１の方式は、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）方式であり、
前記第２の方式は、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）方式である被制御装置。
（付記６）
付記１乃至付記５のいずれか一項に記載の被制御装置であって、
前記被制御装置は、光信号を受信する光トランシーバである被制御装置。
付記１乃至付記５のいずれか一項に記載の被制御装置であって、
前記被制御装置は、光信号を受信する光トランシーバである被制御装置。
ところで、光トランシーバにおいて、レーザ光の出力を制御するためには比較的多くの制御パラメータをメモリに予め記憶させておく必要がある。そのため、光トランシーバを製造する際に、光トランシーバが備えるメモリにデータを記憶させる工程の実行に要する時間が比較的長いという問題があった。従って、上記構成のように、本発明に係る被制御装置を光トランシーバに適用することにより、光トランシーバを製造するために要する時間を短縮することができる。
（付記７）
付記１乃至付記６のいずれか一項に記載の被制御装置であって、
前記メモリは、不揮発性メモリである被制御装置。
付記１乃至付記６のいずれか一項に記載の被制御装置であって、
前記メモリは、不揮発性メモリである被制御装置。
（付記８）
外部端子と、
データを記憶するメモリと、
前記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて前記メモリを制御する処理装置と、
前記処理装置を経由して前記外部端子と前記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
を備える被制御装置に適用され、
前記第１の伝送経路を構成するバスに、第１の方式に従って前記外部端子から前記処理装置へ前記制御信号を伝送させ、且つ、当該第１の方式よりも高速にデータを伝送可能な第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、前記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える、被制御方法。
外部端子と、
データを記憶するメモリと、
前記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて前記メモリを制御する処理装置と、
前記処理装置を経由して前記外部端子と前記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
を備える被制御装置に適用され、
前記第１の伝送経路を構成するバスに、第１の方式に従って前記外部端子から前記処理装置へ前記制御信号を伝送させ、且つ、当該第１の方式よりも高速にデータを伝送可能な第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、前記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える、被制御方法。
（付記９）
付記８に記載の被制御方法であって、
前記複数のバスは、
前記第１の伝送経路の一部、及び、前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記外部端子に接続され、且つ、前記第１の方式及び前記第２の方式の任意の１つに従ってデータを伝送可能に構成されたバスである共用バスと、
前記第１の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記共用バスの、前記外部端子に接続されていない端部に接続可能に構成され、且つ、他方の端部が前記処理装置に接続された第１のバスと、
前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記共用バスの、前記外部端子に接続されていない端部に接続可能に構成された第２のバスと、
を含み、
第１のスイッチが、前記共用バスと前記第１のバスとを接続し且つ当該共用バスと前記第２のバスとを遮断した第１の接続状態と、当該共用バスと当該第１のバスとを遮断し且つ当該共用バスと当該第２のバスとを接続した第２の接続状態と、に接続状態を切り替える、被制御方法。
付記８に記載の被制御方法であって、
前記複数のバスは、
前記第１の伝送経路の一部、及び、前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記外部端子に接続され、且つ、前記第１の方式及び前記第２の方式の任意の１つに従ってデータを伝送可能に構成されたバスである共用バスと、
前記第１の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記共用バスの、前記外部端子に接続されていない端部に接続可能に構成され、且つ、他方の端部が前記処理装置に接続された第１のバスと、
前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記共用バスの、前記外部端子に接続されていない端部に接続可能に構成された第２のバスと、
を含み、
第１のスイッチが、前記共用バスと前記第１のバスとを接続し且つ当該共用バスと前記第２のバスとを遮断した第１の接続状態と、当該共用バスと当該第１のバスとを遮断し且つ当該共用バスと当該第２のバスとを接続した第２の接続状態と、に接続状態を切り替える、被制御方法。
（付記１０）
付記９に記載の被制御方法であって、
前記複数のバスは、
前記第１の伝送経路の一部、及び、前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記メモリに接続され、且つ、前記第２の方式に従ってデータを伝送可能に構成されたバスである第３のバスと、
前記第１の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記第３のバスの、前記メモリに接続されていない端部に接続可能に構成され、且つ、他方の端部が前記処理装置に接続された第４のバスと、
を含み、
前記第２のバスは、前記共用バスに接続されていない端部が、前記第３のバスの、前記メモリに接続されていない端部に接続可能に構成され、
第２のスイッチが、前記第３のバスと前記第４のバスとを接続し且つ当該第３のバスと前記第２のバスとを遮断した第１の接続状態と、当該第３のバスと当該第４のバスとを遮断し且つ当該第３のバスと当該第２のバスとを接続した第２の接続状態と、に接続状態を切り替える、被制御方法。
付記９に記載の被制御方法であって、
前記複数のバスは、
前記第１の伝送経路の一部、及び、前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記メモリに接続され、且つ、前記第２の方式に従ってデータを伝送可能に構成されたバスである第３のバスと、
前記第１の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記第３のバスの、前記メモリに接続されていない端部に接続可能に構成され、且つ、他方の端部が前記処理装置に接続された第４のバスと、
を含み、
前記第２のバスは、前記共用バスに接続されていない端部が、前記第３のバスの、前記メモリに接続されていない端部に接続可能に構成され、
第２のスイッチが、前記第３のバスと前記第４のバスとを接続し且つ当該第３のバスと前記第２のバスとを遮断した第１の接続状態と、当該第３のバスと当該第４のバスとを遮断し且つ当該第３のバスと当該第２のバスとを接続した第２の接続状態と、に接続状態を切り替える、被制御方法。
（付記１１）
被制御装置が備える外部端子と接続可能に構成されるとともに、
前記被制御装置が備える処理装置にメモリを制御させるための制御信号を、第１の方式に従って、前記外部端子を介して当該被制御装置へ出力する制御信号出力手段と、
前記被制御装置が備える前記メモリとの間で直接にデータを授受するための指示信号を、前記第１の方式よりも高速にデータを伝送可能な第２の方式に従って、前記外部端子を介して当該被制御装置へ出力する指示信号出力手段と、
を備える制御装置。
被制御装置が備える外部端子と接続可能に構成されるとともに、
前記被制御装置が備える処理装置にメモリを制御させるための制御信号を、第１の方式に従って、前記外部端子を介して当該被制御装置へ出力する制御信号出力手段と、
前記被制御装置が備える前記メモリとの間で直接にデータを授受するための指示信号を、前記第１の方式よりも高速にデータを伝送可能な第２の方式に従って、前記外部端子を介して当該被制御装置へ出力する指示信号出力手段と、
を備える制御装置。
（付記１２）
付記１１に記載の制御装置であって、
第１の切替信号及び第２の切替信号のいずれか一方を出力する切替信号出力手段を備え、
前記制御信号出力手段は、前記第１の切替信号が出力される場合に前記制御信号を出力するように構成され、
前記指示信号出力手段は、前記第２の切替信号が出力される場合に前記指示信号を出力するように構成された制御装置。
付記１１に記載の制御装置であって、
第１の切替信号及び第２の切替信号のいずれか一方を出力する切替信号出力手段を備え、
前記制御信号出力手段は、前記第１の切替信号が出力される場合に前記制御信号を出力するように構成され、
前記指示信号出力手段は、前記第２の切替信号が出力される場合に前記指示信号を出力するように構成された制御装置。
（付記１３）
制御装置と被制御装置とを含む制御システムであって、
前記被制御装置は、
外部端子と、
データを記憶するメモリと、
前記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて前記メモリを制御する処理装置と、
前記処理装置を経由して前記外部端子と前記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
を備え、
前記制御装置は、
前記被制御装置が備える前記外部端子と接続可能に構成されるとともに、
前記被制御装置が備える前記処理装置に前記メモリを制御させるための制御信号を、第１の方式に従って、前記外部端子を介して当該被制御装置へ出力する制御信号出力手段と、
前記被制御装置が備える前記メモリとの間で直接にデータを授受するための指示信号を、前記第１の方式よりも高速にデータを伝送可能な第２の方式に従って、前記外部端子を介して当該被制御装置へ出力する指示信号出力手段と、
を備え、
前記被制御装置は、更に、
前記第１の伝送経路を構成するバスに、前記第１の方式に従って前記外部端子から前記処理装置へ前記制御信号を伝送させ、且つ、前記第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、前記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える切替手段を備える制御システム。
制御装置と被制御装置とを含む制御システムであって、
前記被制御装置は、
外部端子と、
データを記憶するメモリと、
前記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて前記メモリを制御する処理装置と、
前記処理装置を経由して前記外部端子と前記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
を備え、
前記制御装置は、
前記被制御装置が備える前記外部端子と接続可能に構成されるとともに、
前記被制御装置が備える前記処理装置に前記メモリを制御させるための制御信号を、第１の方式に従って、前記外部端子を介して当該被制御装置へ出力する制御信号出力手段と、
前記被制御装置が備える前記メモリとの間で直接にデータを授受するための指示信号を、前記第１の方式よりも高速にデータを伝送可能な第２の方式に従って、前記外部端子を介して当該被制御装置へ出力する指示信号出力手段と、
を備え、
前記被制御装置は、更に、
前記第１の伝送経路を構成するバスに、前記第１の方式に従って前記外部端子から前記処理装置へ前記制御信号を伝送させ、且つ、前記第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、前記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える切替手段を備える制御システム。
本発明は、制御装置から入力された制御信号によって制御される被制御装置、及び、光信号を受信する光トランシーバ等に適用可能である。
１ 制御システム
１０ 被制御装置
１１ 外部端子
１２ メモリ
１３ ＤＡＣ
１４ ＡＤＣ
１５ 処理装置
１６ 第１のスイッチ
１７ 第２のスイッチ
２１ 共用バス
２２ 第１のバス
２３ 第２のバス
２４ 第３のバス
２５ 第４のバス
２６ 切替信号線
３０ 制御装置
３１ 制御信号出力部
３２ 指示信号出力部
３３ スイッチ
３４ 切替信号出力部
４１ 出力信号線
４２ 切替信号線
１００ 被制御装置
１０１ 外部端子
１０２ メモリ
１０３ 処理装置
１０４ 切替部
ＢＵ バス
１０ 被制御装置
１１ 外部端子
１２ メモリ
１３ ＤＡＣ
１４ ＡＤＣ
１５ 処理装置
１６ 第１のスイッチ
１７ 第２のスイッチ
２１ 共用バス
２２ 第１のバス
２３ 第２のバス
２４ 第３のバス
２５ 第４のバス
２６ 切替信号線
３０ 制御装置
３１ 制御信号出力部
３２ 指示信号出力部
３３ スイッチ
３４ 切替信号出力部
４１ 出力信号線
４２ 切替信号線
１００ 被制御装置
１０１ 外部端子
１０２ メモリ
１０３ 処理装置
１０４ 切替部
ＢＵ バス
Claims (9)
- 外部端子と、
データを記憶するメモリと、
前記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて前記メモリを制御する処理装置と、
前記処理装置を経由して前記外部端子と前記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
前記第１の伝送経路を構成するバスに、第１の方式に従って前記外部端子から前記処理装置へ前記制御信号を伝送させ、且つ、当該第１の方式よりも高速にデータを伝送可能な第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、前記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える切替手段と、
を備える被制御装置。 - 請求項１に記載の被制御装置であって、
前記複数のバスは、
前記第１の伝送経路の一部、及び、前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記外部端子に接続され、且つ、前記第１の方式及び前記第２の方式の任意の１つに従ってデータを伝送可能に構成されたバスである共用バスと、
前記第１の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記共用バスの、前記外部端子に接続されていない端部に接続可能に構成され、且つ、他方の端部が前記処理装置に接続された第１のバスと、
前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記共用バスの、前記外部端子に接続されていない端部に接続可能に構成された第２のバスと、
を含み、
前記切替手段は、
前記共用バスと前記第１のバスとを接続し且つ当該共用バスと前記第２のバスとを遮断した第１の接続状態と、当該共用バスと当該第１のバスとを遮断し且つ当該共用バスと当該第２のバスとを接続した第２の接続状態と、に接続状態が切り替わる第１のスイッチを含む被制御装置。 - 請求項２に記載の被制御装置であって、
前記複数のバスは、
前記第１の伝送経路の一部、及び、前記第２の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記メモリに接続され、且つ、前記第２の方式に従ってデータを伝送可能に構成されたバスである第３のバスと、
前記第１の伝送経路の一部を構成するバスであり、且つ、一方の端部が前記第３のバスの、前記メモリに接続されていない端部に接続可能に構成され、且つ、他方の端部が前記処理装置に接続された第４のバスと、
を含み、
前記第２のバスは、前記共用バスに接続されていない端部が、前記第３のバスの、前記メモリに接続されていない端部に接続可能に構成され、
前記切替手段は、
前記第３のバスと前記第４のバスとを接続し且つ当該第３のバスと前記第２のバスとを遮断した第１の接続状態と、当該第３のバスと当該第４のバスとを遮断し且つ当該第３のバスと当該第２のバスとを接続した第２の接続状態と、に接続状態が切り替わる第２のスイッチを含む被制御装置。 - 請求項３に記載の被制御装置であって、
前記切替手段は、
前記被制御装置に第１の切替信号が入力された場合に、前記第１のスイッチを前記第１の接続状態に切り替えるとともに、前記第２のスイッチを前記第１の接続状態に切り替えることにより前記伝送状態を前記第１の伝送状態に切り替え、一方、当該被制御装置に第２の切替信号が入力された場合に、前記第１のスイッチを前記第２の接続状態に切り替えるとともに、前記第２のスイッチを前記第２の接続状態に切り替えることにより前記伝送状態を前記第２の伝送状態に切り替えるように構成された被制御装置。 - 請求項１乃至請求項４のいずれか一項に記載の被制御装置であって、
前記第１の方式は、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）方式であり、
前記第２の方式は、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）方式である被制御装置。 - 請求項１乃至請求項５のいずれか一項に記載の被制御装置であって、
前記被制御装置は、光信号を受信する光トランシーバである被制御装置。 - 請求項１乃至請求項６のいずれか一項に記載の被制御装置であって、
前記メモリは、不揮発性メモリである被制御装置。 - 外部端子と、
データを記憶するメモリと、
前記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて前記メモリを制御する処理装置と、
前記処理装置を経由して前記外部端子と前記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
を備える被制御装置に適用され、
前記第１の伝送経路を構成するバスに、第１の方式に従って前記外部端子から前記処理装置へ前記制御信号を伝送させ、且つ、当該第１の方式よりも高速にデータを伝送可能な第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、前記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える、被制御方法。 - 制御装置と被制御装置とを含む制御システムであって、
前記被制御装置は、
外部端子と、
データを記憶するメモリと、
前記外部端子を経由した制御信号を受け付け、当該受け付けた制御信号に基づいて前記メモリを制御する処理装置と、
前記処理装置を経由して前記外部端子と前記メモリとを接続する第１の伝送経路、及び、当該処理装置を迂回して当該外部端子と当該メモリとを直接に接続する第２の伝送経路のそれぞれを構成する複数のバスと、
を備え、
前記制御装置は、
前記被制御装置が備える前記外部端子と接続可能に構成されるとともに、
前記被制御装置が備える前記処理装置に前記メモリを制御させるための制御信号を、第１の方式に従って、前記外部端子を介して当該被制御装置へ出力する制御信号出力手段と、
前記被制御装置が備える前記メモリとの間で直接にデータを授受するための指示信号を、前記第１の方式よりも高速にデータを伝送可能な第２の方式に従って、前記外部端子を介して当該被制御装置へ出力する指示信号出力手段と、
を備え、
前記被制御装置は、更に、
前記第１の伝送経路を構成するバスに、前記第１の方式に従って前記外部端子から前記処理装置へ前記制御信号を伝送させ、且つ、前記第２の方式に従って当該処理装置と当該メモリとの間でデータを伝送させる第１の伝送状態と、前記第２の伝送経路を構成するバスに、当該第２の方式に従って当該外部端子と当該メモリとの間で直接にデータを伝送させる第２の伝送状態と、のいずれかに伝送状態を切り替える切替手段を備える制御システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010178335A JP5573476B2 (ja) | 2010-08-09 | 2010-08-09 | 被制御装置、被制御方法、制御装置、及び、制御システム |
| US13/198,329 US8606985B2 (en) | 2010-08-09 | 2011-08-04 | Controlled device to control switching between transmission paths for transmitting data at different rate |
| CN201110227214.9A CN102426560B (zh) | 2010-08-09 | 2011-08-09 | 受控设备和受控方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010178335A JP5573476B2 (ja) | 2010-08-09 | 2010-08-09 | 被制御装置、被制御方法、制御装置、及び、制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012038125A JP2012038125A (ja) | 2012-02-23 |
| JP5573476B2 true JP5573476B2 (ja) | 2014-08-20 |
Family
ID=45556942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010178335A Active JP5573476B2 (ja) | 2010-08-09 | 2010-08-09 | 被制御装置、被制御方法、制御装置、及び、制御システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8606985B2 (ja) |
| JP (1) | JP5573476B2 (ja) |
| CN (1) | CN102426560B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5843656B2 (ja) * | 2012-02-24 | 2016-01-13 | 三菱電機株式会社 | 情報処理装置及び情報処理方法 |
| JP5889735B2 (ja) * | 2012-07-05 | 2016-03-22 | カシオ計算機株式会社 | 半導体集積回路 |
| CN108073360B (zh) * | 2016-11-15 | 2024-01-23 | 三星电子株式会社 | 包括存储装置的计算装置以及计算装置的操作方法 |
| JP6924026B2 (ja) * | 2016-12-19 | 2021-08-25 | シナプティクス インコーポレイテッド | 半導体装置、ヒューマンインターフェース装置及び電子機器 |
| JP6815277B2 (ja) * | 2017-05-24 | 2021-01-20 | ルネサスエレクトロニクス株式会社 | 半導体装置及びデータ処理システム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336159B1 (en) * | 1997-06-25 | 2002-01-01 | Intel Corporation | Method and apparatus for transferring data in source-synchronous protocol and transferring signals in common clock protocol in multiple agent processing system |
| JPH11338687A (ja) * | 1998-05-25 | 1999-12-10 | Mitsubishi Electric Corp | プログラム書換システム |
| TW200834407A (en) * | 2007-02-05 | 2008-08-16 | Prolific Technology Inc | A storage device with automatic interface-switching function |
| US8150452B2 (en) * | 2007-11-16 | 2012-04-03 | Standard Microsystems Corporation | Providing a connection between a memory medium of a mobile device and an external device |
| JP2009295069A (ja) * | 2008-06-09 | 2009-12-17 | Sharp Corp | 双方向シリアルバスを内蔵する電子モジュール |
| ATE543139T1 (de) * | 2008-07-16 | 2012-02-15 | St Microelectronics Rousset | Schnittstelle zwischen einem doppelleitungsbus und einem einzelleitungsbus |
-
2010
- 2010-08-09 JP JP2010178335A patent/JP5573476B2/ja active Active
-
2011
- 2011-08-04 US US13/198,329 patent/US8606985B2/en active Active
- 2011-08-09 CN CN201110227214.9A patent/CN102426560B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012038125A (ja) | 2012-02-23 |
| CN102426560A (zh) | 2012-04-25 |
| US8606985B2 (en) | 2013-12-10 |
| US20120036295A1 (en) | 2012-02-09 |
| CN102426560B (zh) | 2016-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5573476B2 (ja) | 被制御装置、被制御方法、制御装置、及び、制御システム | |
| US9712901B2 (en) | Interconnection system, apparatus, and data transmission method | |
| JP2007535242A5 (ja) | ||
| JP2016004327A (ja) | 伝送装置 | |
| US20120265919A1 (en) | Interface device and wiring board | |
| US9461747B2 (en) | Optical transceiver including separate signal lines in addition to an SPI bus between a processor device and a logic device | |
| KR101666696B1 (ko) | Spi통신 장치 | |
| WO2013062109A1 (ja) | Ｉ／ｏデバイス制御システムおよびｉ／ｏデバイス制御方法 | |
| EP2075707A2 (en) | Method for transmitting audio streams and audio stream transmitting system thereof | |
| JP2007004271A (ja) | 半導体ディスク及び情報処理システム | |
| KR101561246B1 (ko) | 케이브이엠(kvm) 시스템 | |
| JP6375646B2 (ja) | 通信制御回路、データ通信システムおよび電力供給装置 | |
| JP6996757B2 (ja) | カード、システム、カードが実行する制御方法及びプログラム | |
| JP5071842B2 (ja) | データ配信装置 | |
| JP2013055414A (ja) | ホスト装置 | |
| US20230350818A1 (en) | Reduced controller loading and peripheral usage for displacement measurement device excitation | |
| JP6903843B2 (ja) | ノード | |
| JP2018061350A (ja) | 半導体装置、モータ制御システム、及び半導体装置の制御方法 | |
| US20180309663A1 (en) | Information processing apparatus, information processing system, and information processing method | |
| JP2009225304A (ja) | スイッチング方法及び装置 | |
| JP2011159290A (ja) | 処理装置 | |
| JP2010066818A (ja) | 半導体装置 | |
| JP2015011449A (ja) | Ｕｓｂデバイス、ｕｓｂシステム、データ転送方法、及びプログラム | |
| JP2006004038A (ja) | データ転送制御装置 | |
| JP2010224689A (ja) | デバイス制御システム、情報処理装置及びデバイス制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD07 | Notification of extinguishment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7427 Effective date: 20120718 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140401 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140424 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140603 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140616 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5573476 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |