JP2011159290A - 処理装置 - Google Patents

Abstract

【課題】 消費電力の低減を図る。
【解決手段】 処理装置１００は、処理回路４０、第１のプロセッサとしてのメインＣＰＵ１、第２のプロセッサとしてのサブＣＰＵ２、第１乃至第３のセレクタ４５〜４７を含む切替回路および電源スイッチ３を含む。処理回路４０は、第１の制御情報に基づき処理する。ＣＰＵ１は、第１、第２のモードで第２、第１の制御情報を生成、出力する。ＣＰＵ２は、第１のモードで第２の制御情報を受け、第１のモードで受けた第２の制御情報に基づき第３のモードで第１の制御情報を生成、出力する。切替回路は、第１のモードで第２の制御情報をＣＰＵ２に与え、第２のモードでＣＰＵ１が、第３のモードでＣＰＵ２が出力する第１の制御情報を処理回路４０に与える。電源スイッチ３は、第１および第３のモードでＣＰＵ２にその動作電力を供給し、第２のモードでは動作電力を供給しない。
【選択図】 図１

Description

本発明の実施形態は、処理装置に関する。

何らかの処理を行う処理装置に、メインＣＰＵと少なくとも１つのサブＣＰＵを備えて、上記の処理のうちの少なくとも一部をサブＣＰＵにより制御することが行われている。

特開２００９−１３２０５０号公報

サブＣＰＵは、制御対象となる処理が行われていない状態においても動作し続けているために、不必要な消費電力の増大を招いていた。

このような事情から、消費電力の低減を図ることが望まれていた。

実施形態の処理装置は、処理回路、第１のプロセッサ、第２のプロセッサ、切替回路および電源スイッチを含む。処理回路は、第１の制御情報に基づいた処理を行う。第１のプロセッサは、第１のモードにおいては前記第１の制御情報とは異なる第２の制御情報を生成して出力し、第２のモードにおいては前記第１の制御情報を生成して出力する。第２のプロセッサは、前記第１のモードにおいては前記第２の制御情報を受けて、第３のモードにおいては前記第１のモードにおいて受けた前記第２の制御情報に基づいて前記第１の制御情報を生成して出力する。切替回路は、前記第１のモードにおいては前記第１のプロセッサが出力する前記第２の制御情報を前記第２のプロセッサに与え、前記第２のモードにおいては前記第１のプロセッサが出力する前記第１の制御情報を前記処理回路に与え、前記第３のモードにおいては前記第２のプロセッサが出力する前記第１の制御情報を前記処理回路に与える。電源スイッチは、前記第１および第３のモードにおいては前記第２のプロセッサにその動作電力を供給し、前記第２のモードにおいては前記第２のプロセッサにその動作電力を供給しない。

第１の実施形態に係る処理装置の要部のブロック図。 図１に示す処理装置のモード毎の動作状態の一覧を表す図。 図１に示す処理装置の通信モードにおける動作状態を示す図。 図１に示す処理装置の制御モードにおける動作状態を示す図。 図１に示す処理装置の省電力モードにおける動作状態を示す図。 第２の実施形態に係る処理装置のブロック図。 第２の実施形態の変形例を示す図。

以下実施の形態を図面を用いて説明する。

［第１の実施形態］
図１は第１の実施形態に係る処理装置１００の要部のブロック図である。

処理装置１００は、メインＣＰＵ（central processing unit）１、サブＣＰＵ２、電源スイッチ３およびＡＳＩＣ（application-specific integrated circuit）４を含む。

メインＣＰＵ１は、処理装置１００の全体の動作を制御する。

サブＣＰＵ２は、ＡＳＩＣ４の動作を制御する。

電源スイッチ３は、メインＣＰＵ１が出力する切替信号を入力する。電源スイッチ３は、サブＣＰＵ２を動作させるための電力のサブＣＰＵ２への供給を入力した切替信号に応じてオン／オフする。

ＡＳＩＣ４は、その内部に、処理回路４０、パラレル変換器４１、シリアル変換器４２、バッファ４３，４４、第１乃至第３のセレクタ４５，４６，４７およびモードレジスタ４８が図１に示すような関係で構成されている。

処理回路４０は、処理装置１００で行うべき処理の少なくとも一部を実行する。処理装置１００は、例えばＭＦＰ（multi function peripheral）に組み込まれる。そしてこの場合には処理回路４０が行う処理は、例えばＭＦＰに備えられるメカ部品や周辺デバイスの制御である。なお、処理装置１００はＭＦＰへの組み込みには限定されず、処理回路４０が行う処理は任意で良い。ただし、処理回路４０は、省電力モードのときにはメインＣＰＵ１が制御し、そうでないときにはサブＣＰＵ２が制御する。

パラレル変換器４１は、メインＣＰＵ１からシリアルデータとして出力される制御情報を入力する。パラレル変換器４１は、入力した制御情報をパラレル化した上で出力する。

シリアル変換器４２は、第１のセレクタ４５がパラレルデータとして出力する制御情報を入力する。シリアル変換器４２は、入力した制御情報をシリアル化した上でメインＣＰＵ１に向けて出力する。

バッファ４３は、第２のセレクタ４６が出力する制御情報を入力する。バッファ４３は、入力した制御情報をサブＣＰＵ２に向けて出力する。

バッファ４４は、サブＣＰＵ２が出力する制御情報を入力する。バッファ４４は、入力した制御情報を第１のセレクタ４５、第３のセレクタ４７およびモードレジスタ４８に向けて出力する。

第１乃至第３のセレクタ４５，４６，４７は、２つの入力ポートＰ０，Ｐ１をそれぞれ有する。入力ポートＰ０，Ｐ１は、それぞれパラレルデータを入力する。第１のセレクタ４５は、バッファ４４が出力する制御情報を入力ポートＰ０から入力し、処理回路４０が出力する制御情報を入力ポートＰ１から入力する。第２のセレクタ４６は、処理回路４０が出力する制御情報を入力ポートＰ０から入力し、パラレル変換器４１が出力する制御情報を入力ポートＰ１から入力する。第３のセレクタ４７は、バッファ４４が出力する制御情報を入力ポートＰ０から入力し、パラレル変換器４１が出力する制御情報を入力ポートＰ１から入力する。第１乃至第３のセレクタ４５，４６，４７はそれぞれ、モードレジスタ４８が出力する切替信号に基づいて入力ポートＰ０，Ｐ１の一方を選択するか、あるいは入力ポートＰ０，Ｐ１のいずれも選択しない３つの状態のいずれかをとる。そして第１乃至第３のセレクタ４５，４６，４７は、入力ポートＰ０，Ｐ１の一方を選択している場合に、その選択している入力ポートから入力した制御情報を出力する。

モードレジスタ４８は、バッファ４４から出力される制御情報を入力する。モードレジスタ４８は、入力した制御情報に応じた３つの切替信号を生成し、第１乃至第３のセレクタ４５，４６，４７に向けてそれぞれ出力する。

次に以上のような処理装置１００の動作について説明する。

なお以下においては、処理回路４０の制御のための制御情報を第１の制御情報、メインＣＰＵ１からサブＣＰＵ２へと与える制御情報を第２の制御情報、サブＣＰＵ２からメインＣＰＵ１に与える制御情報を第３の制御情報、処理回路４０が出力する制御情報を第４の制御情報とそれぞれ称することとする。従って、第１乃至第４の制御情報とは、特定のコマンドを表すのではなく、複数のコマンドなどの情報を包括的に表す。

処理装置１００は、通信モード、制御モードおよび省電力モードの３つのモードを有する。通信モードは、第２および第３の制御情報をメインＣＰＵ１とサブＣＰＵ２との間で授受する。制御モードは、サブＣＰＵ２が出力する第１の制御情報に基づいて処理回路４０を制御する。省電力モードは、サブＣＰＵ２の動作を停止する。

さて、処理回路４０による処理を実行する必要があるときにメインＣＰＵ１は、電源スイッチ３をオンするような切替信号を出力する。従ってこのような状況にあっては、サブＣＰＵ２が動作する。そしてサブＣＰＵ２は、処理回路４０の動作状態に応じて通信モードおよび制御モードのいずれかを選択する。例えばサブＣＰＵ２は、第１の制御情報を処理回路４０に与える必要がある期間、ならびに第４の制御情報を処理回路４０から受ける必要がある期間に制御モードを選択し、それ以外の期間には通信モードを設定する。そしてサブＣＰＵ２は、選択したモードに応じた制御情報を出力する。そうするとモードレジスタ４８は、サブＣＰＵ２が出力した制御情報をバッファ４４を介して入力する。そしてモードレジスタ４８は、図２に示すような対応関係で、入力した制御情報に応じて第１乃至第３のセレクタ４５，４６，４７を制御するように切替信号を生成して出力する。

（通信モード）
通信モードに応じた制御情報を入力した場合にモードレジスタ４８は、第１のセレクタ４５に入力ポートＰ０を選択させ、第２のセレクタ４６に入力ポートＰ１を選択させ、そして第３のセレクタ４７には入力ポートＰ０，Ｐ１のいずれも選択させない。

図３は通信モードにおける処理装置１００の動作状態を示す図である。

通信モードにおいてメインＣＰＵ１は、サブＣＰＵ２へと与えるための第２の制御情報を必要に応じて生成し、出力する。第２のセレクタ４６は、入力ポートＰ１から入力した制御情報、すなわちパラレル変換器４１が出力した制御情報を選択して出力する。かくして、メインＣＰＵ１が第２の制御情報を出力したならば、この第２の制御情報は、パラレル変換器４１でパラレル化された上で、第２のセレクタ４６およびバッファ４３を介してサブＣＰＵ２に入力される。

また通信モードにおいては、サブＣＰＵ２は、メインＣＰＵ１へと与えるための第３の制御情報を必要に応じて生成し、出力する。第１のセレクタ４５は、入力ポートＰ０から入力した制御情報、すなわちバッファ４４が出力した制御情報を選択して出力する。かくして、サブＣＰＵ２が第３の制御情報を出力したならば、この第３の制御情報は、バッファ４４および第１のセレクタ４５を介してシリアル変換器４２に入力される。そして第３の制御情報は、シリアル変換器４２でシリアル化された上で、メインＣＰＵ１へと入力される。

以上のように通信モードにおいては、メインＣＰＵ１とサブＣＰＵ２との間で、第２の制御情報および第３の制御情報が授受される。

（制御モード）
制御モードに応じた制御情報を入力した場合にモードレジスタ４８は、第１のセレクタ４５には入力ポートＰ０，Ｐ１のいずれも選択させず、第２のセレクタ４６に入力ポートＰ０を選択させ、そして第３のセレクタ４７には入力ポートＰ０を選択させる。

図４は制御モードにおける処理装置１００の動作状態を示す図である。

制御モードにおいては、サブＣＰＵ２は、処理回路４０へと与えるための第１の制御情報を必要に応じて生成し、出力する。第３のセレクタ４７は、入力ポートＰ０から入力した制御情報、すなわちバッファ４４が出力した制御情報を選択して出力する。かくして、サブＣＰＵ２が第１の制御情報を出力したならば、この第１の制御情報は、バッファ４４および第３のセレクタ４７を介して処理回路４０に入力される。

処理回路４０は入力した第１の制御情報に応じた処理を実行する。そして処理回路４０は処理の実行に伴って第４の制御情報を生成し、出力する。第２のセレクタ４６は、入力ポートＰ０から入力した制御情報、すなわち処理回路４０が出力した第４の制御情報を選択して出力する。かくして、処理回路４０が出力した第４の制御情報は、第２のセレクタ４６およびバッファ４３を介してサブＣＰＵ２に入力される。

以上のように制御モードにおいては、処理回路４０での処理が、その実行状況を確認しながらサブＣＰＵ２によって制御される。

（省電力モード）
予め定められた条件が成立するとメインＣＰＵ１は、省電力モードを選択する。そしてこの場合にメインＣＰＵ１は、電源スイッチ３をオフするような切替信号を出力する。従って省電力モードにおいては、サブＣＰＵ２は動作しない。従って、サブＣＰＵ２は制御情報を出力せずに、バッファ４４の出力はオール０またはオール１となる。そしてこのようなオール０またはオール１の情報を入力した場合にモードレジスタは、第１のセレクタ４５には入力ポートＰ１を選択させ、第２のセレクタ４６には入力ポートＰ０，Ｐ１のいずれも選択させず、そして第３のセレクタ４７には入力ポートＰ１を選択させる。

図５は省電力モードにおける処理装置１００の動作状態を示す図である。

省電力モードにおいては、処理回路４０は通常行う処理の多くを実行しない。しかしながら処理回路４０は、省電力モード用の処理を限定的に実行する必要がある。処理装置１００がＭＦＰに組み込まれる場合の省電力モード用の処理としては、例えば次のような処理が考えられる。

・省電力モードを解除するためのトリガ条件の監視。

・機体カバーの開閉の監視。

・定着器の温度を通常時よりも低い待機温度に保持するための定着器の制御。

・定着器の予熱によりトナーが劣化するのを防止するためのファンの制御。

・光学部品の劣化を防止するために残量オゾンを強制排出するためのファンの制御。

メインＣＰＵ１は、省電力モード用の処理のための第１の制御情報を必要に応じて生成し、出力する。第３のセレクタ４７は、入力ポートＰ１から入力した制御情報、すなわちパラレル変換器４１が出力した制御情報を選択して出力する。かくして、メインＣＰＵ１が第１の制御情報を出力したならば、この第１の制御情報は、パラレル変換器４１でパラレル化された上で、第３のセレクタ４７を介して処理回路４０に入力される。

処理回路４０は入力した第１の制御情報に応じた処理を実行する。そして処理回路４０は処理の実行に伴って第４の制御情報を生成し、出力する。第１のセレクタ４５は、入力ポートＰ１から入力した制御情報、すなわち処理回路４０が出力した第４の制御情報を選択して出力する。かくして、処理回路４０が出力した第４の制御情報は、第１のセレクタ４５を介してシリアル変換器４２に入力される。そして第４の制御情報は、シリアル変換器４２でシリアル化された上で、メインＣＰＵ１へと入力される。

以上のように省電力モードにおいては、処理回路４０での処理が、その実行状況を確認しながらメインＣＰＵ１によって制御される。

以上のように処理装置１００によれば、通常の動作状態においては、サブＣＰＵ２がメインＣＰＵ１からの指示に応じて処理回路４０を制御する。これにより、メインＣＰＵ１の負担を軽減しつつ多機能化を実現することができる。あるいは、サブＣＰＵ２およびＡＳＩＣ４を、処理装置１００の本体に対して着脱可能なユニットとして構成することにより、機能拡張の柔軟性の高い処理装置１００が実現できる。

そして処理装置１００によればさらに、省電力モードにおいては、サブＣＰＵ２への電力供給をオフした上で、処理回路４０をメインＣＰＵ１により制御するので、省電力モードにおいてはサブＣＰＵ２による電力消費を無くし、さらなる消費電力の低減を図ることができる。

ところで、サブＣＰＵ２およびＡＳＩＣ４を含んだユニットを構成する場合には、サブＣＰＵ２とＡＳＩＣ４との間での制御情報の伝送には本実施形態のようにパラレル通信を使用することが一般的である。一方で、メインＣＰＵ１とＡＳＩＣ４との間での制御情報の伝送には、伝送速度および電装の観点から本実施形態のようにシリアル通信を使用することが一般的である。しかしながら処理装置１００においては、ＡＳＩＣ４にパラレル変換器４１およびシリアル変換器４２を備えることで、メインＣＰＵ１がサブＣＰＵ２および処理回路４０と制御情報を授受可能であり、上記のような効率的な動作が実現できる。

［第２の実施形態］
図６は第２の実施形態に係る処理装置２００のブロック図である。なお、図６において図１と同一部分には同一符号を付し、その詳細な説明は省略する。

処理装置２００は、サブＣＰＵ２、電源スイッチ３、ＡＳＩＣ４、メインＣＰＵ５およびＡＳＩＣ６を含む。すなわち処理装置２００は、処理装置１００におけるメインＣＰＵ１に代えてメインＣＰＵ５を備えるとともに、さらにＡＳＩＣ６を備える。そして処理装置２００では、メインＣＰＵ５およびＡＳＩＣ６がメインユニット２１０を構成し、サブＣＰＵ２およびＡＳＩＣ４がサブユニット２２０を構成する。

メインＣＰＵ５は、処理装置２００の全体の動作を制御する。

ＡＳＩＣ６は、その内部に、処理回路６０、バッファ６１、シリアル変換器６２、パラレル変換器６３、バッファ６４、第１のセレクタ６５、第２のセレクタ６６およびモードレジスタ６７が図６に示すような関係で構成されている。

処理回路６０は、処理装置２００で行うべき処理の少なくとも一部を実行する。処理装置２００は、例えばＭＦＰに組み込まれる。そしてこの場合には処理回路６０が行う処理は、例えばＭＦＰにおける基本的な機能を実現するための処理であり、処理回路４０が行う処理とは異なる。

バッファ６１は、メインＣＰＵ５が出力する制御情報を入力する。バッファ６１は、入力した制御情報を第１のセレクタ６５およびモードレジスタ６７に向けて出力する。

シリアル変換器６２は、第１のセレクタ４５の出力ポートＰ０がパラレルデータとして出力する制御情報を入力する。シリアル変換器６２は、入力した制御情報をシリアル化した上でＡＳＩＣ４に向けて出力する。

パラレル変換器６３は、ＡＳＩＣ４からシリアルデータとして出力される制御情報を入力する。パラレル変換器６３は、入力した制御情報をパラレル化した上で、第２のセレクタ６６に向けて出力する。

バッファ６４は、第２のセレクタ４６が出力する制御情報を入力する。バッファ６４は、入力した制御情報をメインＣＰＵ５に向けて出力する。

第１のセレクタ６５は、２つの出力ポートＰ０，Ｐ１を有する。出力ポートＰ０，Ｐ１は、それぞれパラレルデータを出力する。第１のセレクタ６５は、バッファ６１が出力する制御情報を入力し、出力ポートＰ０，Ｐ１のいずれかから出力する。第１のセレクタ６５は、モードレジスタ６７が出力する切替信号に基づいて出力ポートＰ０，Ｐ１の一方を選択する。

第２のセレクタ６６は、２つの入力ポートＰ０，Ｐ１を有する。第２のセレクタ６６は、パラレル変換器６３が出力する制御情報を入力ポートＰ０から入力し、処理回路６０が出力する制御情報を入力ポートＰ１から入力する。第２のセレクタ６６は、モードレジスタ６７が出力する切替信号に基づいて入力ポートＰ０，Ｐ１の一方を選択する。そして第２のセレクタ６６は、入力ポートＰ０，Ｐ１の一方を選択している場合に、その選択している入力ポートから入力した制御情報をバッファ６４に向けて出力する。

モードレジスタ６７は、バッファ６１から出力される制御情報を入力する。モードレジスタ６７は、入力した制御情報に応じて２状態のいずれかを表す切替信号を生成し、第１および第２のセレクタ６５，６６に向けてそれぞれ出力する。

次に以上のような処理装置２００の動作について説明する。

なお以下においては、処理回路４０の制御のための制御情報を第１の制御情報、メインＣＰＵ５からサブＣＰＵ２へと与える制御情報を第２の制御情報、サブＣＰＵ２からメインＣＰＵ５へと与える制御情報を第３の制御情報、処理回路４０が出力する制御情報を第４の制御情報、処理回路６０の制御のための制御情報を第５の制御情報、処理回路６０が出力する制御情報を第６の制御情報とそれぞれ称することとする。従って、第１乃至第６の制御情報とは、特定のコマンドを表すのではなく、複数のコマンドなどの情報を包括的に表す。

処理装置２００は、通信モード、制御モードおよび省電力モードの３つのモードを有する。通信モードは、処理回路４０の制御のための第１および第２の制御情報をメインＣＰＵ５とサブＣＰＵ２との間で授受する。制御モードは、サブＣＰＵ２が、通信モードにおいて受けた第１の制御情報に基づいて処理回路４０を制御する。省電力モードは、処理回路４０による処理を行わないが、処理回路６０による処理は行う。

いずれのモードにおいても、サブＣＰＵ２およびＡＳＩＣ４の動作は第１の実施形態と同様であるので、その詳細な説明は省略する。そして以下においては、メインＣＰＵ５およびＡＳＩＣ６の動作について説明する。

メインＣＰＵ５は、メインＣＰＵ１と同様にして電源スイッチ３を制御する。そしてメインＣＰＵ５は、電源スイッチ３をオンしている状態において、処理回路６０の動作状態に応じて通信モードおよび制御モードのいずれかを選択する。例えばメインＣＰＵ５は、第５の制御情報を処理回路６０に与える必要がある期間、ならびに第６の制御情報を処理回路６０から受ける必要がある期間に制御モードを選択し、それ以外の期間には通信モードを選択する。そしてメインＣＰＵ５は、選択したモードに応じた制御情報を出力する。そうするとモードレジスタ６７は、メインＣＰＵ５が出力した制御情報をバッファ６１を介して入力する。そしてモードレジスタ６７は、通信モードにおいては第１および第２のセレクタ６５，６６にいずれもポートＰ０を選択させ、また制御モードにおいては第１および第２のセレクタ６５，６６にいずれもポートＰ１を選択させるように切替信号を生成して出力する。

（通信モード）
通信モードにおいてメインＣＰＵ５は、サブＣＰＵ２へと与えるための第２の制御情報を必要に応じて生成し、出力する。第１のセレクタ６５は、第２の制御情報をバッファ６１を介して入力し、出力ポートＰ０から出力する。かくして、メインＣＰＵ５が第２の制御情報を出力したならば、この第２の制御情報は、シリアル変換器６２でシリアル化された上で、ＡＳＩＣ４へ向けて送出される。

また通信モードにおいては、第２のセレクタ６６は、入力ポートＰ０から入力した制御情報、すなわちパラレル変換器６３が出力した制御情報を選択して出力する。かくして、サブＣＰＵ２が第３の制御情報を出力し、これがＡＳＩＣ４からシリアルデータとして送出されたならば、この第３の制御情報はパラレル変換器６３によってパラレル化された上で、バッファ６４を介してメインＣＰＵ５に入力される。

以上のように通信モードにおいては、メインＣＰＵ５とサブＣＰＵ２との間で、第２の制御情報および第３の制御情報が授受される。

（制御モード）
制御モードにおいてメインＣＰＵ５は、処理回路６０へと与えるための第５の制御情報を必要に応じて生成し、出力する。第１のセレクタ６５は、第５の制御情報をバッファ６１を介して入力し、出力ポートＰ１から出力する。かくして、メインＣＰＵ５が第５の制御情報を出力したならば、この第５の制御情報は、バッファ６１および第１のセレクタ６５を介して処理回路６０に入力される。

処理回路６０は入力した第５の制御情報に応じた処理を実行する。そして処理回路６０は処理の実行に伴って第６の制御情報を生成し、出力する。第２のセレクタ６６は、入力ポートＰ１から入力した制御情報、すなわち処理回路６０が出力した第６の制御情報を選択して出力する。かくして、処理回路６０が出力した第６の制御情報は、第２のセレクタ６６およびバッファ６４を介してメインＣＰＵ５に入力される。

以上のように制御モードにおいては、処理回路６０での処理が、その実行状況を確認しながらメインＣＰＵ５によって制御される。

（省電力モード）
予め定められた条件が成立するとメインＣＰＵ５は、省電力モードを選択する。そしてメインＣＰＵ５は、電源スイッチ３をオフしている状態において、処理回路６０の動作状態に応じて第１および第２の制御状態のいずれかを選択する。例えばメインＣＰＵ５は、第５の制御情報を処理回路６０に与える必要がある期間、ならびに第６の制御情報を処理回路６０から受ける必要がある期間に第１の制御状態を選択し、それ以外の期間には第２の制御状態を選択する。そしてメインＣＰＵ５は、選択した制御状態に応じた制御情報を出力する。そうするとモードレジスタ６７は、メインＣＰＵ５が出力した制御情報をバッファ６１を介して入力する。そしてモードレジスタ６７は、第１の制御状態においては第１および第２のセレクタ６５，６６にいずれもポートＰ１を選択させ、また第２の制御状においては第１および第２のセレクタ６５，６６にいずれもポートＰ０を選択させるように切替信号を生成して出力する。つまり、第１および第２のセレクタ６５，６６は、第１の制御状態と制御モードとで同一の状態をなし、第２の制御状態と通信モードとで同一の状態をなす。そこで、第１の制御状態に応じた制御情報と通信モードに応じた制御情報とを同一としたり、第２の制御状態に応じた制御情報と制御モードに応じた制御情報とを同一としても良い。

第１の制御状態においてメインＣＰＵ５は、処理回路６０へと与えるための第５の制御情報を必要に応じて生成し、出力する。第１のセレクタ６５は、第５の制御情報をバッファ６１を介して入力し、出力ポートＰ１から出力する。かくして、メインＣＰＵ５が第５の制御情報を出力したならば、この第５の制御情報は、バッファ６１および第１のセレクタ６５を介して処理回路６０に入力される。

処理回路６０は入力した第５の制御情報に応じた処理を実行する。そして処理回路６０は処理の実行に伴って第６の制御情報を生成し、出力する。第２のセレクタ６６は、入力ポートＰ１から入力した制御情報、すなわち処理回路６０が出力した第６の制御情報を選択して出力する。かくして、処理回路６０が出力した第６の制御情報は、第２のセレクタ６６およびバッファ６４を介してメインＣＰＵ５に入力される。

以上のように第１の制御状態においては、処理回路６０での処理が、その実行状況を確認しながらメインＣＰＵ５によって制御される。

第２の制御状態においてメインＣＰＵ５は、ＡＳＩＣ４内の処理回路４０へと与えるための第１の制御情報を必要に応じて生成し、出力する。第１のセレクタ６５は、第１の制御情報をバッファ６１を介して入力し、出力ポートＰ０から出力する。かくして、メインＣＰＵ５が第１の制御情報を出力したならば、この第１の制御情報は、シリアル変換器６２でシリアル化された上で、ＡＳＩＣ４へ向けて送出される。そして第１の制御情報は、第１の実施形態で説明したように、処理回路４０へ入力される。

また第２の制御状態においては、第２のセレクタ６６は、入力ポートＰ０から入力した制御情報、すなわちパラレル変換器６３が出力した制御情報を選択して出力する。かくして、第１の実施形態で説明したようにして処理回路４０から出力された第４の制御情報がパラレルデータとしてＡＳＩＣ４から送出されたならば、この第４の制御情報はパラレル変換器６３によってパラレル化された上で、バッファ６４を介してメインＣＰＵ５に入力される。

以上のように第２の制御状態においては、処理回路４０での処理が、その実行状況を確認しながらメインＣＰＵ５によって制御される。

以上のように処理装置２００によれば、通常の動作状態においては、メインＣＰＵ５が処理回路６０を制御し、サブＣＰＵ２がメインＣＰＵ５からの指示に応じて処理回路４０を制御する。これにより、メインＣＰＵ５の負担を軽減しつつ多機能化を実現することができる。あるいは、サブＣＰＵ２およびＡＳＩＣ４を、処理装置２００の本体に対して着脱可能なユニットとして構成することにより、機能拡張の柔軟性の高い処理装置２００が実現できる。

そして処理装置２００によればさらに、省電力モードにおいては、サブＣＰＵ２への電力供給をオフした上で、処理回路４０および処理回路６０をメインＣＰＵ５により制御するので、省電力モードにおいてはサブＣＰＵ２による電力消費を無くし、さらなる消費電力の低減を図ることができる。なお、省電力モードにおいては、処理回路４０は省電力モード用の処理を限定的に実行するので、処理回路６０を制御する合間を利用してメインＣＰＵ５によって処理回路４０を制御することができる。

さらに処理装置２００においては、メインユニット２１０内およびサブユニット２２０内では、それぞれパラレル通信を使用しながら、メインユニット２１０とサブユニット２２０との間では、伝送速度および電装の観点から有利なシリアル通信を使用でき、上記のような効率的な動作が実現できる。

この実施形態は、次のような種々の変形実施が可能である。

第２の実施形態は、図７に示すように複数のサブユニット２２０を備えるように変形実施が可能である。なお、このような変形実施は、第１の実施形態においても同様に可能である。

第１乃至第３のセレクタ４５，４６，４７により選択回路を構成しているが、選択回路は同様な選択動作が行えればどのような具体的構成により実現されても良い。

パラレル変換器４１，６３およびシリアル変換器４２，６２は備えずに、メインＣＰＵ１，５とＡＳＩＣ４との間での情報伝送にパラレル通信を用いたり、サブＣＰＵ２とＡＳＩＣ４との間、メインＣＰＵ５とＡＳＩＣ６との間、ＡＳＩＣ４内およびＡＳＩＣ６内での情報伝送にシリアル通信を用いても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，５…メインＣＰＵ、２…サブＣＰＵ、３…電源スイッチ、４，６…ＡＳＩＣ、４０，６０…処理回路、４１，６３…パラレル変換器、４２，６２…シリアル変換器、４３，４４，６１，６４…バッファ、４５，６５…第１のセレクタ、４６，６６…第２のセレクタ、４７…第３のセレクタ、４８，６７…モードレジスタ、１００，２００…処理装置、２１０…メインユニット、２２０…サブユニット。

Claims (5)

1. 第１の制御情報に基づいた処理を行う処理回路と、
   第１のモードにおいては前記第１の制御情報とは異なる第２の制御情報を生成して出力し、第２のモードにおいては前記第１の制御情報を生成して出力する第１のプロセッサと、
   前記第１のモードにおいては前記第２の制御情報を受けて、第３のモードにおいては前記第１のモードにおいて受けた前記第２の制御情報に基づいて前記第１の制御情報を生成して出力する第２のプロセッサと、
   前記第１のモードにおいては前記第１のプロセッサが出力する前記第２の制御情報を前記第２のプロセッサに与え、前記第２のモードにおいては前記第１のプロセッサが出力する前記第１の制御情報を前記処理回路に与え、前記第３のモードにおいては前記第２のプロセッサが出力する前記第１の制御情報を前記処理回路に与える切替回路と、
   前記第１および第３のモードにおいては前記第２のプロセッサにその動作電力を供給し、前記第２のモードにおいては前記第２のプロセッサにその動作電力を供給しない電源スイッチとを具備した処理装置。
2. 前記第１のプロセッサは、前記第１および第２の制御情報をシリアルデータとして出力し、
   前記第２のプロセッサは、前記第２の制御情報をパラレルデータにて入力するとともに、前記第１の制御情報をパラレルデータとして出力し、
   前記処理回路は、前記第１の制御情報をパラレルデータにて入力し、
   かつ、前記第１のプロセッサがシリアルデータとして出力した前記第１および第２の制御情報をパラレルデータに変換して前記桐会回路に与えるパラレル変換器をさらに備える請求項１に記載の処理装置。
3. 前記第２のプロセッサは、前記第１のモードにおいては第３の制御情報を出力し、
   前記処理回路は、前記第２のモードにおいては第４の制御情報を出力し、
   前記切替回路は、前記第１のモードにおいては前記第３の制御情報を前記第１のプロセッサに与え、前記第２のモードにおいては前記第４の制御情報を前記第１のプロセッサに与える請求項１に記載の処理装置。
4. 前記第１のプロセッサは、前記第１および第２の制御情報をシリアルデータとして出力し、
   前記第２のプロセッサは、前記第２の制御情報をパラレルデータにて入力するとともに、前記第１および第３の制御情報をパラレルデータとして出力し、
   前記処理回路は、前記第１の制御情報をパラレルデータにて入力するとともに、前記第４の制御情報をパラレルデータとして出力し、
   かつ、前記第１のプロセッサがシリアルデータとして出力した前記第１および第２の制御情報をパラレルデータに変換して前記切替回路に与えるパラレル変換器と、
   前記第２のプロセッサおよび前記処理回路がパラレルデータとして出力した前記第３および第４の制御情報をシリアルデータに変換して前記切替回路に与えるシリアル変換器とをさらに具備する請求項３に記載の処理装置。
5. 前記第２のプロセッサは、前記第１および第３のモードにおいてはそれぞれのモードを表したモード情報を出力し、
   前記切替回路は、前記モード情報が前記第２のプロセッサから出力されているときには前記モード情報が表すモードで動作し、前記モード情報が前記第２のプロセッサから出力されていないときには前記第２のモードで動作する請求項１乃至請求項４のいずれか一項に記載の処理装置。

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