JP5889735B2

JP5889735B2 - 半導体集積回路

Info

Publication number: JP5889735B2
Application number: JP2012151068A
Authority: JP
Inventors: 西本　正輝; 正輝西本
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2012-07-05
Filing date: 2012-07-05
Publication date: 2016-03-22
Anticipated expiration: 2032-07-05
Also published as: US20140013133A1; CN103533219B; CN103533219A; US8914561B2; JP2014013525A

Description

本発明は、所定の処理を実行する複数の機能ブロックを１個の半導体に集積する半導体集積回路技術に関する。

一般にデジタルカメラ等の画像データを取り扱うＬＳＩ（半導体集積回路）には、入力された画像（データ）に対し、画像の加工を行うための画像処理回路（データ処理回路）が搭載されており、その画像処理回路の大半は、加算器、乗算器、除算器などの演算器で構成されている（例えば、特許文献１参照）。

この画像処理は、必ずこの処理が施される訳ではなく、場合によっては入力された画像を加工せず、そのまま出力する場合がある。
例えば、動画用フィルタ回路の場合、静止画撮影時は、動画用フィルタを掛けないことが要求される。その場合、着目画素のフィルタ係数を１に、着目画素以外のフィルタ係数を０にすることで、フィルタをＯＦＦすることができ、入力データをそのまま出力することができる。

図１は、従来のフィルタ回路の一実施例を示すブロック図である。
図１において、１０は半導体集積回路の中の水平フィルタである。
ここで、水平フィルタ１０は、記憶素子１０１〜１０５、乗算器１１１〜１１５、加算器１２１〜１２４で構成されている。

いま、この水平フィルタ１０のフィルタ機能をＯＦＦし、入力された画素データＴ０をそのまま出力するには、注目画素のデータをＴ８とすると、注目画素のデータＴ８と乗算する乗算器１１３のフィルタ係数Ｔ３を１に設定し、乗算器１１３以外のフィルタ係数Ｔ１、Ｔ２、Ｔ４、Ｔ５を０に設定する。この係数設定により、乗算器１１３の出力データＴ１３は、注目画素のデータＴ８と同じ値になり、乗算器１１１、１１２、１１４、１１５の出力データＴ１１、Ｔ１２、Ｔ１４、Ｔ１５は０となるので、最終段の加算器１２４の出力データ（フィルタ出力）Ｔ１９の値も、注目画素のデータＴ８と同じ値となり、水平フィルタ１０のフィルタ機能はＯＦＦ、すなわち、入力データがスルーしてそのまま出力されることになる。
しかしながら、この水平フィルタ１０では、入力データの変化によって、フィルタ回路を構成している乗算器や加算器が動作することで、多くの電力消費が発生する。

特開平７−３０３７４号公報

このように、従来のデータ処理回路を備えた半導体集積回路は、入力データの変化によって、データ処理回路を構成している演算器が動作し、電力を消費してしまうという課題があった。

本発明は、前記従来の課題を解決するために、半導体集積回路の消費電力を抑える技術を提供することを目的とする。

前記課題を解決するため、本発明のデータ処理回路を備えた半導体集積回路は、データ処理回路を備えた半導体集積回路であって、前記データ処理回路でデータ処理を行なう第１の経路と、前記データ処理回路をバイパスする、あるいは簡略化した回路でデータ処理を行なう第２の経路と、前記第１の経路へデータを通過させるか、抑止させるかを決定する第１のデータゲーティング回路と、前記第２の経路へデータを通過させるか、抑止させるかを決定する第２のデータゲーティング回路と、を備え、動作モードに応じて、前記第１のデータゲーティング回路でデータを抑止させるか、前記第２のデータゲーティング回路でデータを抑止させるかを排他的に決定し、データを抑止させた経路へのデータの入力を止めるために、前記第１のデータゲーティング回路と前記第２のデータゲーティング回路は、動作モードに応じた２値で表わされる１つの動作モード信号で、データを通過させるか、抑止させるかが決定され、前記第１のデータゲーティング回路と前記第２のデータゲーティング回路のどちらか一方は、前記動作モード信号を反転させる信号反転回路を備え、他方は信号反転回路を備えていないことを特徴とする。

なお、前記動作モードに応じて、前記第１のデータゲーティング回路でデータを抑止させるか、前記第２のデータゲーティング回路でデータを抑止させるかを排他的に決定し、データを抑止させた経路の回路へのクロックの入力も止めることが望ましい。

また、本発明の半導体集積回路は、前記データ処理回路は、複数の記憶素子と複数の演算器から構成されるフィルタ回路であって、前記フィルタ回路の出力タイミングと同じタイミングで、入力されたデータをそのまま出力する遅延回路と、前記フィルタ回路でデータをフィルタ処理する前記第１の経路と、前記フィルタ回路をバイパスして、前記遅延回路でデータをそのまま出力する前記第２の経路と、を備え、前記動作モードにおいて、前記フィルタ回路でデータをフィルタ処理するモードの場合は、前記第１のデータゲーティング回路をデータを通過させるように決定すると共に、前記第２のデータゲーティング回路をデータを抑止させるように決定し、前記フィルタ回路をバイパスするモードの場合は、前記第２のデータゲーティング回路をデータを通過させるように決定すると共に、前記第１のデータゲーティング回路をデータを抑止させるように決定することを特徴とする。

さらに、本発明の半導体集積回路は、前記データ処理回路は除算器であり、前記簡略化した回路はビットシフト回路であって、除数がビットシフトで実行可能かどうか判別する除数判別器と、前記除算器で除算を行なう前記第１の経路と、前記ビットシフト回路で除算を行なう前記第２の経路と、を備え、前記動作モードにおいて、前記除数判別器で除数がビットシフトで実行できない場合は、前記第１のデータゲーティング回路をデータを通過させるように決定すると共に、前記第２のデータゲーティング回路をデータを抑止させるように決定し、除数がビットシフトで実行可能な場合は、前記第２のデータゲーティング回路をデータを通過させるように決定すると共に、前記第１のデータゲーティング回路をデータを抑止させるように決定することを特徴とする。

本発明の半導体集積回路は、回路のスイッチングアクティビティを下げ、消費電力を抑えることができる。

従来のフィルタ回路の一実施例を示すブロック図である。本発明によるフィルタ回路のブロック図である。実施形態１による消費電力削減効果を示すチャートである。本発明による除算回路のブロック図である。実施形態２による消費電力削減効果を示すチャートである。

（実施形態１）
以下、本発明をデジタルカメラのフィルタ回路に適用した場合の実施の一形態について図面を参照して説明する。

図２は、本発明の一実施の形態に係るデジタルカメラのフィルタ回路のブロック図である。
図２において、１０は入力された画素データＴ０に対して水平方向にフィルタをかける水平フィルタ、２０は水平フィルタ１０の出力タイミングと同じタイミングで、入力された画素データＴ０をそのまま出力する遅延回路、３０は水平フィルタ１０を使用しない場合、水平フィルタ回路へ入力される画素データＴ０を０にマスクするマスク回路、４０は水平フィルタ１０を使用する場合、遅延回路２０へ入力される画素データＴ０を０にマスクするマスク回路、５０は本フィルタ回路の最終出力Ｔ２３が、水平フィルタ１０の出力Ｔ１９か、遅延回路２０の出力Ｔ２２かを選択する選択回路である。

ここで、水平フィルタ１０は、ラスタスキャンで入力される画素データＴ０を遅延させて、水平方向に複数の画素データを記憶させる記憶素子１０１〜１０５と、画素の位置によって決定されるフィルタ係数Ｔ１〜Ｔ５と画素データＴ６〜Ｔ１０を乗算する乗算器１１１〜１１５と、全ての乗算結果Ｔ１１〜Ｔ１５を加算する加算器１２１〜１２４で構成されている。また、遅延回路２０は、フィルタ回路１０の出力タイミングと同じタイミングで、入力された画素データＴ０をそのまま出力するための、記憶素子２０１〜２０３で構成されている。

以下、図２に基づいて本発明の実施例を具体的に説明する。
先ず、本フィルタ回路において、フィルタを適用する場合の動作について説明する。

入力される画素データＴ０はラスタスキャンで、１サイクルに１画素分のデータが入力される。入力された画素データＴ０は、フィルタＯＮ信号Ｔ２４が１（フィルタ機能ＯＮ）なので、マスク回路３０ではマスクされず、水平フィルタ１０に入力される。水平フィルタ１０では、記憶素子１０１〜１０５で、水平５画素分のデータを蓄積する。蓄積された水平５画素分のデータＴ６〜Ｔ１０は、蓄積された画素の位置によって決定されるフィルタ係数Ｔ１〜Ｔ５と、乗算器１１〜１１５により乗算され、その乗算結果Ｔ１１〜Ｔ１５は、後段の加算器１２１〜１２４で全て加算され、フィルタ処理されたデータＴ１９として、水平フィルタ１０から出力される。
この、マスク回路３０、水平フィルタ１０を経由する経路を第１の経路（図示しない、Ｐ１）とする。

一方、遅延回路２０は、フィルタＯＮ信号Ｔ２４が１（フィルタ機能ＯＮ）なので、画素データＴ０はマスク回路４０でマスクされ、出力データＴ２２は０となっている。
この、マスク回路４０、遅延回路２０を経由する経路を第２の経路（図示しない、Ｐ２）とする。

そして、選択回路５０は、フィルタＯＮ信号Ｔ２４が１（フィルタ機能ＯＮ）なので、水平フィルタ１０の出力Ｔ１９を選択し、本フィルタ回路の最終出力Ｔ２３は、フィルタ処理された画素データとして出力される。

次に、本フィルタ回路において、フィルタを適用しない（入力データをそのままスルーして出力する）場合の動作について説明する。

フィルタ機能ＯＮの場合と同様、入力される画素データＴ０はラスタスキャンで、１サイクルに１画素分のデータが入力される。入力された画素データＴ０は、フィルタＯＮ信号Ｔ２４が０（フィルタ機能ＯＦＦ）なので、第２の経路Ｐ２のマスク回路４０ではマスクされず、遅延回路２０に入力される。遅延回路２０は、フィルタ回路１０の出力タイミングと同じタイミングで、入力された画素データＴ０をそのまま出力するための、記憶素子２０１〜２０３で構成されているので、本実施例においては、出力データＴ２２の値は、入力された画素データＴ０の内容はそのままで、３クロック分遅延したデータとなって出力される。

一方、水平フィルタ１０は、フィルタＯＮ信号Ｔ２４が０（フィルタ機能ＯＦＦ）なので、第１の経路Ｐ１では画素データＴ０はマスク回路３０でマスクされ、出力データＴ１９は０となっている。また、水平フィルタ１０の入力データは０に固定されている、すなわち入力データの変化が無いため、水平フィルタ１０を構成する乗算器１１１〜１１５、加算器１２１〜１２４は動作せず、水平フィルタ１０の消費電力は大幅に低減する。
そして、選択回路５０は、フィルタＯＮ信号Ｔ２４が０（フィルタ機能ＯＦＦ）なので、遅延回路２０の出力Ｔ２２を選択し、本フィルタ回路の最終出力Ｔ２３は、入力された画素データをそのままスルーした画素データとして出力される。

このように本発明による半導体集積回路は、フィルタ処理を行なう水平フィルタ１０を備えた第１の経路Ｐ１と、入力画素データをそのままスルーして出力する遅延回路２０を備えた第２の経路Ｐ２の２系統の経路を備え、フィルタを適用する場合と適用しない場合で、第１の経路Ｐ１と第２の経路Ｐ２とを排他的に選択し、動作させない回路の入力をマスクすることで、回路の動作を止めることを特徴としている。

また、本実施例では、動作させない回路に入力される画素データを０にマスクしたが、水平フィルタ１０、遅延回路２０を駆動するクロックＴ２５を止めることでも、同様の消費電力削減効果を得ることが可能である。

なお、各回路の構成は、前記実施形態１に例示したものは一例であり、これに限られるものではない。

図３は、実施形態１による消費電力削減効果を示すチャートである。
図３のＦＬＴは、入力された画素データにフィルタを適用しない（入力データをそのままスルーして出力する）場合、従来技術のように、フィルタ回路の中の着目画素のフィルタ係数を１に、着目画素以外のフィルタ係数を０にすることにより、入力データをそのままスルーして出力した時の消費電力である。また、図３のＦＬＴ＿Ｌｏｗ＿Ｐｏｗｅｒは、本発明の実施形態１で説明したように、フィルタ回路の動作を止めて、遅延回路で出力タイミングを合わせて、入力データをスルー出力する場合の消費電力である。
図３で示すように、ＦＬＴ＿Ｌｏｗ＿Ｐｏｗｅｒは、ＦＬＴに比べて、消費電力が約半分に抑えられているのがわかる。

（実施形態２）
以下、本発明をデジタルカメラの除算回路に適用した場合の実施の一形態について図面を参照して説明する。

デジタルカメラでは、画像を縮小する処理が必ず必要で、その縮小処理には、一般的に除算器が用いられる。この縮小処理における画像の縮小率は、動画と静止画で異なっており、動画の場合は、イメージセンサデバイスから入力される画像サイズが、規格化されたサイズ（ＶＧＡ等）が大部分のため、縮小率は÷２、÷４、÷８、というようなビットシフトで実現できる場合が多い。一方、静止画の場合は、イメージセンサデバイスから入力される画像サイズが、規格化されたサイズではないため、ビットシフトでは実現できない縮小率であることがほとんどである。

図４は、前記のようなデジタルカメラの特徴に鑑みた、本発明の一実施の形態に係るデジタルカメラの除算回路のブロック図である。
図４において、６０は半導体集積回路の中の除算回路である。
ここで、除算回路６０は、除算器６０１、ビットシフト回路６０２、除数Ｓ１がビットシフトで実現できるか判断し、そのビットシフト量Ｓ２を求める除数判断回路６０３、除数Ｓ１がビットシフトで実現できる場合、除算器６０１へ入力される被除数Ｓ０を０にマスクするマスク回路６０４、除数Ｓ１がビットシフトで実現できない場合、ビットシフト回路６０２へ入力される被除数Ｓ０を０にマスクするマスク回路６０５、本除算回路６０から出力される商Ｓ６が、除算器６０１の出力Ｓ５か、ビットシフト回路６０２の出力Ｓ４かを選択する選択回路６０６で構成されている。

以下、図４に基づいて本発明の実施例を具体的に説明する。
先ず、本除算回路において、除算の除数がビットシフトで実現できない場合の動作について説明する。

被除数Ｓ０はマスク回路６０４、６０５へ入力される。また、除数Ｓ１は除算器６０１と除数判断回路６０３へ入力される。除数判断回路６０３は、入力された除数Ｓ１が、２、４、８、というような、除算がビットシフトで実現が可能かどうか判断し、入力された除数Ｓ１がビットシフトで実現できないため、除算器ＯＮ信号Ｓ３を１（ビットシフト不可）で出力する。マスク回路６０４へ入力された被除数Ｓ０は、除算器ＯＮ信号Ｓ３が１（ビットシフト不可）なので、マスク回路６０４ではマスクされず、除算器６０１へ入力される。さらに、除算器６０１には、除数Ｓ１が入力されているので、除算器６０１は、被除数Ｓ０を除数Ｓ１で除算して、除算結果Ｓ４を出力する。
この、マスク回路６０４、除算器６０１を経由する経路を第１の経路（図示しない、Ｐ１´）とする。

一方、マスク回路６０５へ入力された被除数Ｓ０は、除算器ＯＮ信号Ｓ３が１（ビットシフト不可）なので、マスク回路６０５でマスクされ、ビットシフト回路６０２の出力データＳ５は０となっている。
この、マスク回路６０５、ビットシフト回路６０２を経由する経路を第２の経路（図示しない、Ｐ２´）とする。

そして、選択回路６０６は、除算器ＯＮ信号Ｓ３が１（ビットシフト不可）なので、除算器６０１の出力Ｓ４を選択し、本除算回路の商Ｓ６は、除算回路６０１により得られた除算結果として出力される。

次に、本除算回路において、除算の除数がビットシフトで実現可能な場合の動作について説明する。

被除数Ｓ０はマスク回路６０４、６０５へ入力される。また、除数Ｓ１は除算器６０１と除数判断回路６０３へ入力される。除数判断回路６０３は、入力された除数Ｓ１が、２、４、８、というような、除算がビットシフトで実現が可能かどうか判断し、除算がビットシフトで実現可能なため、除算器ＯＮ信号Ｓ３を０（ビットシフト可能）で出力する。また、入力された除数Ｓ１に対応するビットシフト量Ｓ２を出力する。このビットシフト量Ｓ２は、例えば、除数Ｓ１が２の場合は１、除数Ｓ１が４の場合は２、除数Ｓ１が８の場合は３、・・・という値となる。第１の経路Ｐ１´のマスク回路６０４へ入力された被除数Ｓ０は、除算器ＯＮ信号Ｓ３が０（ビットシフト可能）なので、マスク回路６０４でマスクされ、除算器６０１の出力データＳ４は０となっている。

一方、第１の経路Ｐ２´のマスク回路６０５へ入力された被除数Ｓ０は、除算器ＯＮ信号Ｓ３が０（ビットシフト可能）なので、マスク回路６０５ではマスクされず、ビットシフト回路６０２に入力される。さらに、ビットシフト回路６０２には、除数判断回路６０３からビットシフト量Ｓ２が入力されているので、ビットシフト回路６０２は、被除数Ｓ０をビットシフト量Ｓ２だけビットシフトして、除算結果Ｓ５を出力する。

そして、選択回路６０６は、除算器ＯＮ信号Ｓ３が０（ビットシフト可能）なので、ビットシフト回路６０２の出力Ｓ５を選択し、本除算回路の商Ｓ６は、ビットシフトにより得られた除算結果として出力される。

このように本発明による半導体集積回路は、除算器６０１を備えた第１の経路Ｐ１´と、ビットシフト回路６０２を備えた第２の経路Ｐ２´の２系統の経路を備え、除算の除数がビットシフトで実現可能な場合と、実現できない場合で、第１の経路Ｐ１´と第２の経路Ｐ２´とを排他的に選択し、動作させない回路の入力をマスクすることで、回路の動作を止めることを特徴としている。

なお、各回路の構成は、前記実施形態２に例示したものは一例であり、これに限られるものではない。

図５は、実施形態２による消費電力削減効果を示すチャートである。
図５のＤＩＶは、除算を行なう場合、従来技術のように、除数が、２、４、８、というような、除算がビットシフトで実現可能な演算を、除算器を使って演算した時の消費電力である。また、図５のＤＩＶ＿Ｌｏｗ＿Ｐｏｗｅｒは、除算をビットシフト回路で実行した場合の消費電力である。
図５で示すように、ＤＩＶ＿Ｌｏｗ＿Ｐｏｗｅｒは、ＤＩＶに比べて、消費電力が１／１０以下に抑えられているのがわかる。

前記実施形態１、２で説明したように、本発明の半導体集積回路は、データ処理回路でデータ処理を行なう第１の経路Ｐ１（Ｐ１´）と、データ処理回路をバイパスする、あるいは簡略化した回路でデータ処理を行なう第２の経路Ｐ２（Ｐ２´）と、を備え、動作モードに応じて、第１の経路Ｐ１（Ｐ１´）と第２の経路Ｐ２（Ｐ２´）を排他的に選択し、選択されない経路の回路へのデータの入力を止めるようにした。

そして、このように構成された本発明の半導体集積回路は、データ処理回路をバイパスする、あるいは簡略化した回路でデータ処理を行なうことができる場合は、データ処理回路の動作を止めることができるので、回路全体のスイッチングアクティビティを下げ、消費電力を大幅に抑えることができる。

以下に、本出願の特許請求の範囲に記載された発明を付記する。
＜付記＞
［請求項１］
データ処理回路を備え、前記データ処理回路でデータ処理を行なうか、前記データ処理回路をバイパスする、あるいは簡略化した回路でデータ処理を行なうかの動作モードを有する半導体集積回路において、
前記データ処理回路でデータ処理を行なう第１の経路と、
前記データ処理回路をバイパスする、あるいは簡略化した回路でデータ処理を行なう第２の経路と、を備え、
前記動作モードに応じて、前記第１の経路と前記第２の経路を排他的に選択し、選択されない経路の回路へのデータの入力を止めることを特徴とする半導体集積回路。
［請求項２］
前記動作モードに応じて、前記第１の経路と前記第２の経路を排他的に選択し、選択されない経路の回路へのクロックの入力を止めることを特徴とする請求項１記載の半導体集積回路。
［請求項３］
請求項１記載の半導体集積回路であって、
複数の記憶素子と複数の演算器から構成されるフィルタ回路と、
前記フィルタ回路の出力タイミングと同じタイミングで、入力されたデータをそのまま出力する遅延回路と、を備え、
前記フィルタ回路でデータをフィルタ処理するか、前記フィルタ回路をバイパスして、前記遅延回路でデータをそのまま出力するかの動作モードを有する半導体集積回路において、
前記フィルタ回路でデータをフィルタ処理する第１の経路と、
前記フィルタ回路をバイパスして、前記遅延回路でデータをそのまま出力する第２の経路と、を備え、
前記動作モードにおいて、前記フィルタ回路でデータをフィルタ処理するモードの場合は、前記第１の経路を選択すると共に、前記第２の経路へのデータの入力を止め、前記フィルタ回路をバイパスするモードの場合は、前記第２の経路を選択すると共に、前記第１の経路へのデータの入力を止めることを特徴とする半導体集積回路。
［請求項４］
請求項１記載の半導体集積回路であって、
除算器と、
ビットシフト回路と、
除数がビットシフトで実行可能かどうか判別する除数判別器と、を備えた半導体集積回路において、
前記除算器で除算を行なう第１の経路と、
前記ビットシフト回路で除算を行なう第２の経路と、を備え、
前記除数判別器で除数がビットシフトで実行できない場合は、前記第１の経路を選択すると共に、前記第２の経路へのデータの入力を止め、除数がビットシフトで実行可能な場合は、前記第２の経路を選択すると共に、前記第１の経路へのデータの入力を止めることを特徴とする半導体集積回路。

１０水平フィルタ
１０１記憶素子
１０２記憶素子
１０３記憶素子
１０４記憶素子
１０５記憶素子
１１１乗算器
１１２乗算器
１１３乗算器
１１４乗算器
１１５乗算器
１２１加算器
１２２加算器
１２３加算器
１２４加算器
２０遅延回路
２０１記憶素子
２０２記憶素子
２０３記憶素子
３０マスク回路
４０マスク回路
５０選択回路
６０除算回路
６０１除算器
６０２ビットシフト回路
６０３除数判別回路
６０４マスク回路
６０５マスク回路
６０６選択回路
Ｔ０画素データ
Ｔ１フィルタ係数
Ｔ２フィルタ係数
Ｔ３フィルタ係数
Ｔ４フィルタ係数
Ｔ５フィルタ係数
Ｔ６画素データ
Ｔ７画素データ
Ｔ８画素データ
Ｔ９画素データ
Ｔ１０画素データ
Ｔ１１乗算結果
Ｔ１２乗算結果
Ｔ１３乗算結果
Ｔ１４乗算結果
Ｔ１５乗算結果
Ｔ１６加算結果
Ｔ１７加算結果
Ｔ１８加算結果
Ｔ１９フィルタ出力
Ｔ２０画素データ
Ｔ２１画素データ
Ｔ２２画素データ
Ｔ２３最終出力
Ｔ２４フィルタＯＮ信号
Ｔ２５クロック
Ｓ０被除数
Ｓ１除数
Ｓ２ビットシフト量
Ｓ３除算器ＯＮ信号
Ｓ４除算結果
Ｓ５除算結果
Ｓ６商

Claims

データ処理回路を備えた半導体集積回路であって、
前記データ処理回路でデータ処理を行なう第１の経路と、
前記データ処理回路をバイパスする、あるいは簡略化した回路でデータ処理を行なう第２の経路と、
前記第１の経路へデータを通過させるか、抑止させるかを決定する第１のデータゲーティング回路と、
前記第２の経路へデータを通過させるか、抑止させるかを決定する第２のデータゲーティング回路と、を備え、
動作モードに応じて、前記第１のデータゲーティング回路でデータを抑止させるか、前記第２のデータゲーティング回路でデータを抑止させるかを排他的に決定し、データを抑止させた経路へのデータの入力を止めるために、前記第１のデータゲーティング回路と前記第２のデータゲーティング回路は、動作モードに応じた２値で表わされる１つの動作モード信号で、データを通過させるか、抑止させるかが決定され、前記第１のデータゲーティング回路と前記第２のデータゲーティング回路のどちらか一方は、前記動作モード信号を反転させる信号反転回路を備え、他方は信号反転回路を備えていないことを特徴とする半導体集積回路。
前記動作モードに応じて、前記第１のデータゲーティング回路でデータを抑止させるか、前記第２のデータゲーティング回路でデータを抑止させるかを排他的に決定し、データを抑止させた経路の回路へのクロックの入力も止めることを特徴とする請求項１記載の半導体集積回路。
前記データ処理回路は、複数の記憶素子と複数の演算器から構成されるフィルタ回路であって、
前記フィルタ回路の出力タイミングと同じタイミングで、入力されたデータをそのまま出力する遅延回路と、
前記フィルタ回路でデータをフィルタ処理する前記第１の経路と、
前記フィルタ回路をバイパスして、前記遅延回路でデータをそのまま出力する前記第２の経路と、を備え、
前記動作モードにおいて、前記フィルタ回路でデータをフィルタ処理するモードの場合は、前記第１のデータゲーティング回路をデータを通過させるように決定すると共に、前記第２のデータゲーティング回路をデータを抑止させるように決定し、前記フィルタ回路をバイパスするモードの場合は、前記第２のデータゲーティング回路をデータを通過させるように決定すると共に、前記第１のデータゲーティング回路をデータを抑止させるように決定することを特徴とする請求項１又は２に記載の半導体集積回路。
前記データ処理回路は除算器であり、前記簡略化した回路はビットシフト回路であって、
除数がビットシフトで実行可能かどうか判別する除数判別器と、
前記除算器で除算を行なう前記第１の経路と、
前記ビットシフト回路で除算を行なう前記第２の経路と、を備え、
前記動作モードにおいて、前記除数判別器で除数がビットシフトで実行できない場合は、前記第１のデータゲーティング回路をデータを通過させるように決定すると共に、前記第２のデータゲーティング回路をデータを抑止させるように決定し、除数がビットシフトで実行可能な場合は、前記第２のデータゲーティング回路をデータを通過させるように決定すると共に、前記第１のデータゲーティング回路をデータを抑止させるように決定することを特徴とする請求項１又は２に記載の半導体集積回路。