CN103533219A - 半导体集成电路 - Google Patents

Abstract

本发明提供一种抑制半导体集成电路的功耗的半导体集成电路。在该半导体集成电路中，具备：通过数据处理电路(水平滤波器10)执行数据处理的第1路径P1；和将数据处理电路(水平滤波器10)设为旁路或者通过简化的电路(延迟电路20)进行数据处理的第2路径P2。而且，半导体集成电路按照动作模式排他地选择第1路径和第2路径，并停止向没有被选择的路径的电路输入数据。由此抑制功耗。

Description

半导体集成电路

关于本申请，主张以2012年7月5日申请的日本国专利申请特愿2012-151068号为基础的优先权，将该基础申请的内容全部援引到本申请中。

技术领域

本发明涉及将执行规定的处理的多个功能块集成到一个半导体中的半导体集成电路技术。

背景技术

一般，在对数码相机等图像数据进行处理的LSI(半导体集成电路)中搭载对所输入的图像数据进行图像加工的图像处理电路(数据处理电路)。该图像处理电路大部分由加法运算器、乘法运算器、除法运算器等运算器构成(例如，参照JP特开平7-30374号公报)。

但是，并非必须执行该图像处理。根据情况，有时也对所输入的图像数据的图像不进行加工而直接输出。

例如，在图像处理电路为运动图像用滤波器电路的情况下，在静止图像摄影时，要求不施加运动图像用滤波器。在这种情况下，通过设关注像素的滤波器系数为1，关注像素以外的滤波器系数为0，从而能够使滤波器功能变为无效，能够直接输出输入数据。

图1为表示现有的滤波器电路的一实施例的框图。

图1中，10为半导体集成电路中的水平滤波器。

在此，水平滤波器10由存储元件101～105、乘法运算器111～115、加法运算器121～124构成。

现在，设该水平滤波器10的滤波器功能变为无效，直接输出所输入的像素数据T0。若将关注像素的数据设为T8，则将与关注像素的数据T8相乘的乘法运算器113的滤波器系数T3设定为1，将乘法运算器113以外的滤波器系数T1、T2、T4、T5设定为0。通过该系数设定，乘法运算器113的输出数据T13成为与关注像素的数据T8相同的值。此外，乘法运算器111、112、114、115的输出数据T11、T12、T14、T15成为0。因此，最终级的加法运算器124的输出数据(滤波器输出)T19的值成为与关注像素的数据T8相同的值。即，水平滤波器10的滤波器功能变为无效，输入数据通过(through)并直接被输出。

但是，在该水平滤波器10中，即使在不需要输入数据的处理的情况下，由于构成水平滤波器10的乘法运算器或加法运算器也会工作，因此产生较多的功耗。

如上那样，存在以下课题：具备现有的数据处理电路的半导体集成电路即使在不需要由数据处理电路执行的数据处理的情况下，构成数据处理电路的运算器也会工作，因此会消耗电力。

发明内容

本发明的目的在于提供一种解决上述现有的课题来抑制半导体集成电路的功耗的技术。

为了解决上述课题，本发明的半导体集成电路的特征在于，具备数据处理电路，且具有是通过上述数据处理电路执行数据处理、还是将上述数据处理电路设为旁路或者通过简化的电路执行数据处理的动作模式，该半导体集成电路的特征在于，具备：

通过上述数据处理电路执行数据处理的第1路径；和

将上述数据处理电路设为旁路、或者通过简化的电路执行数据处理的第2路径，

按照上述动作模式，排他地选择上述第1路径和上述第2路径，停止向没有被选择的路径的电路输入数据。

此外，本发明的半导体集成电路的特征在于，具备：由多个存储元件和多个运算器构成的滤波器电路；和

在与上述滤波器电路的输出定时相同的定时，直接输出所输入的数据的延迟电路，且

该半导体集成电路具有是通过上述滤波器电路对数据进行滤波处理、还是将上述滤波器电路设为旁路并通过上述延迟电路直接输出数据的动作模式，

所述半导体集成电路具备：通过上述滤波器电路对数据进行滤波处理的第1路径；和

将上述滤波器电路设为旁路并通过上述延迟电路直接输出数据的第2路径，

在上述动作模式中，在通过上述滤波器电路对数据进行滤波处理的模式下，选择上述第1路径并且停止向上述第2路径输入数据，在将上述滤波器电路设为旁路的模式下，选择上述第2路径并且停止向上述第1路径输入数据。

此外，本发明的半导体集成电路的特征在于，具备：

除法运算器；

位移电路；

除数判断器，其判断是否能够通过位移来执行除数；

通过上述除法运算器执行除法运算的第1路径；和

通过上述位移电路执行除法运算的第2路径，

在上述除数判断器中，在不能通过位移来执行除数的情况下，选择上述第1路径并且停止向上述第2路径输入数据，在能通过位移执行除数的情况下，选择上述第2路径并且停止向上述第1路径输入数据。

通过本发明的半导体集成电路，能够抑制功耗。

附图说明

图1为表示现有的滤波器电路的一实施例的框图。

图2为本发明的滤波器电路的框图。

图3为表示实施方式1的功耗削减效果的图表。

图4为本发明的除法运算电路的框图。

图5为表示实施方式2的功耗削减效果的图表。

具体实施方式

(实施方式1)

以下，参照附图对将本发明适用于数码相机的滤波器电路时的实施方式进行说明。

图2为本发明的一实施方式涉及的数码相机的滤波器电路的框图。

图2中，10为对所输入的像素数据T0在水平方向上实施滤波的水平滤波器。此外，20为在与水平滤波器10的输出定时相同的定时下直接输出所输入的像素数据T0的延迟电路。此外，30为在不使用水平滤波器10的情况下将输入到水平滤波器电路的像素数据T0屏蔽为0的掩模(mask)电路。此外，40为在使用水平滤波器10的情况下将输入到延迟电路20的像素数据T0屏蔽为0的屏蔽电路。此外，50为本滤波器电路的最终输出T23选择水平滤波器10的输出T19或者延迟电路20的输出T22的选择电路。

在此，水平滤波器10由存储元件101～105、乘法运算器111～115、加法运算器121～124构成。

存储元件101～105使采用光栅扫描输入的像素数据T0延迟，并在水平方向上存储多个像素数据。

乘法运算器111～115将根据像素的位置决定的滤波器系数T1～T5与像素数据T6～T10相乘。

加法运算器121～124将所有的乘法运算结果T11～T15相加。

此外，延迟电路20由用于在与滤波器电路10的输出定时相同的定时下直接输出所输入的像素数据T0的存储元件201～203构成。

以下，基于图2具体地说明本发明的实施例。

首先，对在本滤波器电路中适用滤波器时的动作进行说明。

所输入的像素数据T0通过光栅扫描在1周期中输入1像素量的数据。滤波器有效信号T24为1(滤波器功能有效)，因此所输入的像素数据T0在屏蔽电路30中不被屏蔽，而是被输入到水平滤波器10中。水平滤波器10中，由存储元件101～105蓄积水平5像素量的数据。通过乘法运算器111～115，相乘所蓄积的水平5像素量的数据T6～T10与根据所蓄积的像素的位置决定的滤波器系数T1～T5。其乘法运算结果T11～T15在后级的加法运算器121～124中被全部相加，并作为被滤波处理的数据T19而从水平滤波器10输出。

将该经由屏蔽电路30、水平滤波器10的路径设为第1路径(未图示，P1)。

另一方面，在延迟电路20中，由于滤波器有效信号T24为1(滤波器功能有效)，因此像素数据T0被屏蔽电路40屏蔽，输出数据T22成为0。

将这个经由屏蔽电路40、延迟电路20的路径设为第2路径(未图示，P2)。

而且，由于滤波器有效信号T24为1(滤波器功能有效)，因此选择电路50选择水平滤波器10的输出T19。因此，在本滤波器电路的最终输出T23中输出被滤波处理的像素数据。

接下来，对在本滤波器电路中不适用滤波器(直接使输入数据通过后输出)时的动作进行说明。

与滤波器功能有效的情况相同，所输入的像素数据T0采用光栅扫描在1周期中输入1像素量的数据。由于滤波器有效信号T24为0(滤波器功能无效)，因此所输入的像素数据T0在第2路径P2的屏蔽电路40中没有被屏蔽，而是被输入到延迟电路20中。延迟电路20由用于在与滤波器电路10的输出定时相同的定时下直接输出所输入的像素数据T0的存储元件201～203构成。因此，在本实施例中，输出数据T22的值成为所输入的像素数据T0的内容保持原样但延迟了3时钟量的数据而被输出。

另一方面，水平滤波器10中，由于滤波器有效信号T24为0(滤波器功能无效)，在第1路径P1中像素数据T0被屏蔽电路30屏蔽，输出数据T19成为0。此外，水平滤波器10的输入数据被固定为0。即，输入数据没有变化，因此构成水平滤波器10的乘法运算器111～115、加法运算器121～124不工作，水平滤波器10的功耗大幅降低。

而且，由于滤波器有效信号T24为0(滤波器功能无效)，选择电路50选择延迟电路20的输出T22。因此，本滤波器电路的最终输出T23中，输出直接使所输入的像素数据通过而得到的像素数据。

如上那样，本发明的半导体集成电路具备以下两个系统的路径：具备执行滤波处理的水平滤波器10的第1路径P1；和具备直接使输入像素数据通过后进行输出的延迟电路20的第2路径P2。因此，特征在于，在适用滤波器的情况下和不适用滤波器的情况下，对第1路径P1和第2路径P2进行排他选择，通过对不工作的电路的输入进行屏蔽，从而停止电路的动作。

此外，在本实施例中，将输入到不工作的电路中的像素数据屏蔽为0。但是，通过停止对水平滤波器10、延迟电路20进行驱动的时钟T25，也能得到同样的功耗削减效果。

另外，对于各电路的结构而言，在上述实施方式1中例示的结构只是一例，并不限于该例。

图3为表示实施方式1的功耗削减效果的图表。

图3的FLT为现有技术的情况下的功耗。即，是在所输入的像素数据中不适用滤波器(直接使输入数据通过来进行输出)的情况下，通过将滤波器电路中的关注像素的滤波器系数设为1，将关注像素以外的滤波器系数设为0，从而直接使输入数据通过而进行输出时的功耗。此外，图3的FLT_Low_Power为本发明的实施方式1的情况下的功耗。即，为在所输入的像素数据中不适用滤波器(直接使输入数据通过而进行输出)的情况下，停止滤波器电路的动作，在延迟电路中与输出定时一致地直接输出输入数据时的功耗。

如图3所示那样，可知FLT_Low_Power与FLT相比，功耗被抑制到大约一半。

(实施方式2)

以下，参照附图对将本发明适用于数码相机的除法运算电路时的一实施方式进行说明。

在数码相机中，必须具备缩小图像的处理，且在该缩小处理中一般采用除法运算器。该缩小处理中的图像的缩小率在运动图像和静止图像中不同。例如，在运动图像的情况下，从影像传感器设备输入的图像尺寸大部分为被归一化的尺寸(VGA等)，因此能够以缩小率为÷2、÷4、÷8之类的位移实现的情况较多。另一方面，在静止图像的情况下，从影像传感器设备输入的图像尺寸不是被归一化的尺寸。因此，几乎为无法通过位移实现的缩小率。

图4为针对这种数码相机的特征的本发明的一实施方式涉及的数码相机的除法运算电路的框图。

图4中，60为半导体集成电路中的除法运算电路。

在此，除法运算电路60由除法运算器601、位移电路602、除数判断电路603、屏蔽电路604、屏蔽电路605、选择电路606构成。

除数判断电路603判断除数S1是否能够采用位移来实现，并求得该位移量S2。

屏蔽电路604在除数S1能够通过位移实现的情况下，将向除法运算器601输入的被除数S0屏蔽为0。

屏蔽电路605在不能通过位移实现除数S1的情况下，将向位移电路602输入的被除数S0屏蔽为0。

选择电路606对从该除法运算电路60输出的商S6选择为除法运算器601的输出S4或位移电路602的输出S5。

以下，基于图4，具体说明本发明的实施例。

首先，在该除法运算电路中，对无法通过位移实现除法运算的除数时的动作进行说明。

被除数S0被输入到屏蔽电路604、605。此外，除数S1被输入到除法运算器601和除数判断电路603。除数判断电路603判断所输入的除数S1为2、4、8之类的除法运算是否能通过位移来实现。在该例的情况下，由于所输入的除数S1不能通过位移来实现，因此采用1(不可位移)输出除法运算器有效信号S。由于除法运算器有效信号S3为1(不可位移)，因此向屏蔽电路604输入的被除数S0没有被屏蔽电路604屏蔽，被输入到除法运算器601中。进而，在除法运算器601中，由于没有输入除数S1，因此除法运算器601将被除数S0除以除数S1并输出除法运算结果S4。

将该经由屏蔽电路604、除法运算器601的路径称作第1路径(未图示，P1′)。

另一方面，由于除法运算器有效信号S3为1(不可位移)，因此向屏蔽电路605输入的被除数S0被屏蔽电路605屏蔽。因此，位移电路602的输出数据S5成为0。

将该经由屏蔽电路605、位移电路602的路径称作第2路径(未图示，P2′)。

而且，由于除法运算器有效信号S3为1(不可位移)，因此选择电路606选择除法运算器601的输出S4。因此，该除法运算电路的商S6成为由除法运算电路601得到的除法运算结果。

接下来，在该除法运算电路60中，对可通过位移实现除法运算的除数时的动作进行说明。

被除数S0被输入到屏蔽电路604、605。此外，除数S1被输入到除法运算器601和除数判断电路603。除数判断电路603判断所输入的除数S1为2、4、8之类的除法运算可否通过位移来实现。在该例的情况下，由于除法运算可通过位移来实现，因此采用0(能位移)输出除法运算器有效信号S3。此外，输出与所输入的除数S1相对应的位移量S2。该位移量S2成为在例如除数S1为2时为1、在除数S1为4时为2、在除数S1为8时为3、…之类的值。由于除法运算器有效信号S3为0(能位移)，因此输入到第1路径P1′的屏蔽电路604中的被除数S0被屏蔽电路604屏蔽。因此，除法运算器601的输出数据S4成为0。

另一方面，由于除法运算器有效信号S3为0(能位移)，因此向第2路径P2′的屏蔽电路605输入的被除数S0在屏蔽电路605中没有被屏蔽。因此，被除数S0被输入到位移电路602中。进而，从除数判断电路603向位移电路602输入位移量S2。因此，位移电路602使被除数S0仅位移位移量S2，并输出除法运算结果S5。

而且，由于除法运算器有效信号S3为0(能位移)，因此选择电路606选择位移电路602的输出S5。因此，该除法运算电路的商S6成为由位移电路602得到的除法运算结果。

如上述那样，本发明的半导体集成电路具备以下两个系统的路径：具备除法运算器601的第1路径P1′；和具备位移电路602的第2路径P2′。因此，特征在于，在可通过位移来实现除法运算的除数的情况下和不能通过位移来实现除法运算的除数的情况下，排他地选择第1路径P1′和第2路径P2′，通过将不工作的电路的输入屏蔽，从而停止电路的动作。

另外，对于各电路的结构而言，在上述实施方式2中例示的是一例，并不限于这些例子。

图5为表示实施方式2的功耗削减效果的图表。

图5的DIV为现有技术的功耗。即，是在执行除法运算时使用除法运算器对除数为2、4、8之类的可通过位移实现除法运算的运算进行了运算时的功耗。此外，图5的DIV_Low_Power为本发明的实施方式2的情况下的功耗。即，是由位移电路602执行了除法运算时的功耗。

如图5所示那样，可知DIV_Low_Power与DIV相比，功耗被抑制到1/10以下。

如上述实施方式1、2所说明那样，本发明的半导体集成电路具备：采用数据处理电路执行数据处理的第1路径P1(P1′)；和将数据处理电路作为旁路、或者采用简化电路执行数据处理的第2路径P2(P2′)。而且，按照动作模式，排他地选择第1路径P1(P1′)和第2路径P2(P2′)，停止向没有被选择的路径的电路输入数据。

而且，在如上那样构成的本发明的半导体集成电路能够将数据处理电路作为旁路、或者以简化电路执行数据处理的情况下，能够停止数据处理电路的动作。因此，能够降低电路整体的开关占空比率(switching activity)，并大幅抑制功耗。

Claims (4)

1.一种半导体集成电路，其具备数据处理电路，且具有是通过上述数据处理电路执行数据处理、还是将上述数据处理电路设为旁路或者通过简化的电路执行数据处理的动作模式，该半导体集成电路的特征在于，具备：

通过上述数据处理电路执行数据处理的第1路径；和

将上述数据处理电路设为旁路、或者通过简化的电路执行数据处理的第2路径，

按照上述动作模式，排他地选择上述第1路径和上述第2路径，停止向没有被选择的路径的电路输入数据。

2.根据权利要求1所述的半导体集成电路，其特征在于，

按照上述动作模式，排他地选择上述第1路径和上述第2路径，停止向没有被选择的路径的电路输入时钟。

3.根据权利要求1所述的半导体集成电路，其特征在于，

该半导体集成电路具备：

由多个存储元件和多个运算器构成的滤波器电路；和

在与上述滤波器电路的输出定时相同的定时，直接输出所输入的数据的延迟电路，且

该半导体集成电路具有是通过上述滤波器电路对数据进行滤波处理、还是将上述滤波器电路设为旁路并通过上述延迟电路直接输出数据的动作模式，

所述半导体集成电路具备：通过上述滤波器电路对数据进行滤波处理的第1路径；和

将上述滤波器电路设为旁路并通过上述延迟电路直接输出数据的第2路径，

在上述动作模式中，在通过上述滤波器电路对数据进行滤波处理的模式下，选择上述第1路径并且停止向上述第2路径输入数据，在将上述滤波器电路设为旁路的模式下，选择上述第2路径并且停止向上述第1路径输入数据。

4.根据权利要求1所述的半导体集成电路，其特征在于，

该半导体集成电路具备：

除法运算器；

位移电路；和

除数判断器，其判断是否能够通过位移来执行除数，且

该半导体集成电路具备：

通过上述除法运算器执行除法运算的第1路径；和

通过上述位移电路执行除法运算的第2路径，

在上述除数判断器中，在不能通过位移来执行除数的情况下，选择上述第1路径并且停止向上述第2路径输入数据，在能通过位移执行除数的情况下，选择上述第2路径并且停止向上述第1路径输入数据。

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