JP4999632B2

JP4999632B2 - 半導体集積回路

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Publication number: JP4999632B2
Application number: JP2007266860A
Authority: JP
Inventors: 貴子西山; 秀男伊東
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2007-10-12
Filing date: 2007-10-12
Publication date: 2012-08-15
Anticipated expiration: 2027-10-12
Also published as: CN101408587A; JP2009097879A; US20090106610A1; CN101408587B; TW200925627A; US7788565B2; TWI380040B

Description

本発明は、テストを容易化するためのスキャンテスト機能を備えた半導体集積回路に関する。

一般に大規模集積回路（以下、ＬＳＩという）の市場出荷時にはＬＳＩテスタによる良否判定テストが行われる。この際に使用されるテストパターンは、ＬＳＩを構成する複数の論理回路の中で、できる限り多くの故障箇所を見つけ出すことが必要である。

しかしながら、ＬＳＩの大規模化に伴い、全ての論理回路をテストしようとするとテストベクタ量やテスト時間が膨大になる。そこで、この問題を解決するために、いわゆるテスト容易化設計（Design For Testability）が行われている。

テスト容易化設計は、ＬＳＩのテストの方針をＬＳＩの設計の段階で固め、ＬＳＩの中にテスト回路を組み込んでおく設計手法である。ＬＳＩのテストを容易に行えるかどうかの基本的な指標として、観測性（Observability）と制御性（Controllability）という概念がある。「観測性が良い」回路とは、回路内のあるノードについて、その論理値を外部から観測しやすいものをいい、「制御性が良い」回路とは、回路内のあるノードの論理値を外部からのデータ入力によって設定しやすいものをいう。回路の観測性と制御性が良いほど、有効なテストパターンを容易に作成でき、その結果ＬＳＩを構成する論理回路の故障検出率も向上する。この観測性と制御性を高めたテスト回路の１つにスキャンテスト回路がある。

スキャンテスト回路とは、ＬＳＩ内の各論理回路に対応して、フリップフロップを配置した回路であり、複数のフリップフロップをチェーン状に接続してシフトレジスタを形成し、各フリップフロップに取り込まれたデータを次々とシフトするシフト動作と、各論理回路の出力を各フリップフロップに取り込むキャプチャ動作とを行うものである。

即ち、最初のシフト動作によって、各フリップフロップのデータをテスト信号として各論理回路に与え、次にキャプチャ動作によって各論理回路の出力データを各フリップフロップに取り込む。そして、次のシフト動作によって各フリップフロップに取り込まれた各論理回路の出力データを最終段のフリップフロップから時系列的に得る。そして、そのようにして得られた各論理回路の出力データとその期待値とを比較することにより、各論理回路の良否判定が行われる。尚、スキャンテスト回路については、特許文献１に記載されている。
特開２００１−５９８５６号公報

ところで、デジタル回路とアナログ回路とを混載した半導体集積回路においても、上述のスキャンテスト回路が組み込まれている。しかしながら、スキャンテスト時にシフトレジスタの許容動作周波数は、アナログ回路の許容動作周波数より高い場合がほとんどである。このため、スキャンテスト時に、高周波数のフリップフロップの出力信号がアナログ回路に伝播すると、アナログ回路の許容入力周波数を超えてしまい、アナログ回路の破壊に至る危険性があった。

本発明の半導体集積回路は、第１の回路と、前記第１の回路に対応して設けられた複数のフリップフロップと、スキャンテスト時に前記複数のフリップフロップをチェーン状に接続してシフトレジスタを形成する複数のセレクタと、スキャンテスト時における前記シフトレジスタの許容動作周波数に比して、低い許容動作周波数を有する第２の回路と、前記フリップフロップの出力信号が入力され、通常動作時には前記フリップフロップの出力信号を前記第２の回路に伝播可能にすると共に、スキャンテスト時には前記フリップフロップの出力信号を前記第２の回路に伝播不可能にするように制御するゲート回路と、を備えることを特徴とする。

本発明の半導体集積回路によれば、スキャンテスト時にはフリップフロップの出力信号を、許容動作周波数の低い回路（例えば、アナログ回路）に伝播しないようにしたので、そのような回路の破壊を防止することができる。

以下、本発明の実施形態による半導体集積回路について、図面を参照しながら説明する。図１は、半導体集積回路の構成を示す図である。デジタル回路１０とアナログ回路２０とが同じ半導体チップ上に設けられている。デジタル回路１０において、６個の第１のフリップフロップＦＦ１〜第６のフリップフロップＦＦ６が設けられ、個々のフリップフロップに対応して、第１のセレクタＳＥＬ１〜第６のセレクタＳＥＬ６が設けられている。

第１のフリップフロップＦＦ１〜第６のフリップフロップＦＦ６は、Ｄ型フリップフロップ（遅延フリップフロップ回路）であり、クロック入力端子ＣＬＫＩＮから入力されるクロックＣＬＫが、各フリップフロップのクロック端子に共通に入力される。これにより、第１のフリップフロップＦＦ１〜第６のフリップフロップＦＦ６は、クロックＣＬＫの立ち上がりに応じてデータを取り込み、次のクロックＣＬＫの立ち上がりに応じて、取り込んだデータを出力するように構成されている。実際の半導体集積回路においては、さらに多数のフリップフロップが設けられており、例えばトランジスタ数が２万個〜３万個の半導体集積回路においては、フリップフロップの数は３００個〜５００個である。

第１のセレクタＳＥＬ１〜第６のセレクタＳＥＬ６は、入力端子０と入力端子１を備え、スキャンイネーブル信号入力端子ＥＮＢＩＮに入力されるスキャンイネーブル信号に応じて選択状態が制御される。この例では、スキャンイネーブル信号が「１」の時は、入力端子１を選択し、スキャンイネーブル信号が「０」の時は、入力端子０を選択するように構成されている。

また、組合せ論理回路１４は、スキャンテストの対象となる回路であって、ＡＮＤ回路、ＮＡＮＤ回路、インバータ回路等を含んで構成されている。

以下、各フリップフロップ、各セレクタ、組合せ論理回路１４の接続関係について説明する。第１のセレクタＳＥＬ１の入力端子０には第１の入力端子ＩＮ１が接続され、入力端子１にはスキャンテスト信号が入力される入力端子ＳＣＡＮＩＮが接続されている。そして、第１のセレクタＳＥＬ１の出力信号は、第１のフリップフロップＦＦ１に入力される。第１のフリップフロップＦＦ１の出力信号は、組合せ論理回路１４と第２のセレクタＳＥＬ２の入力端子１に印加される。

また、第２のセレクタＳＥＬ２の入力端子０には第２の入力端子ＩＮ２が接続され、第２のセレクタＳＥＬ２の出力信号は、第２のフリップフロップＦＦ２に入力される。第２のフリップフロップＦＦ２の出力信号は組合せ論理回路１４と第３のセレクタＳＥＬ３の入力端子１に印加される。

また、同様に、第３のセレクタＳＥＬ３の入力端子０には第３の入力端子ＩＮ３が接続され、第３のセレクタＳＥＬ３の出力信号は、第３のフリップフロップＦＦ３に入力される。第３のフリップフロップＦＦ３の出力信号は組合せ論理回路１４と第４のセレクタＳＥＬ４の入力端子１に印加される。

また、第４のセレクタＳＥＬ４の入力端子０には、組合せ論理回路１４の第１の出力信号が印加され、第４のセレクタＳＥＬ４の出力信号は、第４のフリップフロップＦＦ４に入力される。第４のフリップフロップＦＦ４の出力信号は、第５のセレクタＳＥＬ５の入力端子１に印加されると共に、第１のＡＮＤ回路１１（本発明のゲート回路の一例）に入力される。

また、第５のセレクタＳＥＬ５の入力端子０には、組合せ論理回路１４の第２の出力信号が印加され、第５のセレクタＳＥＬ５の出力信号は、第５のフリップフロップＦＦ５に入力される。第５のフリップフロップＦＦ５の出力信号は、第６のセレクタＳＥＬ６の入力端子１に印加されると共に、第２のＡＮＤ回路１２（本発明のゲート回路の一例）に入力される。

また、第６のセレクタＳＥＬ６の入力端子０には、組合せ論理回路１４の第３の出力信号が印加され、第６のセレクタＳＥＬ６の出力信号は、第６のフリップフロップＦＦ６に入力される。第６のフリップフロップＦＦ６の出力信号は、スキャン信号出力端子ＳＣＡＮＯＵＴから出力されると共に、ＯＲ回路１３（本発明のゲート回路の一例）に入力される。

第１のＡＮＤ回路１１と第２のＡＮＤ回路１２にはスキャンテストモード信号の反転された信号が入力され、ＯＲ回路１３にはスキャンテストモード信号が入力される。スキャンテストモード信号はスキャンテストの有効・無効状態を示す信号であり、この例ではスキャンテストモード信号が「１」の時はスキャンテストが有効であること、即ちスキャンテスト時であることを示し、スキャンテストモード信号が「０」の時はスキャンテストが無効であること、即ち、スキャンテスト時ではない（半導体集積回路の通常動作時である）ことを示す。

第１のＡＮＤ回路１１の出力信号は、第１のアナログ回路２１に入力され、第２のＡＮＤ回路１２の出力信号は、第２のアナログ回路２２に入力され、ＯＲ回路１３の出力信号は、第３のアナログ回路２３に入力される。そして、第１のアナログ回路２１の出力信号は第１の出力端子ＯＵＴ１から出力され、第２のアナログ回路２２の出力信号は第２の出力端子ＯＵＴ２から出力され、第３のアナログ回路２３の出力信号は第３の出力端子ＯＵＴ３から出力されるように構成されている。第１〜第３のアナログ回路２１〜２３の許容動作周波数は、第１のフリップフロップＦＦ１〜第６のフリップフロップＦＦ６で形成されたシフトレジスタを含めて、デジタル回路１０の許容動作周波数より低いものとする。

スキャンテストモード信号が「１」の時は、第１のＡＮＤ回路１１、第２のＡＮＤ回路１２の出力信号はＬｏｗレベルに固定され、ＯＲ回路１３の出力信号はＨｉｇｈレベルに固定される。従って、スキャンテスト時に第４のフリップフロップＦＦ４〜第６のフリップフロップＦＦ６の出力信号は第１〜第３のアナログ回路２１〜２３には伝播しないようになっている。一方、通常動作時には、第４のフリップフロップＦＦ４〜第６のフリップフロップＦＦ６の出力信号は第１〜第３のアナログ回路２１〜２３に伝播するようになっている。

次に、上述した半導体集積回路の動作について図２を参照して説明する。図２は、第１のＡＮＤ回路１１の出力信号（図１のＡ点に現れる信号）を示している。いま、一例として、デジタル回路１０の許容動作周波数は１０ＭＨｚ以上とし、第１〜第３のアナログ回路２１〜２３の許容動作周波数は１００ＫＨｚとする。

通常動作時においては、スキャンテストモード信号は「０」、スキャンイネーブル信号は「０」に設定されている。そうすると、第１〜第６のセレクタＳＥＬ１〜ＳＥＬ６は入力端子０を選択するので、例えば、第１の入力端子ＩＮ１に入力された入力信号は、第１のセレクタＳＥＬ１を通して、第１のフリップフロップＦＦ１に取り込まれる。

そして、第１のフリップフロップＦＦ１の出力信号は、組合せ論理回路１４に入力される。これに基づいて組合せ論理回路１４で論理演算が行われて、その結果である第１の出力信号は、第４のセレクタＳＥＬ４を通して、第４のフリップフロップＦＦ４に取り込まれる。そして、第４のフリップフロップＦＦ４の出力信号は第１のＡＮＤ回路１１を通して、第１のアナログ回路２１に入力される。同様にして、第５のフリップフロップＦＦ５の出力信号は第２のＡＮＤ回路１２を通して、第２のアナログ回路２２に入力され、第６のフリップフロップＦＦ６の出力信号はＯＲ回路１３を通して、第３のアナログ回路２３に入力される。このとき、第１のＡＮＤ回路１１の出力信号と第２のＡＮＤ回路１２の出力信号とＯＲ回路１３の出力信号は、デジタル回路１０により、１００ＫＨｚ以下に制御されて出力される為、アナログ回路２０(第１〜第３のアナログ回路２１〜２３) は正常に動作する。

次に、スキャンテスト時には、スキャンテストモード信号は「１」、スキャンイネーブル信号は「１」に設定される。そうすると、第１〜第６のセレクタＳＥＬ１〜ＳＥＬ６は入力端子１を選択するので、第１〜第６のフリップフロップＦＦ１〜ＦＦ６は、チェーン状に接続されて６段のシフトレジスタを形成する。そして、入力端子ＳＣＡＮＩＮから入力されたスキャンテスト信号は、クロックＣＬＫに同期してシフトレジスタにより転送され、最後に、スキャン信号出力端子ＳＣＡＮＯＵＴから出力される。このシフト動作は、１０ＭＨｚという高周波数で行われる。

そのため、第４〜第６のフリップフロップＦＦ４〜ＦＦ６の出力信号を第１〜第３のアナログ回路２１〜２３に伝播させると、第１〜第３のアナログ回路２１〜２３の許容動作周波数（許容入力周波数）を超えてしまうため、第１〜第３のアナログ回路２１〜２３の破壊に至る危険性がある。そこで、本発明によれば、第１のＡＮＤ回路１１、第２のＡＮＤ回路１２、ＯＲ回路１３を設け、スキャンテスト時には、それらの出力信号を固定しているので、第１〜第３のアナログ回路２１〜２３の破壊を防止することができる。

次に、スキャンイネーブル信号が「０」に設定されると、第１〜第６のセレクタＳＥＬ１〜ＳＥＬ６は入力端子０を選択するので、第１〜第６のフリップフロップＦＦ１〜ＦＦ６はシフトレジスタから個々のフリップフロップに戻る。そして、第４〜第６のフリップフロップＦＦ４〜ＦＦ６は、スキャンテスト信号に基づいて演算された結果である、組合せ論理回路１４の第１〜第３の出力信号を取り込む。（キャプチャ動作）

そして、再び、スキャンイネーブル信号が「１」に設定されると、第１〜第６のフリップフロップＦＦ１〜ＦＦ６は、シフトレジスタを形成し、第１〜第６のフリップフロップＦＦ１〜ＦＦ６に取り込まれたデータが転送され、スキャン信号出力端子ＳＣＡＮＯＵＴから時系列的に出力される。このシフト動作の時にも、第１のＡＮＤ回路１１、第２のＡＮＤ回路１２、ＯＲ回路１３の出力信号は固定されるので、第１〜第３のアナログ回路２１〜２３の破壊を防止することができる。そして、スキャン信号出力端子ＳＣＡＮＯＵＴから出力されたデータと期待値とが比較されることにより、組合せ論理回路１４の良否判定が行われる。

第１〜第３のアナログ回路２１〜２３の例は、入力信号のレベルを変換するレベルシフト回路である。図３に、前記第１のアナログ回路２１を構成するレベルシフト回路の構成を示す。接地されたＮチャネル型のＭＯＳトランジスタＴ１、Ｔ２のゲートに、それぞれ入力電圧Ｖｉｎと、その入力電圧ＶｉｎをインバータＩＮＶによって反転した電圧とが印加されている。ここで入力電圧Ｖｉｎは、第１のＡＮＤ回路１１、第２のＡＮＤ回路１２、ＯＲ回路１３の出力信号の電圧に対応している。

また、ゲートとドレインがクロス接続されたＰチャネル型のＭＯＳトランジスタＴ３、Ｔ４が設けられ、それらのソースには電源電圧Ｖｃｃ（５Ｖ）が印加されている。Ｔ３とＴ１とは直列に接続され、Ｔ４とＴ２とは直列に接続されている。そして、Ｔ３のドレインから出力端子ＯＵＴ１が取り出されている。このレベルシフト回路によれば、入力信号のレベル０−３Ｖを０−５Ｖに変換することができるが、その許容動作周波数は、１００ＫＨｚ程度である。入力電圧Ｖｉｎの変化が許容動作周波数を越えると、Ｔ３、Ｔ１、又はＴ４、Ｔ２に電源電圧Ｖｃｃから接地へ貫通電流が流れ、トランジスタが破壊する危険性がある。

尚、本発明は上記実施形態に限定されることなくその要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、実施形態では、本発明の「シフトレジスタの許容動作周波数に比して、低い許容動作周波数を有する第２の回路」の一例として、第１〜第３のアナログ回路２１〜２３を挙げたが、これに限定されることなく、相対的に低い許容動作周波数を有していれば、デジタル回路であってもよい。この場合でも、破壊の危険性があるからである。

また、本発明の「ゲート回路」の例として、第１のＡＮＤ回路１１、第２のＡＮＤ回路１２、ＯＲ回路１３を挙げたが、これに限定されることなく、スキャンテスト時にはフリップフロップの出力信号を第２の回路に伝播不可能にするように制御する回路であれば他の回路でも良い。

本発明の実施形態による半導体集積回路の構成を示す図である。本発明の実施形態に半導体集積回路の動作を説明する波形図である。レベルシフト回路の構成を示す図である。

符号の説明

１０デジタル回路１１第１のＡＮＤ回路
１２第２のＡＮＤ回路１３ＯＲ回路
１４組合せ論理回路２０アナログ回路
２１〜２３第１〜第３のアナログ回路
ＦＦ１〜ＦＦ６第１〜第６のフリップフロップ
ＳＥＬ１〜ＳＥＬ６第１〜第６のセレクタ
Ｔ１〜Ｔ４ＭＯＳトランジスタ

Claims

第１の回路と、
前記第１の回路に対応して設けられた複数のフリップフロップと、
スキャンテスト時に前記複数のフリップフロップをチェーン状に接続してシフトレジスタを形成する複数のセレクタと、
スキャンテスト時における前記シフトレジスタの許容動作周波数に比して、低い許容動作周波数を有する第２の回路と、
前記フリップフロップの出力信号が入力され、通常動作時には前記フリップフロップの出力信号を前記第２の回路に伝播可能にすると共に、スキャンテスト時には前記フリップフロップの出力信号を前記第２の回路に伝播不可能にするように制御するゲート回路と、を備えることを特徴とする半導体集積回路。
前記ゲート回路は、スキャンテスト時にはその出力信号が一定レベルに固定されることを特徴とする請求項１に記載の半導体集積回路。
前記第１の回路は、デジタル回路であり、前記第２の回路は、アナログ回路であることを特徴とする請求項１又は請求項２に記載の半導体集積回路。
前記第２の回路は、レベルシフト回路であることを特徴とする請求項１、２、３のいずれかに記載の半導体集積回路。
前記第１の回路は、組合せ論理回路であることを特徴とする請求項１、２、３、４のいずれかに記載の半導体集積回路。