JP2008198773A - 半導体装置 - Google Patents

Abstract

【課題】製造完成後にプルアップ／プルダウン抵抗の構成を適宜変更することができる半導体装置を提供する。
【解決手段】電源配線２０と信号配線１４との間にＰｃｈトランジスタ２４を設け、グランド配線２２と信号配線１４との間にＮｃｈトランジスタ２５を設け、各トランジスタ２４，２５のゲート電圧を切り替え回路１７により制御する。切り替え回路１７は、出力部がＰｃｈトランジスタ２４のゲートに接続されたＮＡＮＤゲート２６と、出力部がＮｃｈトランジスタ２５のゲートに接続され、一方の入力部がＮＡＮＤゲート２６の一方の入力部と共通に接続されたＡＮＤゲート２７と、出力部がＡＮＤゲートの他方の入力部に接続され、入力部がＮＡＮＤゲート２６の他方の入力部と共通に接続されたインバータゲート２８とからなる。ＮＡＮＤゲート２６の上記一方の入力部には有効化信号ＥＮＢが入力され、上記他方の入力部には選択信号ＳＥＬが入力される。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、半導体装置の入力部、出力部、及び入出力部に関する。

従来より半導体装置には、入力信号または出力信号の電位を安定させる目的で、信号配線と電源との間、或いは信号配線とグランドとの間に抵抗素子を接続したものがある。信号配線と電源との間に接続された抵抗素子はプルアップ抵抗と呼ばれ、信号配線とグランドとの間に接続された抵抗素子はプルダウン抵抗と呼ばれている。

一般に半導体装置の良否判定時には、直流（ＤＣ）試験の一項目として、リーク電流試験が行われている。このリーク電流試験は、端子に対してＨｉｇｈまたはＬｏｗレベルの電圧を与えた状態で内部から漏れ出る電流（リーク電流）を測定するものであるが、上記のようなプルアップ抵抗またはプルダウン抵抗が設けられている場合には、該抵抗を介して電流が流れ、その電流がリーク電流に上乗せされるため、リーク電流を正確に測定することができない場合がある。つまり、プルアップ抵抗が接続された端子にＬｏｗレベルの電圧を与えると電源から該プルアップ抵抗を介して電流が流れ、また、プルダウン抵抗が接続された端子にＨｉｇｈレベルの電圧を与えるとグランドから該プルダウン抵抗を介して電流が流れ、これらの電流がリーク電流に上乗せされてしまう。

そこで、従来は、リーク電流試験時には、プルアップ抵抗が接続された端子にはＨｉｇｈレベルの電圧を与え、プルダウン抵抗が接続された端子にはＬｏｗレベルの電圧を与えることにより、プルアップ／プルダウン抵抗を介したリークパスの遮断が行われていた。しかし、このようにリークパスの遮断を行うには、プルアップ／プルダウン抵抗の配列を考慮してテストパターン（各端子への印加電圧パターン）を作成する必要があり、その作成に多くの時間がかかるだけでなく、大規模な半導体装置では多数のテストパターンを用意する必要があるといった更なる問題があった。

かかる問題を解決するために、プルアップ／プルダウン抵抗を外部からの制御により切り離し可能とし、入出力電流試験時のリークパスの発生を根本的に防止するように構成した半導体装置が提案されている（特許文献１、２参照）。特許文献１記載の半導体装置では、プルアップ／プルダウン抵抗のそれぞれに直列にスイッチ素子を設けることにより切り離し可能としている。また、特許文献２記載の半導体装置では、プルアップ抵抗をＰチャンネルＭＯＳトランジスタ（以下、Ｐｃｈトランジスタと略す）、プルダウン抵抗をＮチャンネルＭＯＳトランジスタ（以下、Ｎｃｈトランジスタと略す）により形成し、各トランジスタをオン／オフ制御可能としている。
特開平５−１１４６３６号公報 特開平７−２６２７７０号公報

しかしながら、特許文献１、２記載の半導体装置は、プルアップ／プルダウン抵抗のいずれか一方を１つの端子に設けた構成であるため、製造完成後の半導体装置では、プルアップ／プルダウン抵抗の追加や、プルアップからプルダウン、またはプルダウンからプルアップへの変更を行うことができず、このような追加や変更を行いたい場合には、外付けの部品により対応する必要がある。

本発明は、上記課題を鑑みてなされたものであって、製造完成後にプルアップ／プルダウン抵抗の構成を適宜変更することができる半導体装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、内部回路への信号の入力、出力、または入出力に用いられる信号配線をプルアップするプルアップ抵抗と、前記信号配線をプルダウンするプルダウン抵抗と、外部から入力される制御信号に基づき、前記プルアップ抵抗、プルダウン抵抗のいずれか一方または双方を前記信号配線から電気的に切り離すように接続状態を切り替える切り替え手段と、を備えたことを特徴とする。

なお、前記プルアップ抵抗は、ソースが電源配線に接続されドレインが前記信号配線に接続されたＰチャンネルＭＯＳトランジスタであり、前記プルダウン抵抗は、ソースがグランド配線に接続されドレインが前記信号配線に接続されたＮチャンネルＭＯＳトランジスタであり、前記切り替え手段は、前記各トランジスタのゲート電圧を制御することが好ましい。これにより、各トランジスタのオン／オフが切り替えられ、各トランジスタは、オン状態とされた場合にはプルアップ／プルダウン抵抗として機能し、オフ状態された場合には入力保護トランジスタとして機能する。

また、前記切り替え手段は、出力部が前記ＰチャンネルＭＯＳトランジスタのゲートに接続された２入力のＮＡＮＤゲートと、出力部が前記ＮチャンネルＭＯＳトランジスタのゲートに接続され、一方の入力部が前記ＮＡＮＤゲートの一方の入力部と共通に接続された２入力のＡＮＤゲートと、出力部が前記ＡＮＤゲートの他方の入力部に接続され、入力部が前記ＮＡＮＤゲートの他方の入力部と共通に接続されたインバータゲートとからなり、前記ＮＡＮＤゲートの前記他方の入力部には、前記トランジスタのいずれかを選択する選択信号が入力され、前記ＮＡＮＤゲートの前記一方の入力部には、前記選択信号により選択されたトランジスタをオン状態とする有効化信号が入力されることが好ましい。これにより、有効化信号がＨｉｇｈレベルである場合には、選択信号により選択されたトランジスタがオン状態となってプルアップ／プルダウン抵抗として機能し、非選択のトランジスタは入力保護トランジスタとして機能する。一方、有効化信号がＬｏｗレベルである場合には、選択信号に依らず、双方のトランジスタは、入力保護トランジスタとして機能する。

また、前記各トランジスタ及び前記切り替え手段を複数の信号配線に対してそれぞれ設け、外部から直列入力されたパターンデータを前記選択信号として前記各切り替え手段に対して並列出力するシフトレジスタを設けることが好ましい。これにより、各信号配線ごとにプルアップ／プルダウンを設定することができ、また、この設定データを１つの外部端子から入力することができる。なお、前記シフトレジスタとして、複数のＤ型フリップフロップを直列に接続したものが挙げられる。

さらに、前記各切り替え手段は、外部から共通に前記有効化信号が入力されることが好ましい。これにより、有効化信号をＬｏｗレベルとすることで、容易にプルアップ／プルダウン抵抗を切り離すことができる。

また、本発明の半導体装置によれば、製造完成後にプルアップ／プルダウン抵抗の構成を適宜変更することができ、様々な使用状況に対応することが可能となる。また、リーク試験時には、プルアップ／プルダウン抵抗の双方を切り離すことで、容易かつ正確に測定を行うことができる。

図１に、本発明を適用した半導体装置１０の入力回路１１を示す。入力回路１１は、外部から入力端子１２に与えられる信号を内部回路１３に入力する信号配線１４の経路上に設けられた、入力保護回路１５、プルアップ／プルダウン回路１６、切り替え回路１７、及び入力バッファ１８によって構成されている。

入力保護回路１５は、信号配線１４に直列に接続された抵抗１９と、ソース及びゲートが電源（ＶＤＤ）配線２０に接続されドレインが信号配線１４に接続されたＰｃｈトランジスタ２１と、ソース及びゲートがグランド（ＧＮＤ）配線２２に接続されドレインが信号配線１４に接続されたＮｃｈトランジスタ２３とからなる。入力保護回路１５は、静電気放電などによって入力端子１２に流れ込んだ大電流を電源配線２０またはグランド配線２２へ流し、内部回路１３への流入を防止する。

プルアップ／プルダウン回路１６は、電源配線２０と信号配線１４との間にソース・ドレインが接続されたＰｃｈトランジスタ２４と、グランド配線２２と信号配線１４との間にソース・ドレインが接続されたＮｃｈトランジスタ２５とからなり、トランジスタ２４，２５のゲート電圧は、切り替え回路１７によって制御される。Ｐｃｈトランジスタ２４は、オン状態された場合にプルアップ抵抗として機能し、Ｎｃｈトランジスタ２５は、オン状態とされた場合にプルダウン抵抗として機能する。

切り替え回路１７は、出力部がＰｃｈトランジスタ２４のゲートに接続された２入力のＮＡＮＤゲート２６と、出力部がＮｃｈトランジスタ２５のゲートに接続され、一方の入力部がＮＡＮＤゲート２６の一方の入力部と共通に接続された２入力のＡＮＤゲート２７と、出力部がＡＮＤゲートの他方の入力部に接続され、入力部がＮＡＮＤゲート２６の他方の入力部と共通に接続されたインバータゲート２８とからなる。ＮＡＮＤゲート２６の上記他方の入力部には、Ｐｃｈトランジスタ２４とＮｃｈトランジスタ２５との選択を行う選択信号ＳＥＬが入力される。また、ＮＡＮＤゲート２６の上記一方の入力部には、選択信号ＳＥＬにより選択されたトランジスタを有効化（オン状態）とし、プルアップ／プルダウン抵抗として機能させるための有効化信号ＥＮＢが入力される。

入力バッファ１８は、インバータゲートによって構成され、入力部に信号配線１４が接続され、出力部が内部回路１３に接続されている。入力バッファ１８は、信号配線１４を介して、入力保護回路１５、プルアップ／プルダウン回路１６を通過してきた入力信号を反転増幅して内部回路１３に入力する。

図２に、切り替え回路１７の真理値表を示す。有効化信号ＥＮＢ及び選択信号ＳＥＬの論理状態（Ｈｉｇｈ（ＶＤＤ）レベルまたはＬｏｗ（ＧＮＤ）レベル）によって、ＮＡＮＤゲート２６の出力値（ｏｕｔ１）及びＡＮＤゲート２７の出力値（ｏｕｔ２）が決定され、これに応じて、プルアップ／プルダウン回路１６のＰｃｈトランジスタ２４及びＮｃｈトランジスタ２５がオン／オフされる。

有効化信号ＥＮＢがＬｏｗレベルである場合には、選択信号ＳＥＬの論理状態にかかわらず、Ｐｃｈトランジスタ２４及びＮｃｈトランジスタ２５はオフ状態となる（ケース１）。一方、有効化信号ＥＮＢがＨｉｇｈレベルである場合には、選択信号ＳＥＬの論理状態に応じて、Ｐｃｈトランジスタ２４またはＮｃｈトランジスタ２５のいずれかがオン状態となる。具体的には、有効化信号ＥＮＢがＨｉｇｈレベルで、かつ選択信号ＳＥＬがＬｏｗレベルであると、Ｎｃｈトランジスタ２５がオン状態となり、Ｐｃｈトランジスタ２４はオフ状態となる（ケース２）。逆に、有効化信号ＥＮＢがＨｉｇｈレベルで、かつ選択信号ＳＥＬがＨｉｇｈレベルであると、Ｐｃｈトランジスタ２４がオン状態となり、Ｎｃｈトランジスタ２５はオフ状態となる（ケース３）。

図３（Ａ）〜（Ｃ）に、上記各ケース１〜３における等価回路を示す。トランジスタ２４，２５は、オン状態とされた場合には、図３（Ａ），（Ｂ）に示すように、プルアップ／プルダウン抵抗として機能する。また、トランジスタ２４，２５は、オフ状態とされた場合には、図３（Ｃ）に示すように、入力保護回路１５のトランジスタ２１，２３と同様な接続状態となり、入力保護トランジスタとして機能する。なお、図３（Ａ），（Ｂ）の場合においても、オフ状態のトランジスタ２４，２５は、入力保護トランジスタとして機能している。

このように、選択信号ＳＥＬ及び有効化信号ＥＮＢを外部から入力する構成とすることで、プルアップ／プルダウン抵抗の構成を適宜設定することができる。また、リーク電流試験時には、有効化信号ＥＮＢをＬｏｗレベルとすることで、プルアップ／プルダウン抵抗を介したリークパスが遮断され、正確なリーク電流の測定を行うことができる。

次に、複数の入力端子を備えた半導体装置に本発明を適用する場合について説明を行う。図４において、半導体装置３０には、入力端子１２が複数設けられており、各入力端子１２と内部回路１３とを接続する各信号配線１４の経路上には、上記の入力回路１１が設けられている。各入力回路１１には、外部端子３１から共通に有効化信号ＥＮＢが入力され、シフトレジスタ３２から選択信号ＳＥＬが入力される。シフトレジスタ３２は、Ｄ型フリップフロップ３３を直列に複数接続したものであり、外部端子３４から直列（シリアル）に入力されたパターンデータＰＮＤを各入力回路１１の選択信号ＳＥＬとして並列（パラレル）に出力する。以下、説明の簡略化のため、入力回路１１が３個設けられ、それぞれに対応するようにシフトレジスタ３２内には、３個のＤ型フリップフロップ３３が設けられているとする。

シフトレジスタ３２内の第１〜３のＤ型フリップフロップ３３（以下、ＤＦＦ１〜３と略す）の各クロック端子は、クロック信号ＣＬＫが入力される外部端子３５に共通に接続されている。ＤＦＦ１〜３を初段から順に説明すると、まず、ＤＦＦ１のＤ端子（入力部）は、パターンデータＰＮＤが入力される外部端子３４に接続され、Ｑ端子（出力部）は、ＤＦＦ２のＤ端子に接続されるとともに、第１の入力回路１１（ＩＮ１）に接続されている。次いで、ＤＦＦ２のＱ端子は、ＤＦＦ３のＤ端子に接続されるとともに、第２の入力回路１１（ＩＮ２）に接続されている。そして、ＤＦＦ３のＱ端子は、第３の入力回路１１（ＩＮ３）に接続されている。このように接続されたＤＦＦ１〜３は、それぞれが、Ｄ端子への入力データをクロック信号ＣＬＫの立ち上がり時に取り込んで保持し、その保持データ（Ｑ１〜Ｑ３）をＱ端子から出力するといった動作を行うことより、全体としてシフトレジスタとして機能する。

次に、図５のタイミングチャートを参照し、入力回路ＩＮ１〜ＩＮ３へのプルアップ／プルダウン抵抗の設定方法を具体的に説明する。ＬｏｗレベルからＨｉｇｈレベルへの立ち上がりが３度得られるようにクロック信号ＣＬＫを入力するとともに、プルアップ／プルダウンの所望の設定値に応じたパターンデータＰＮＤを入力する。ここで入力されているパターンデータＰＮＤは、クロック信号ＣＬＫの立ち上がり時ｔ１，ｔ２，ｔ３において、順に「Ｈｉｇｈレベル」，「Ｌｏｗレベル」，「Ｌｏｗレベル」と変化している。

時間ｔ１において、ＤＦＦ１のＤ端子には、Ｈｉｇｈレベル（データＰＮＤ）が入力されている。ＤＦＦ１は、このＨｉｇｈレベルを取り込みデータＱ１として保持し、これを時間ｔ２までの間ＤＦＦ２に入力する。

次いで、時間ｔ２において、ＤＦＦ１のＤ端子には、Ｌｏｗレベル（データＰＮＤ）が入力されており、ＤＦＦ２のＤ端子には、Ｈｉｇｈレベル（データＱ１）が入力されている。ＤＦＦ１は、このＬｏｗレベルを取り込みデータＱ１として保持し、これを時間ｔ３までの間ＤＦＦ２のＤ端子に入力する。ＤＦＦ２は、このＨｉｇｈレベルを取り込みデータＱ２として保持し、これを時間ｔ３までの間ＤＦＦ３のＤ端子に入力する。

そして、時間ｔ３において、ＤＦＦ１のＤ端子には、Ｌｏｗレベル（データＰＮＤ）が入力されており、ＤＦＦ２のＤ端子には、Ｌｏｗレベル（データＱ１）が入力されており、ＤＦＦ３のＤ端子には、Ｈｉｇｈレベル（データＱ２）が入力されている。この結果、時間ｔ３以降において、ＤＦＦ１は、データＱ１としてＬｏｗレベルを保持し、ＤＦＦ２は、データＱ２としてＬｏｗレベルを保持し、ＤＦＦ３は、データＱ３としてＨｉｇｈレベルを保持する。これらのデータＱ１〜３は、入力回路ＩＮ１〜ＩＮ３に選択信号ＳＥＬとして入力される。この後、有効化信号ＥＮＢをＨｉｇｈレベルに設定すると、入力回路ＩＮ１，ＩＮ２にはプルダウン抵抗が構成され、入力回路ＩＮ３にはプルアップ抵抗が構成される。

このようにして入力回路ＩＮ１〜ＩＮ３にプルアップ／プルダウン抵抗の設定を行うことができる。リーク電流試験時には、有効化信号ＥＮＢをＬｏｗレベルとすることで、プルアップ／プルダウン抵抗を介したリークパスが遮断され、正確なリーク電流の測定を行うことができる。

なお、上記実施形態では、シフトレジスタをＤ型フリップフロップにより構成しているが、本発明はこれに限定されず、他の種類のフリップフロップやラッチ回路によりシフトレジスタを構成してもよい。

また、上記実施形態では、本発明を半導体装置の入力回路に適用した例を挙げているが、本発明は、出力回路や、入力と出力の双方を行う入出力回路に適用することも可能である。

本発明の第１実施形態に係わる半導体装置の入力部を示す回路図である。 切り替え回路の真理値表である。 有効化信号及び選択信号によって選択される各ケースの入力回路部の等価回路を示す回路図である。 本発明の第２実施形態に係わる半導体装置の入力部を示す回路図である。 シフトレジスタの動作を示すタイミングチャートである。

符号の説明

１０，３０ 半導体装置
１１ 入力回路
１２ 入力端子
１３ 内部回路
１４ 信号配線
１５ 入力保護回路
１６ プルアップ／プルダウン回路
１７ 切り替え回路
１８ 入力バッファ
１９ 抵抗
２０ 電源配線
２１ Ｐｃｈトランジスタ
２２ グランド配線
２３ Ｎｃｈトランジスタ
２４ Ｐｃｈトランジスタ
２５ Ｎｃｈトランジスタ
２６ ＮＡＮＤゲート
２７ ＡＮＤゲート
２８ インバータゲート
３２ シフトレジスタ
３３ Ｄ型フリップフロップ

Claims (6)

1. 内部回路への信号の入力、出力、または入出力に用いられる信号配線をプルアップするプルアップ抵抗と、前記信号配線をプルダウンするプルダウン抵抗と、
   外部から入力される制御信号に基づき、前記プルアップ抵抗、プルダウン抵抗のいずれか一方または双方を前記信号配線から電気的に切り離すように接続状態を切り替える切り替え手段と、を備えたことを特徴とする半導体装置。
2. 前記プルアップ抵抗は、ソースが電源配線に接続されドレインが前記信号配線に接続されたＰチャンネルＭＯＳトランジスタであり、前記プルダウン抵抗は、ソースがグランド配線に接続されドレインが前記信号配線に接続されたＮチャンネルＭＯＳトランジスタであり、
   前記切り替え手段は、前記各トランジスタのゲート電圧を制御することを特徴とする請求項１記載の半導体装置。
3. 前記切り替え手段は、出力部が前記ＰチャンネルＭＯＳトランジスタのゲートに接続された２入力のＮＡＮＤゲートと、出力部が前記ＮチャンネルＭＯＳトランジスタのゲートに接続され、一方の入力部が前記ＮＡＮＤゲートの一方の入力部と共通に接続された２入力のＡＮＤゲートと、出力部が前記ＡＮＤゲートの他方の入力部に接続され、入力部が前記ＮＡＮＤゲートの他方の入力部と共通に接続されたインバータゲートとからなり、
   前記ＮＡＮＤゲートの前記他方の入力部には、前記トランジスタのいずれかを選択する選択信号が入力され、前記ＮＡＮＤゲートの前記一方の入力部には、前記選択信号により選択されたトランジスタをオン状態とする有効化信号が入力されることを特徴とする請求項２記載の半導体装置。
4. 前記各トランジスタ及び前記切り替え手段を複数の信号配線に対してそれぞれ設け、
   外部から直列入力されたパターンデータを前記選択信号として前記各切り替え手段に対して並列出力するシフトレジスタを設けたことを特徴とする請求項３記載の半導体装置。
5. 前記シフトレジスタは、複数のＤ型フリップフロップを直列に接続したものであることを特徴とする請求項４記載の半導体装置。
6. 前記各切り替え手段は、外部から共通に前記有効化信号が入力されることを特徴とする請求項４または５記載の半導体装置。

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