JP2013098260A

JP2013098260A - 集積回路

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Publication number: JP2013098260A
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Authority: JP
Inventors: Yosuke Ogasawara; 陽介小笠原
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Current assignee: Toshiba Corp
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Filing date: 2011-10-28
Publication date: 2013-05-20
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Abstract

【課題】静電破壊に対する耐性を向上させることが可能な集積回路を提供する。
【解決手段】バイアス回路４は、増幅トランジスタＭ１が増幅を行えるようにバイアス電圧ＢＡ１を設定し、静電保護回路２は、増幅トランジスタＭ１にかかる電圧に基づいて、増幅トランジスタＭ１がオフするように増幅トランジスタＭ１のバイアス電圧ＢＡ１を設定し、切替回路３は、電源の供給状態に基づいて、増幅トランジスタＭ１のバイアス電圧ＢＡ１を切り替える。
【選択図】図１

Description

本発明の実施形態は集積回路に関する。

静電気による集積回路の静電破壊を防止する方法として、サージ電流を迂回させるための保護素子を設けることがある。この時、サージ電流を保護素子に迂回させた場合においても、集積回路にサージ電流が流れるパスがあると、集積回路が静電破壊されることがあった。

特開平１０−３３５９４７号公報

本発明の一つの実施形態の目的は、静電破壊に対する耐性を向上させることが可能な集積回路を提供することである。

実施形態の集積回路によれば、増幅トランジスタと、バイアス回路と、静電保護回路と、切替回路とが設けられている。増幅トランジスタは、入力信号を増幅する。バイアス回路は、前記増幅トランジスタが増幅を行えるようにバイアス電圧を設定する。静電保護回路は、前記増幅トランジスタにかかる電圧に基づいて、前記増幅トランジスタがオフするように前記増幅トランジスタのバイアス電圧を設定する。切替回路は、電源の供給状態に基づいて、前記増幅トランジスタのバイアス電圧を切り替える。

図１は、第１実施形態に係る集積回路の概略構成を示す回路図である。図２は、図１の増幅回路１と外付部品１２、１３と接続方法を示す回路図である。図３は、第２実施形態に係る集積回路の概略構成を示す回路図である。図４は、第３実施形態に係る集積回路の概略構成を示す回路図である。

以下、実施形態に係る集積回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る集積回路の概略構成を示す回路図である。
図１において、この集積回路には、増幅回路１、静電保護回路２、切替回路３およびバイアス回路４が設けられている。また、この集積回路には、静電保護素子として、ダイオードＤ１〜Ｄ８が設けられている。

増幅回路１は、入力信号を増幅することができる。ここで、増幅回路１には、増幅トランジスタＭ１、Ｍ２、抵抗Ｒ１、Ｒ２、インダクタＬ１およびキャパシタＣ１、Ｃ２が設けられている。なお、増幅トランジスタＭ１、Ｍ２は、例えば、Ｎチャンネル電界効果トランジスタを用いることができる。

そして、増幅トランジスタＭ１、Ｍ２は互いに直列に接続されている。そして、増幅トランジスタＭ１のソースはインダクタＬ１を介して接地端子ＧＮＤ_ＬＮＡに接続されている。増幅トランジスタＭ１のゲートとソースとの間にはキャパシタＣ１が接続されている。増幅トランジスタＭ１のゲートには、抵抗Ｒ１が接続され、抵抗Ｒ１を介してバイアス電圧ＢＡ１が印加される。また、増幅トランジスタＭ１のゲートには、入力端子ＬＮＡ_ＩＮが接続され、入力端子ＬＮＡ_ＩＮを介して入力信号が入力される。

増幅トランジスタＭ２のドレインは出力端子ＬＮＡ_ＯＵＴに接続されている。増幅トランジスタＭ２のゲートと接地端子ＧＮＤ_ＬＮＡとの間にはキャパシタＣ２が接続されている。増幅トランジスタＭ２のゲートには、抵抗Ｒ２が接続され、抵抗Ｒ２を介してバイアス電圧ＢＡ２が印加される。

バイアス回路４は、増幅トランジスタＭ１、Ｍ２が増幅を行えるようにバイアス電圧ＢＡ１、ＢＡ２を設定することができる。ここで、バイアス回路４には、電源端子ＶＤＤ_ＬＮＡを介して電源電圧が供給される。そして、バイアス回路４にてバイアス電圧ＢＡ１、ＢＡ２が生成される。そして、バイアス電圧ＢＡ１が抵抗Ｒ１を介して増幅トランジスタＭ１のゲートに印加され、バイアス電圧ＢＡ２が抵抗Ｒ２を介して増幅トランジスタＭ２のゲートに印加される。

静電保護回路２は、増幅トランジスタＭ１、Ｍ２にかかる電圧に基づいて、増幅トランジスタＭ１がオフするように増幅トランジスタＭ１のバイアス電圧ＢＡ１を設定することができる。ここで、静電保護回路２には、スイッチングトランジスタＭ３、インバータＮ２、Ｎ３および抵抗Ｒ３が設けられている。なお、スイッチングトランジスタＭ３は、例えば、Ｎチャンネル電界効果トランジスタを用いることができる。そして、スイッチングトランジスタＭ３のドレインは、抵抗Ｒ１を介して増幅トランジスタＭ１のゲートに接続されている。スイッチングトランジスタＭ３のソースは、接地端子ＧＮＤ_ＬＮＡに接続されている。インバータＮ２、Ｎ３は互いに直列に接続され、インバータＮ２の入力は抵抗Ｒ３を介して電源端子ＶＤＤ_ＬＮＡに接続されている。インバータＮ３の出力はスイッチングトランジスタＭ３のゲートに接続されている。また、インバータＮ２、Ｎ３には、電源端子ＶＤＤ_ＬＮＡを介して電源電圧が供給される。

切替回路３は、電源ＶＤＤＣの供給状態に基づいて、増幅トランジスタＭ１のバイアス電圧ＢＡ１を切り替えることができる。ここで、切替回路３には、インバータＮ１が設けられている。そして、インバータＮ１には電源電圧ＶＤＤＣが供給される。また、インバータＮ１にはパワーオン信号ＰＳが入力される。また、インバータＮ１の出力はインバータＮ２の入力に接続されている。

また、出力端子ＬＮＡ_ＯＵＴと電源端子ＶＤＤ_ＬＮＡとの間にはダイオードＤ５が接続されている。ダイオードＤ６〜Ｄ８は互いに直列接続されている。そして、電源端子ＶＤＤ_ＬＮＡと接地端子ＧＮＤ_ＬＮＡとの間にはダイオードＤ６〜Ｄ８の直列回路が接続されている。ダイオードＤ１、Ｄ２は互いに逆並列接続され、ダイオードＤ３、Ｄ４は互いに逆並列接続されている。ダイオードＤ１、Ｄ２の逆並列回路とダイオードＤ３、Ｄ４の逆並列回路は互いに直列接続されている。そして、この直列回路は、インバータＮ１のグランド電位ＧＮＤＣと接地端子ＧＮＤ_ＬＮＡとの間に接続されている。

図２は、図１の増幅回路１と外付部品１２、１３と接続方法を示す回路図である。
図２において、増幅回路１およびレギュレータ７は半導体チップ１１に搭載されている。レギュレータ７は、電源電圧ＶＤＤ１を電源電圧ＶＤＤ２に変換することができる。ここで、レギュレータ７には、コンパレータＰＡが設けられている。コンパレータＰＡには、電源電圧ＶＤＤ１が供給され、電源電圧ＶＤＤ２を基準電圧ｒｅｆと比較することができる。

そして、増幅トランジスタＭ１のゲートは入力端子ＴＩに接続され、増幅トランジスタＭ２のドレインは出力端子ＴＯに接続され、増幅トランジスタＭ１のソースはインダクタＬ１を介して接地端子ＴＧに接続され、レギュレータ７の出力端子は電源端子ＴＤに接続されている。

入力端子ＴＩには、入力信号Ｉｎとのマッチングをとる外付部品１２が接続されている。出力端子ＴＯと電源端子ＴＤとの間には、出力信号Ｏｕｔとのマッチングをとる外付部品１３が接続されている。ここで、外付部品１２には、インダクタＬ１１、Ｌ１２およびキャパシタＣ１１が設けられている。そして、入力信号Ｉｎは、インダクタＬ１１およびキャパシタＣ１１を順次介して増幅トランジスタＭ１のゲートに入力される。また、インダクタＬ１１とキャパシタＣ１１との接続点はインダクタＬ１２を介して接地されている。

外付部品１３には、インダクタＬ１３、キャパシタＣ１２および抵抗Ｒ１１が設けられている。そして、インダクタＬ１３と抵抗Ｒ１１とは互いに接続され、コンパレタータＰＡから出力された電源電圧ＶＤＤ２は、インダクタＬ１３と抵抗Ｒ１１との並列回路を介して増幅トランジスタＭ２のドレインに供給される。また、出力信号Ｏｕｔは、増幅トランジスタＭ２のドレインからキャパシタＣ１２を介して出力される。

ここで、増幅回路１の入力端子ＴＩ、出力端子ＴＯ、電源端子ＴＤおよび接地端子ＴＧは半導体チップ１１から外部に露出されている。そして、入力端子ＴＩは、抵抗を介することなく増幅トランジスタＭ１のゲートに接続され、出力端子ＴＯは、抵抗を介することなく増幅トランジスタＭ２のドレインに接続され、接地端子ＴＧは、抵抗を介することなく増幅トランジスタＭ１のソースに接続されている。このため、増幅トランジスタＭ１、Ｍ２にはサージ電流が直接入力される。

なお、図１の静電保護回路２、切替回路３およびバイアス回路４についても、半導体チップ１１に搭載することができる。

そして、図１および図２において、半導体チップ１１を回路基板に実装する前は、半導体チップ１１に電源が供給されない。このため、バイアス回路４およびインバータＮ１に電源電圧が供給されず、増幅トランジスタＭ１、Ｍ２のゲート電圧およびスイッチングトランジスタＭ３のゲート電圧が不定になる。

この時、出力端子ＬＮＡ_ＯＵＴと接地端子ＧＮＤ_ＬＮＡとの間にサージ電圧が印加されたものとする。ここで、増幅トランジスタＭ１、Ｍ２がオフしていれば、ダイオードＤ５〜Ｄ８を介してサージ電流が出力端子ＬＮＡ_ＯＵＴから接地端子ＧＮＤ_ＬＮＡに流れる。このため、増幅トランジスタＭ１、Ｍ２にサージ電流が流れることはなく、増幅トランジスタＭ１、Ｍ２が破壊されることはない。

ここで、出力端子ＬＮＡ_ＯＵＴにサージ電圧がかかると、ダイオードＤ５を介して電源端子ＶＤＤ_ＬＮＡの電位が上昇する。そして、バイアス回路４が動作するのに十分に電源端子ＶＤＤ_ＬＮＡの電位が上昇すると、バイアス回路４において、増幅トランジスタＭ１、Ｍ２がオンできるようにバイアス電圧ＢＡ１、ＢＡ２が設定される。そして、出力端子ＬＮＡ_ＯＵＴにサージ電圧がかかった時に、増幅トランジスタＭ１、Ｍ２がオンすると、増幅トランジスタＭ１、Ｍ２にサージ電流が流れ、増幅トランジスタＭ１、Ｍ２が破壊されるようになる。

一方、電源端子ＶＤＤ_ＬＮＡの電位は抵抗Ｒ３を介して検出され、その抵抗Ｒ３を介して検出された電圧がインバータＮ２に入力される。ここで、半導体チップ１１に電源が供給されないと、電源端子ＶＤＤ_ＬＮＡから抵抗Ｒ３に流れる電流パスが形成されないようにすることができる。このため、抵抗Ｒ３による電圧降下を伴うことなく、電源端子ＶＤＤ_ＬＮＡの電位をインバータＮ２に入力することができる。そして、抵抗Ｒ３を介して検出された電圧に基づいてインバータＮ２、Ｎ３が駆動されることで、電源端子ＶＤＤ_ＬＮＡの電位がスイッチングトランジスタＭ３のゲートに印加される。ここで、出力端子ＬＮＡ_ＯＵＴにサージ電圧がかかった時に、電源端子ＶＤＤ_ＬＮＡの電位が上昇すると、スイッチングトランジスタＭ３がオンする。このため、増幅トランジスタＭ１のバイアス電圧ＢＡ１が０Ｖになり、増幅トランジスタＭ１のゲート電位が０Ｖになる。このため、増幅トランジスタＭ１がオフし、増幅トランジスタＭ１、Ｍ２にサージ電流が流れるのを防止することが可能なる。

例えば、出力端子ＬＮＡ_ＯＵＴと接地端子ＧＮＤ_ＬＮＡとの間に６Ｖのサージ電圧が印加され、そのサージ電圧がダイオードＤ５を介して電源端子ＶＤＤ_ＬＮＡに印加されることで、電源端子ＶＤＤ_ＬＮＡの電位が４．５Ｖになったものとする。この時、バイアス回路４には４．５Ｖの電源電圧がかかり、バイアス回路４にて０Ｖ〜４．５Ｖのバイアス電圧ＢＡ１、ＢＡ２が生成される。

一方、電源端子ＶＤＤ_ＬＮＡの電位は抵抗Ｒ３を介してインバータＮ２に伝えられ、インバータＮ２に４．５Ｖの電圧が入力される。そして、インバータＮ２に４．５Ｖの電圧が入力されると、インバータＮ２、Ｎ３を介してスイッチングトランジスタＭ３のゲート電位が４．５Ｖに設定される。このため、スイッチングトランジスタＭ３のゲート／ソース間電圧Ｖｇｓ３が４．５Ｖになり、スイッチングトランジスタＭ３がオンする。この結果、増幅トランジスタＭ１のバイアス電圧ＢＡ１は０Ｖになり、抵抗Ｒ１を介してそのバイアス電圧ＢＡ１が増幅トランジスタＭ１のゲートに印加されることで、増幅トランジスタＭ１のゲート／ソース間電圧Ｖｇｓ１が０Ｖになり、増幅トランジスタＭ１がオフする。この時、増幅トランジスタＭ２がオンし、増幅トランジスタＭ２のドレイン／ソース間電圧Ｖｄｓ２が０Ｖになっているものとすると、増幅トランジスタＭ１のドレイン／ソース間電圧Ｖｄｓ１は６Ｖになる。

一方、半導体チップ１１を回路基板に実装すると、半導体チップ１１に電源が供給される。このため、インバータＮ１に電源電圧ＶＤＤＣが供給されるとともに、電源端子ＶＤＤ_ＬＮＡを介してバイアス回路４に電源電圧が供給される。

そして、パワーオン信号ＰＳがハイレベルになると、インバータＮ１の出力ＰＳ_Ｂがロウレベルになる。また、電源端子ＶＤＤ_ＬＮＡに電源電圧が供給されると、抵抗Ｒ３を介してインバータＮ１に電流が引き抜かれることで、電源端子ＶＤＤ_ＬＮＡの電源電圧が抵抗Ｒ３を介して降下され、インバータＮ１の出力ＰＳ_Ｂがロウレベルに維持される。そして、インバータＮ１の出力ＰＳ_Ｂに基づいてインバータＮ２、Ｎ３が駆動されることで、接地端子ＧＮＤ_ＬＮＡの電位がスイッチングトランジスタＭ３のゲートに印加される。このため、スイッチングトランジスタＭ３がオフし、増幅トランジスタＭ１のバイアス電圧ＢＡ１がバイアス回路４を介して設定される。

ここで、バイアス回路４に電源電圧が供給されると、増幅トランジスタＭ１、Ｍ２が増幅を行えるようにバイアス電圧ＢＡ１、ＢＡ２が設定される。そして、増幅トランジスタＭ１のゲートに入力信号が印加されると、その入力信号に応じて増幅トランジスタＭ１、Ｍ２に電流が流れ、その電流に応じた出力信号が出力端子ＬＮＡ_ＯＵＴを介して出力される。ここで、増幅トランジスタＭ２は、増幅トランジスタＭ１から引き抜いたドレイン電流が増幅トランジスタＭ１に戻らないようにすることができる。

また、増幅トランジスタＭ１のソース電流はインダクタＬ１を介して電圧に変換され、キャパシタＣ１を介して増幅トランジスタＭ１のゲートにフィードバックされることでマッチングがとられ、ノイズが減らされる。

例えば、半導体チップ１１に電源が供給された時に電源電圧ＶＤＤ１が３．３Ｖであるものとすると、レギュレータ７にて１．２Ｖの電源電圧ＶＤＤ２に変換され、外付部品１３を介して増幅トランジスタＭ２のドレインに供給される。このため、出力端子ＬＮＡ_ＯＵＴの電位は１．２Ｖに設定される。また、電源電圧ＶＤＤ２が電源端子ＶＤＤ_ＬＮＡに印加されることで、電源端子ＶＤＤ_ＬＮＡの電位が１．２Ｖに設定される。

また、インバータＮ１に電源電圧ＶＤＤＣが供給され、パワーオン信号ＰＳがハイレベルになると、インバータＮ１の出力ＰＳ_Ｂは０Ｖになる。そして、電源端子ＶＤＤ_ＬＮＡから抵抗Ｒ３を介してインバータＮ１に電流が引き込まれることで、１．２Ｖ分の電圧降下が抵抗Ｒ３にて発生し、電源端子ＶＤＤ_ＬＮＡの電位が１．２Ｖに維持される。

電源端子ＶＤＤ_ＬＮＡの電位が１．２Ｖに維持されると、バイアス回路４には１．２Ｖの電源電圧がかかり、バイアス回路４にて０．４Ｖのバイアス電圧ＢＡ１が生成されるとともに、０．８Ｖのバイアス電圧ＢＡ２が生成される。

また、インバータＮ１の出力ＰＳ_Ｂが０Ｖになると、インバータＮ２、Ｎ３を介してスイッチングトランジスタＭ３のゲート電位が０Ｖに設定される。このため、スイッチングトランジスタＭ３のゲート／ソース間電圧Ｖｇｓ３が０Ｖになり、スイッチングトランジスタＭ３がオフする。この結果、増幅トランジスタＭ１のゲート電位が０．４Ｖになり、増幅トランジスタＭ１のゲート／ソース間電圧Ｖｇｓ１が０．４Ｖになる。また、増幅トランジスタＭ１のドレイン／ソース間電圧Ｖｄｓ１は０．４Ｖになる。また、増幅トランジスタＭ２のゲート電位が０．８Ｖになり、増幅トランジスタＭ２のゲート／ソース間電圧Ｖｇｓ２が０．４Ｖになる。また、増幅トランジスタＭ２のドレイン／ソース間電圧Ｖｄｓ２は０．８Ｖになる。

ここで、増幅トランジスタＭ１のソース側とゲート側の間にスイッチングトランジスタＭ３を接続し、サージ電圧を検出した時にスイッチングトランジスタＭ３をオンすることにより、増幅トランジスタＭ１のソースとゲートとの間の電圧を０Ｖに設定することができる。このため、サージ電圧が入力された時に増幅トランジスタＭ１がオンするのを防止することができ、増幅トランジスタＭ１、Ｍ２にサージ電流が流れるのを防止することが可能となることから、増幅トランジスタＭ１、Ｍ２の静電破壊に対する耐性を向上させることができる。

また、抵抗Ｒ３およびインバータＮ２、Ｎ３を介してサージ電圧を検出させることにより、サージ電圧の検出感度を向上させることができる。さらに、抵抗Ｒ１を介してスイッチングトランジスタＭ３を増幅トランジスタＭ１のゲートに接続することにより、入力端子ＬＮＡ_ＩＮ側からスイッチングトランジスタＭ３の寄生容量を見えなくなるようにすることができ、利得及び雑音特性の低下を抑制することができる。

また、切替回路３を設けることにより、電源未投入時のサージ電圧に基づいてスイッチングトランジスタＭ３がオンされる場合においても、電源投入時にスイッチングトランジスタＭ３をオフさせることができ、増幅トランジスタＭ１、Ｍ２の増幅機能が損なわれないようにすることができる。

尚、コンパレータＰＡが無い構成も可能である。コンパレータＰＡが無い場合は、外部から電源端子ＴＤにＶＤＤ２相当の電圧（例えば１．２Ｖ）が入力される。

（第２実施形態）
図３は、第２実施形態に係る集積回路の概略構成を示す回路図である。
図３において、この集積回路では、図１の集積回路の静電保護回路２の代わりに静電保護回路５が設けられている。静電保護回路５は、増幅トランジスタＭ１、Ｍ２にかかる電圧に基づいて、増幅トランジスタＭ２がオフするように増幅トランジスタＭ２のバイアス電圧ＢＡ２を設定することができる。ここで、静電保護回路５には、スイッチングトランジスタＭ３の代わりにスイッチングトランジスタＭ４が設けられている。なお、スイッチングトランジスタＭ４は、例えば、Ｎチャンネル電界効果トランジスタを用いることができる。そして、スイッチングトランジスタＭ４のドレインは、増幅トランジスタＭ２のゲートに接続されている。スイッチングトランジスタＭ４のソースは、接地端子ＧＮＤ_ＬＮＡに接続されている。インバータＮ３の出力はスイッチングトランジスタＭ４のゲートに接続されている。

そして、半導体チップ１１を回路基板に実装する前において、出力端子ＬＮＡ_ＯＵＴにサージ電圧がかかると、ダイオードＤ５を介して電源端子ＶＤＤ_ＬＮＡの電位が上昇する。そして、電源端子ＶＤＤ_ＬＮＡの電位は抵抗Ｒ３を介して検出され、その抵抗Ｒ３を介して検出された電圧がインバータＮ２に入力される。そして、抵抗Ｒ３を介して検出された電圧に基づいてインバータＮ２、Ｎ３が駆動されることで、電源端子ＶＤＤ_ＬＮＡの電位がスイッチングトランジスタＭ４のゲートに印加される。ここで、出力端子ＬＮＡ_ＯＵＴにサージ電圧がかかった時に、電源端子ＶＤＤ_ＬＮＡの電位が上昇すると、スイッチングトランジスタＭ４がオンする。このため、増幅トランジスタＭ２のバイアス電圧ＢＡ２が０Ｖになり、増幅トランジスタＭ２のゲート電位が０Ｖになる。このため、増幅トランジスタＭ２がオフし、増幅トランジスタＭ１、Ｍ２にサージ電流が流れるのを防止することが可能になる。

一方、電源端子ＶＤＤ_ＬＮＡの電位は抵抗Ｒ３を介してインバータＮ２に伝えられ、インバータＮ２に４．５Ｖの電圧が入力される。そして、インバータＮ２に４．５Ｖの電圧が入力されると、インバータＮ２、Ｎ３を介してスイッチングトランジスタＭ４のゲート電位が４．５Ｖに設定される。このため、スイッチングトランジスタＭ４のゲート／ソース間電圧Ｖｇｓ４が４．５Ｖになり、スイッチングトランジスタＭ４がオンする。この結果、増幅トランジスタＭ２のバイアス電圧ＢＡ２は０Ｖになり、そのバイアス電圧ＢＡ２が増幅トランジスタＭ２のゲートに印加されることで、増幅トランジスタＭ２のゲート／ソース間電圧Ｖｇｓ２が−０．１Ｖになり、増幅トランジスタＭ２がオフする。この時、増幅トランジスタＭ１のゲート／ソース間電圧Ｖｇｓ１が２Ｖになり、増幅トランジスタＭ１がオンし、増幅トランジスタＭ１のドレイン／ソース間電圧Ｖｄｓ１が０．１Ｖになっているものとすると、増幅トランジスタＭ２のドレイン／ソース間電圧Ｖｄｓ２は５．９Ｖになる。また、増幅トランジスタＭ２のゲート／ドレイン間電圧Ｖｇｄ２は５．９Ｖになる。

（第３実施形態）
図４は、第３実施形態に係る集積回路の概略構成を示す回路図である。
図４において、この集積回路では、図１の集積回路の静電保護回路２の代わりに静電保護回路６が設けられている。

また、バイアス回路４には、バイアストランジスタＭ１１〜Ｍ１６および電流原Ｉｒｅｆが設けられている。なお、バイアストランジスタＭ１１〜Ｍ１３は、例えば、Ｐチャンネル電界効果トランジスタを用いることができる。バイアストランジスタＭ１４〜Ｍ１６は、例えば、Ｎチャンネル電界効果トランジスタを用いることができる。ここで、バイアストランジスタＭ１１〜Ｍ１３はカレントミラー動作することができる。バイアストランジスタＭ１４は、バイアストランジスタＭ１２のカレントミラー動作に基づいて、電源端子ＶＤＤ_ＬＮＡの電圧をインピーダンス分割することができる。バイアストランジスタＭ１５、Ｍ１６は、バイアストランジスタＭ１３のカレントミラー動作に基づいて、電源端子ＶＤＤ_ＬＮＡの電圧をインピーダンス分割することができる。

ここで、バイアストランジスタＭ１１〜Ｍ１３のソースは電源端子ＶＤＤ_ＬＮＡに接続され、バイアストランジスタＭ１１のドレインは電流原Ｉｒｅｆを介して接地端子ＧＮＤ_ＬＮＡに接続されている。バイアストランジスタＭ１２のドレインはバイアストランジスタＭ１４を介して接地端子ＧＮＤ_ＬＮＡに接続され、バイアストランジスタＭ１３のドレインはバイアストランジスタＭ１５、Ｍ１６を順次介して接地端子ＧＮＤ_ＬＮＡに接続されている。バイアストランジスタＭ１１〜Ｍ１３のゲートはバイアストランジスタＭ１１のドレインに接続されている。バイアストランジスタＭ１４のドレインは、バイアストランジスタＭ１４のゲートに接続されるとともに、抵抗Ｒ１を介して増幅トランジスタＭ１のゲートに接続されている。バイアストランジスタＭ１５のドレインは、バイアストランジスタＭ１５のゲートに接続されるとともに、抵抗Ｒ２を介して増幅トランジスタＭ２のゲートに接続されている。バイアストランジスタＭ１６のドレインは、バイアストランジスタＭ１６のゲートに接続されている。

また、静電保護回路６は、増幅トランジスタＭ１、Ｍ２にかかる電圧に基づいて、増幅トランジスタＭ１、Ｍ２をオフさせるとともに、バイアス回路４から出力されるバイアス電圧ＢＡ１、ＢＡ２を不定にすることができる。

ここで、静電保護回路６には、スイッチングトランジスタＭ３〜Ｍ７、インバータＮ２、Ｎ３および抵抗Ｒ３が設けられている。なお、スイッチングトランジスタＭ３〜Ｍ６は、例えば、Ｎチャンネル電界効果トランジスタを用いることができる。スイッチングトランジスタＭ７は、例えば、Ｐチャンネル電界効果トランジスタを用いることができる。そして、スイッチングトランジスタＭ５のドレインは、増幅トランジスタＭ１のゲートに接続されている。スイッチングトランジスタＭ６のドレインは、抵抗Ｒ２を介して増幅トランジスタＭ２のゲートに接続されている。スイッチングトランジスタＭ５、Ｍ６のソースは、接地端子ＧＮＤ_ＬＮＡに接続されている。スイッチングトランジスタＭ５、Ｍ６のゲートは、インバータＮ３の出力に接続されている。スイッチングトランジスタＭ７のドレインは、バイアストランジスタＭ１１〜Ｍ１３のゲートに接続されている。スイッチングトランジスタＭ７のソースは、電源端子ＶＤＤ_ＬＮＡに接続されている。スイッチングトランジスタＭ７のゲートは、インバータＮ２の出力に接続されている。

そして、半導体チップ１１を回路基板に実装する前は、半導体チップ１１に電源が供給されない。このため、バイアス回路４およびインバータＮ１に電源電圧が供給されず、増幅トランジスタＭ１、Ｍ２のゲート電圧およびスイッチングトランジスタＭ３〜Ｍ７のゲート電圧が不定になる。

この時、電源端子ＶＤＤ_ＬＮＡにサージ電圧が印加されたものとすると、電源端子ＶＤＤ_ＬＮＡの電位は抵抗Ｒ３を介して検出され、その抵抗Ｒ３を介して検出された電圧がインバータＮ２に入力される。そして、抵抗Ｒ３を介して検出された電圧に基づいてインバータＮ２、Ｎ３が駆動されることで、スイッチングトランジスタＭ３〜Ｍ６のゲート電位がハイレベルに設定され、スイッチングトランジスタＭ７のゲート電位がロウレベルに設定される。このため、スイッチングトランジスタＭ３〜Ｍ７がオンし、増幅トランジスタＭ１、Ｍ２およびバイアストランジスタＭ１４、Ｍ１５のゲート電位が０Ｖになるとともに、バイアストランジスタＭ１１〜Ｍ１３のゲート電位が電源端子ＶＤＤ_ＬＮＡの電位になる。このため、バイアストランジスタＭ１１〜Ｍ１５がオフし、バイアス電圧ＢＡ１、ＢＡ２が不定になるとともに、増幅トランジスタＭ１、Ｍ２がオフし、増幅トランジスタＭ１、Ｍ２にサージ電流が流れるのを防止することが可能になる。

そして、パワーオン信号ＰＳがハイレベルになると、インバータＮ１の出力がロウレベルになる。また、電源端子ＶＤＤ_ＬＮＡに電源電圧が供給されると、抵抗Ｒ３を介してインバータＮ１に電流が引き抜かれることで、電源端子ＶＤＤ_ＬＮＡの電源電圧が抵抗Ｒ３を介して降下され、インバータＮ１の出力がロウレベルに維持される。そして、インバータＮ１の出力に基づいてインバータＮ２、Ｎ３が駆動されることで、スイッチングトランジスタＭ３〜Ｍ６のゲート電位がロウレベルに設定され、スイッチングトランジスタＭ７のゲート電位がハイレベルに設定される。このため、スイッチングトランジスタＭ３〜Ｍ７がオフし、増幅トランジスタＭ１、Ｍ２が増幅を行えるように増幅トランジスタＭ１、Ｍ２のバイアス電圧ＢＡ１、ＢＡ２がバイアス回路４を介して設定される。

そして、増幅トランジスタＭ１のゲートに入力信号が印加されると、その入力信号に応じて増幅トランジスタＭ１、Ｍ２に電流が流れ、その電流に応じた出力信号が出力端子ＬＮＡ_ＯＵＴを介して出力される。

ここで、サージ電圧を検出した時に増幅トランジスタＭ１、Ｍ２をオフさせるとともに、バイアス回路４から出力されるバイアス電圧ＢＡ１、ＢＡ２を不定にすることにより、増幅トランジスタＭ１、Ｍ２がオンするのを防止することができる。このため、増幅トランジスタＭ１、Ｍ２にサージ電流が流れるのを防止することが可能となり、増幅トランジスタＭ１、Ｍ２の静電破壊に対する耐性を向上させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１増幅回路、２、５、６静電保護回路、３切替回路、４バイアス回路、Ｍ１、Ｍ２増幅トランジスタ、Ｍ３〜Ｍ７スイッチングトランジスタ、Ｍ１１〜Ｍ１６バイアストランジスタ、Ｎ１〜Ｎ３インバータ、Ｒ１〜Ｒ３、Ｒ１１抵抗、Ｌ１、Ｌ１１〜Ｌ１３インダクタ、Ｃ１、Ｃ２、Ｃ１１、Ｃ１２キャパシタ、Ｄ１〜Ｄ８ダイオード、Ｉｒｅｆ電流源、７レギュレータ、１１半導体チップ、１２、１３外付部品、ＰＡコンパレータ

Claims

入力信号を増幅する第１の増幅トランジスタと、
前記第１の増幅トランジスタに直列に接続された第２の増幅トランジスタと、
バイアストランジスタのカレントミラー動作に基づいて、前記第１および第２の増幅トランジスタが増幅を行えるようにバイアス電圧を設定するバイアス回路と、
前記第１の増幅トランジスタのゲートとソースとの間をオン／オフする第１のスイッチングトランジスタと、
前記第２の増幅トランジスタのゲートとソースとの間をオン／オフする第２のスイッチングトランジスタと、
前記バイアストランジスタのゲートとソースとの間をオン／オフする第３のスイッチングトランジスタと、
前記バイアス回路の電源にかかる電圧を検出する抵抗と、
前記抵抗を介して検出された電圧に基づいて、前記第１、第２および第３のスイッチングトランジスタがオンするように前記第１、第２および第３のスイッチングトランジスタのゲートを駆動するインバータと、
電源の供給状態に基づいて、前記第１、第２および第３のスイッチングトランジスタがオフするように前記インバータを介して前記第１、第２および第３のスイッチングトランジスタのゲートを駆動する切替回路を備えることを特徴とする集積回路。
入力信号を増幅する増幅トランジスタと、
前記増幅トランジスタが増幅を行えるようにバイアス電圧を設定するバイアス回路と、
前記増幅トランジスタにかかる電圧に基づいて、前記増幅トランジスタがオフするように前記増幅トランジスタのバイアス電圧を設定する静電保護回路と、
電源の供給状態に基づいて、前記増幅トランジスタのバイアス電圧を切り替える切替回路とを備えることを特徴とする集積回路。
前記静電保護回路は、
前記増幅トランジスタのゲートとソースとの間をオン／オフするスイッチングトランジスタと、
前記バイアス回路の電源にかかる電圧を検出する抵抗と、
前記抵抗を介して検出された電圧に基づいて、前記スイッチングトランジスタがオンするように前記スイッチングトランジスタのゲートを駆動するインバータとを備え、
前記切替回路は、電源の供給状態に基づいて、前記スイッチングトランジスタがオフするように前記インバータを介して前記スイッチングトランジスタのゲートを駆動することを特徴とする請求項２に記載の集積回路。
前記バイアス回路は、
カレントミラー動作を行う第１のバイアストランジスタと、
前記第１のバイアストランジスタのカレントミラー動作に基づいて、前記バイアス回路の電源にかかる電圧をインピーダンス分割する第２のバイアストランジスタとを備え、
前記静電保護回路は、
前記第１のバイアストランジスタのゲートとソースとの間をオン／オフするスイッチングトランジスタと、
前記バイアス回路の電源にかかる電圧を検出する抵抗と、
前記抵抗を介して検出された電圧に基づいて、前記スイッチングトランジスタがオンするように前記スイッチングトランジスタのゲートを駆動するインバータとを備え、
前記切替回路は、電源の供給状態に基づいて、前記スイッチングトランジスタがオフするように前記インバータを介して前記スイッチングトランジスタのゲートを駆動することを特徴とする請求項２に記載の集積回路。
前記増幅トランジスタは、
入力信号を増幅する第１の増幅トランジスタと、
前記第１の増幅トランジスタに直列に接続された第２の増幅トランジスタとを備えることを特徴とする請求項２から４のいずれか１項に記載の集積回路。