JP6160545B2 - 過電流保護回路 - Google Patents

Description

本発明は、主スイッチング素子に流れる電流が過電流検出閾値を超えたときに電流を制限する過電流保護回路に関する。

例えばＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）などの出力トランジスタ（主スイッチング素子）の負荷が短絡した状態で、その出力トランジスタにオン駆動するための駆動信号が与えられると、出力トランジスタに絶対最大定格を超える過大な電流が流れる。そこで、出力トランジスタに対しゲート同士が接続され、出力トランジスタに流れる電流Ｉｍに応じた検出電流Ｉｓを流す検出用トランジスタ（センス用スイッチング素子）と、出力トランジスタのゲートを駆動するゲート駆動回路から出力トランジスタのゲートに至る電流経路から検出電流Ｉｓに応じた駆動制限電流を引き抜く駆動制限回路とを備えた過電流保護回路が用いられている（例えば、特許文献１参照）。

このような過電流保護回路によれば、負荷などの短絡時、次のように出力トランジスタに流れる電流が制限される。すなわち、負荷が短絡した状態で出力トランジスタにオン駆動信号が与えられると電流Ｉｍが急速に増加する。そして、検出電流Ｉｓが電流Ｉｍの過電流検出閾値に対応した値にまで増加すると、出力トランジスタのゲートに至る電流経路から引き抜かれる駆動制限電流によって、ゲート容量の充電が妨げられ、出力トランジスタのゲート・ソース間電圧ひいては電流Ｉｍが制限される。

特開２０１２−０６０４３７号公報

上述したような従来の過電流保護回路では、駆動制限回路として、例えばバイポーラトランジスタからなるカレントミラー回路が用いられている。そのため、従来の過電流保護回路には、次のような問題があった。すなわち、この場合、上記過電流検出閾値は、カレントミラー回路を構成するトランジスタのうち検出電流Ｉｓが流れる経路に設けられたトランジスタの順方向電圧Ｖｆに応じて変化する。そのため、従来の過電流保護回路では、順方向電圧Ｖｆが有する温度特性によって過電流検出閾値が変動する（ばらつく）問題があった。過電流検出閾値が電流Ｉｍの制限開始を遅らせる方向にばらつくと、出力トランジスタに過大な電流が流れてしまい、最悪の場合には熱破壊するおそれがある。一方、過電流検出閾値が電流Ｉｍの制限開始を早める方向にばらつくと、出力トランジスタに正常な範囲の電流Ｉｍが流れている際に、その電流Ｉｍを制限してしまうおそれがある。

また、従来の過電流保護回路では、出力トランジスタの主端子間の電圧が順方向電圧Ｖｆに達するまでの期間には、カレントミラー回路が動作せず、駆動制限電流の引き抜き（電流Ｉｍの制限）が行われない。つまり、従来の過電流保護回路には、電流Ｉｍの制限動作が実行されない不感帯が存在していた。このような不感帯が存在すると、過電流検出閾値を高く設定せざるを得ず、短絡故障が発生したときにおける電流Ｉｍの変化率（スルーレート）次第では、電流Ｉｍの制限動作が間に合わず、出力トランジスタが破壊に至る懸念があった。なお、このような不感帯は、出力トランジスタのオン抵抗が小さいほど、つまり、そのサイズが大きいほど生じ易い。

このような事情から、従来の過電流保護回路を用いる場合、出力トランジスタのドレイン電流の絶対最大定格を所望する仕様よりも大幅に高く設計する（大幅にマージンをとった設計を行う）といった対策を行い、上記各問題の発生を回避していた。しかし、その結果、出力トランジスタのチップ面積、ひいては回路全体の面積が大きくなるという問題が生じていた。

本発明は上記事情に鑑みてなされたものであり、その目的は、過電流検出閾値の温度による変動を抑制することができる過電流保護回路を提供することにある。

請求項１に記載の手段は、主スイッチング素子に流れる電流が過電流検出閾値を超えたときに、その電流を制限する過電流保護回路である。過電流保護回路は、センス用スイッチング素子、シャント抵抗、電圧フォロア回路、電流生成用抵抗および電流引き抜き回路を備えている。センス用スイッチング素子は、主スイッチング素子に流れる電流に比例した検出電流を流すように構成されている。シャント抵抗は、検出電流に応じた電圧が端子に生じるように設けられている。電圧フォロア回路は、シャント抵抗の端子電圧を入力するもので、その出力電圧は、電流生成用抵抗に印加される。電流引き抜き回路は、主スイッチング素子のゲートを駆動するゲート駆動回路から主スイッチング素子のゲートへと至る電流経路から、電流生成用抵抗に流れる電流に応じた制御電流を引き抜く。

このような構成によれば、主スイッチング素子またはそれが接続される回路などにおいて短絡故障などが生じ、主スイッチング素子に過電流が流れ得る状態になると、次のような動作によって、主スイッチング素子に流れる電流が制限される。すなわち、主スイッチング素子に流れる電流が増加すると、それと同様にセンス用スイッチング素子に流れる電流、ひいてはシャント抵抗の端子電圧も増加する。このように増加したシャント抵抗の端子電圧は、電圧フォロア回路を介して電流生成用抵抗に印加される。そうすると、電流生成用抵抗には、主スイッチング素子に流れる電流と同様に変化する電流が流れる。そして、電流引き抜き回路によって、ゲート駆動回路から主スイッチング素子のゲートへと至る電流経路から電流生成用抵抗に流れる電流に応じた制御電流が引き抜かれる。これにより、主スイッチング素子のゲートに供給される電流が、上記制御電流の分だけ減少する。その結果、主スイッチング素子のゲート容量の充電が妨げられ、主トランジスタに流れる電流が制限される。

この場合、主スイッチング素子に流れる電流に比例した検出電流がシャント抵抗により電圧に変換された上で電圧フォロア回路に入力され、その電圧フォロア回路の出力電圧および電流生成用抵抗によって定まる制御電流が電流引き抜き回路によってゲートへの電流経路から引き抜かれるといった構成になっている。そのため、過電流検出閾値の温度特性は、電圧フォロア回路の温度特性に大きく依存する。しかし、電圧フォロア回路は、その入力から出力に至る経路に、ＰＮＰ形バイポーラトランジスタのベース・エミッタ間とＮＰＮ形バイポーラトランジスタのベース・エミッタ間とが介在する構成、または、Ｐチャネル型ＭＯＳトランジスタのゲート・ソース間とＮチャネル型ＭＯＳトランジスタのゲート・ソース間とが介在する構成となっている。

つまり、電圧フォロア回路は、入力された電圧からバイポーラトランジスタの順方向電圧だけ上昇させるとともに順方向電圧だけ低下させた電圧を出力する構成、または、入力された電圧からＭＯＳトランジスタの閾値電圧だけ上昇させるとともに閾値電圧だけ低下させた電圧を出力する構成となっている。このような構成によれば、電圧フォロア回路の温度特性、つまり出力電圧の温度による変動は、極めて小さいものとなる。

従って、本手段の構成では、過電流検出閾値が、バイポーラトランジスタの順方向電圧やＭＯＳトランジスタの閾値電圧などが有する温度特性によって変動することが抑制される。さらに、本手段の構成によれば、主スイッチング素子の主端子間の電圧に関係なく、電流引き抜き回路が動作できる構成となっている。従って、本手段の構成によれば、従来の過電流保護回路のように電流の制限動作が実行されない不感帯は存在しない。このようなことから、本手段によれば、主スイッチング素子について大幅にマージンをとった設計を行う必要がなくなる。そのため、適切なサイズ設計を実現することができ、主スイッチング素子のチップ面積ひいては回路全体の面積がむやみに大きくなることを抑制できる。

バイポーラトランジスタの順方向電圧は、ＮＰＮ形とＰＮＰ形とでは微妙に異なる温度特性を有する。また、ＭＯＳトランジスタの閾値電圧は、Ｎチャネル型とＰチャネル型とでは微妙に異なる温度特性を有する。そのため、請求項１に記載の手段では、上記微妙な特性の差異により、過電流検出閾値が僅かに変動する可能性がある。このような過電流検出閾値の僅かな変動をも抑えるためには、請求項２に記載の手段を採用するとよい。

請求項２に記載の手段では、電圧フォロア回路は、次のような構成となっている。すなわち、電圧フォロア回路の入力から出力に至る経路に介在する各トランジスタがバイポーラトランジスタである場合、その経路には、さらに、ＮＰＮ形バイポーラトランジスタのエミッタ・ベース間とＰＮＰ形バイポーラトランジスタのエミッタ・ベース間とが介在する。また、電圧フォロア回路の入力から出力に至る経路に介在する各トランジスタがＭＯＳトランジスタである場合、その経路には、さらに、Ｎチャネル型ＭＯＳトランジスタのソース・ゲート間とＰチャネル型ＭＯＳトランジスタのソース・ゲート間とが介在する。

つまり、電圧フォロア回路は、入力された電圧からＮＰＮ形およびＰＮＰ形バイポーラトランジスタの各順方向電圧だけ上昇させるとともにＮＰＮ形およびＰＮＰ形バイポーラトランジスタの各順方向電圧だけ低下させた電圧を出力する構成、または、入力された電圧からＮチャネル型およびＰチャネル型ＭＯＳトランジスタの各閾値電圧だけ上昇させるとともにＮチャネル型およびＰチャネル型ＭＯＳトランジスタの各閾値電圧だけ低下させた電圧を出力する構成となっている。このような構成によれば、ＮＰＮ形およびＰＮＰ形における順方向電圧の温度特性の相違またはＮチャネル型およびＰチャネル型における閾値電圧の温度特性の相違により生じる過電圧検出閾値の僅かな変動をも抑えることができる。

第１の実施形態を示すもので、過電流保護回路を備えた負荷駆動装置の構成図 第２の実施形態を示す図１相当図 第３の実施形態を示す図１相当図 第４の実施形態を示す図１相当図 第５の実施形態を示す図１相当図 第６の実施形態を示す図１相当図 第７の実施形態を示す図１相当図

以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１を参照して説明する。
図１に示す過電流保護回路１は、例えば車載用の半導体集積回路装置として構成されている。過電流保護回路１は、Ｎチャネル型のＬＤＭＯＳであるトランジスタ２（主スイッチング素子に相当）のドレイン・ソース間に流れる電流Ｉｍが過電流検出閾値Ｉthを超えたときに電流Ｉｍを制限し、トランジスタ２を過電流から保護する。なお、本実施形態では、電流Ｉｍの定常値は２Ａであり、過電流検出閾値Ｉthは４Ａとなっている。

トランジスタ２は、端子Ｐｏおよび電源供給端子（図示略）の間に接続される負荷（図示略）を駆動するもので、そのドレインは端子Ｐｏに接続され、そのソースはグランドに接続されている。つまり、トランジスタ２は、ロウサイド駆動の構成の負荷駆動装置の出力トランジスタである。トランジスタ２のゲートは、プルダウン用の抵抗Ｒ１を介してグランドに接続されるとともに、ゲート制御線３（主スイッチング素子のゲートへと至る電流経路に相当）に接続されている。

過電流保護回路１は、トランジスタ４、シャント抵抗Ｒ２、電圧フォロア回路５、電流生成用抵抗Ｒ３および電流引き抜き回路６を備えている。Ｎチャネル型のＬＤＭＯＳであるトランジスタ４（センス用スイッチング素子に相当）は、トランジスタ２に流れる電流Ｉｍに比例した検出電流Ｉｓを流すように設けられている。すなわち、トランジスタ２、４は、各ゲートおよび各ドレインが、それぞれ共通接続されている。本実施形態では、トランジスタ２、４のサイズ比は、例えば「２０００：１」となっている。従って、検出電流Ｉｓの定常値は、１ｍＡとなる。トランジスタ２、４は、いずれもゲート駆動回路７によって駆動される。

ゲート駆動回路７は、電源線８から与えられる電源電圧Ｖcc（例えば５Ｖ）の供給を受けて動作する。ゲート駆動回路７は、外部からオン指令が与えられると、ゲート制御線３に対して例えば１ｍＡの定電流を出力してトランジスタ２、４のゲートを定電流駆動する。また、ゲート駆動回路７は、外部からオフ指令が与えられると、上記定電流の出力を停止する。なお、トランジスタ２は、５００μＡの電流がゲートに供給されることにより、正常にオンするような構成となっている。

シャント抵抗Ｒ２は、検出電流Ｉｓに応じた電圧が端子に生じるように設けられたものであり、トランジスタ４のソースおよびグランドの間に接続されている。トランジスタ４およびシャント抵抗Ｒ２の相互接続ノードＮ１の電圧Ｖ１は、電圧フォロア回路５に入力されている。

電圧フォロア回路５は、電流源９およびトランジスタＴ１〜Ｔ４を備えている。電流源９は、電源線８から与えられる電源電圧Ｖccの供給を受けて動作するもので、定電流Ｉａを出力する。電流源９の出力端子には、ＮＰＮ形バイポーラトランジスタであるトランジスタＴ１のコレクタが接続されている。トランジスタＴ１は、いわゆるダイオード接続の形態となっており、そのコレクタおよびベースが共通接続されている。トランジスタＴ１のエミッタは、ＰＮＰ形バイポーラトランジスタであるトランジスタＴ２のエミッタに接続されている。トランジスタＴ２のコレクタはグランドに接続され、そのベースはノードＮ１に接続されている。

電流源９の出力端子は、ＮＰＮ形バイポーラトランジスタであるトランジスタＴ３のベースにも接続されている。トランジスタＴ３のコレクタは、電流引き抜き回路６に接続されている。トランジスタＴ３のエミッタは、ＰＮＰ形バイポーラトランジスタＴ４のエミッタに接続されている。トランジスタＴ４は、ダイオード接続の形態となっており、そのベースおよびコレクタが共通接続されている。トランジスタＴ４のコレクタ（ベース）は、電圧フォロア回路５の出力ノードＮ２に接続されている。

このような構成により、電圧フォロア回路５の出力電圧Ｖ２は、トランジスタＴ１〜Ｔ４がオンされている期間、下記（１）式に示すように、電圧フォロア回路５の入力電圧Ｖ１とほぼ等しい電圧値となる。ただし、トランジスタＴ１〜Ｔ４の順方向電圧をＶｆとしている。
Ｖ２＝Ｖ１＋２×Ｖｆ−２×Ｖｆ …（１）

電流生成用抵抗Ｒ３は、電圧フォロア回路５の出力電圧Ｖ２が印加されるように設けられている。すなわち、電流生成用抵抗Ｒ３は、電圧フォロア回路５の出力ノードＮ２（トランジスタＴ４のコレクタ）およびグランドの間に接続されている。このような構成により、電流生成用抵抗Ｒ３には、電圧Ｖ２（≒電圧Ｖ１）に応じた電流Ｉr3が流れる。

電流引き抜き回路６は、ゲート制御線３から、電流生成用抵抗Ｒ３に流れる電流Ｉr3に応じた制御電流Ｉconを引き抜くものであり、トランジスタＭ１〜Ｍ４を備えている。Ｐチャネル型ＭＯＳトランジスタであるトランジスタＭ１、Ｍ２は、入力側のカレントミラー回路１０を構成している。すなわち、トランジスタＭ１、Ｍ２は、各ソースおよび各ゲートが、それぞれ共通接続されている。

トランジスタＭ１、Ｍ２の共通のソースは、電源線８に接続されている。トランジスタＭ１のゲートおよびドレインは、共通接続されるとともに、電圧フォロア回路５のトランジスタＴ３のコレクタに接続されている。トランジスタＭ２のドレインは、トランジスタＭ３のドレインに接続されている。

ＮチャネルＭＯＳトランジスタであるトランジスタＭ３、Ｍ４は、出力側のカレントミラー回路１１を構成している。すなわち、トランジスタＭ３、Ｍ４は、各ゲートおよび各ソースが、それぞれ共通接続されている。トランジスタＭ３、Ｍ４の共通のソースは、グランドに接続されている。トランジスタＭ３のゲートおよびドレインは、共通接続されている。トランジスタＭ４のドレインは、ゲート制御線３に接続されている。

このような構成の電流引き抜き回路６によれば、カレントミラー回路１０の入力電流（トランジスタＭ１に流れる電流）は、電流生成用抵抗Ｒ３に流れる電流Ｉr3となる。そして、カレントミラー回路１１の出力電流（トランジスタＭ４に流れる電流）、つまり制御電流Ｉconは、電流Ｉr3に応じて定まる電流となる。

なお、本実施形態では、抵抗Ｒ２、Ｒ３の抵抗値（抵抗比）およびトランジスタＭ１〜Ｍ４のサイズ（サイズ比）は、「検出電流Ｉｓが１ｍＡのとき（定常時）に制御電流Ｉconが５００μＡとなる」という条件、言い換えれば「検出電流Ｉｓが２ｍＡ（過電流時）に制御電流Ｉconが１ｍＡとなる」という条件を満たすように設定されている。この場合、抵抗比およびサイズ比のうちいずれか一方を揃えた上で上記条件を満たすように他方を設定してもよいし、上記条件を満たすように抵抗比およびサイズの双方を設定してもよい。

次に、過電流保護回路１の定常時の動作について説明する。
電源電圧ＶccがトランジスタＴ１、Ｔ２の各順方向電圧を加算した電圧値（＝２×Ｖｆ）を超えると、電流源９が定電流Ｉａの出力動作を開始する。これにより、トランジスタＴ１〜Ｔ４およびトランジスタＭ１〜Ｍ４がオンする。一方、ゲート駆動回路７は、オン指令が与えられると、ゲート制御線３に対して１ｍＡの定電流を出力してトランジスタ２、４をオン駆動する。

このとき、トランジスタ２に流れる電流Ｉｍが定常値である２Ａ以下であれば、トランジスタ４に流れる検出電流Ｉｓが１ｍＡ以下となる。そのため、電流引き抜き回路６によってゲート制御線３から引き抜かれる制御電流Ｉconが５００μＡ以下となる。従って、トランジスタ２のゲートに５００μＡ以上の電流が供給されるため、トランジスタ２が正常にオン駆動される。

次に、過電流保護回路１の過電流時の動作について説明する。
トランジスタ２に流れる電流Ｉｍが４Ａに達すると、トランジスタ４に流れる検出電流Ｉｓが２ｍＡとなる。そのため、電流引き抜き回路６によってゲート制御線３から引き抜かれる制御電流Ｉconが１ｍＡとなる。つまり、ゲート駆動回路７から出力される電流の全てが電流引き抜き回路６によってグランドへと引き抜かれる。そのため、トランジスタ２のゲートに電流が供給されなくなり、ゲート容量の充電が行われなくなる。その結果、トランジスタ２のゲート・ソース間電圧Ｖgsが閾値電圧Ｖｔを下回ってトランジスタ２がオフされる。これにより、トランジスタ２の電流Ｉｍは、ゼロになる。

このように、本実施形態の過電流保護回路１によれば、トランジスタ２またはトランジスタ２により駆動される負荷において短絡故障などが生じ、トランジスタ２に過電流が流れ得る状態になっても、上述した過電流保護動作によりトランジスタ２に流れる電流Ｉｍが制限される。この場合、電流Ｉｍに比例した検出電流Ｉｓがシャント抵抗Ｒ２により電圧Ｖ１に変換されて電圧フォロア回路５に入力され、その電圧フォロア回路５の出力電圧Ｖ２および電流生成用抵抗Ｒ３によって定まる制御電流Ｉconが電流引き抜き回路６によってゲート制御線３から引き抜かれるといった構成になっている。そのため、過電流保護回路１における過電流検出閾値Ｉthの温度特性は、電圧フォロア回路５の温度特性に大きく依存する。

しかし、電圧フォロア回路５は、入力電圧Ｖ１から「２×Ｖｆ」だけ上昇させるとともに「２×Ｖｆ」だけ低下させた出力電圧Ｖ２を出力する構成となっている。このような構成によれば、電圧フォロア回路５を構成するトランジスタＴ１〜Ｔ４の順方向電圧Ｖｆが温度に応じて変動しても、それらの変動分がキャンセルされるため、出力される電圧Ｖ２、ひいては制御電流Ｉconの温度による変動は極めて小さいものとなる。従って、本実施形態の構成では、過電流検出閾値Ｉth、つまり電流Ｉｍの制限動作が行われる電流値が、温度によって変動することが抑制される。

さらに、過電流保護回路１では、トランジスタ２のドレイン・ソース間電圧に関係なく、電圧フォロア回路５および電流引き抜き回路６が動作する構成となっている。従って、本実施形態の過電流保護回路１には、従来の過電流保護回路のような電流Ｉｍの制限動作が実行されない不感帯が存在しない。このようなことから、本実施形態によれば、トランジスタ２について大幅にマージンをとった設計を行う必要がなくなり、適切なサイズ設計を実現することができる。そのため、トランジスタ２のチップ面積、ひいては負荷駆動装置全体としての回路面積がむやみに大きくなることを抑制することができる。また、不感帯が存在しないことから、過電流検出閾値Ｉthの設定に関する自由度が高まるという効果も得られる。

また、バイポーラトランジスタの順方向電圧は、ＮＰＮ形とＰＮＰ形とでは微妙に異なる温度特性を有する。しかし、本実施形態の電圧フォロア回路５は、入力された電圧Ｖ１からＮＰＮ形およびＰＮＰ形バイポーラトランジスタ（Ｔ１、Ｔ２）の各順方向電圧だけ上昇させるとともにＮＰＮ形およびＰＮＰ形バイポーラトランジスタ（Ｔ３、Ｔ４）の各順方向電圧だけ低下させた電圧Ｖ２を出力する構成となっている。そのため、本実施形態によれば、ＮＰＮ形およびＰＮＰ形における順方向電圧の温度特性の相違により生じる過電流検出閾値Ｉthの僅かな変動をも抑えることができる。

本実施形態の過電流保護回路１は、アンプおよびコンパレータを用いた構成ではない。アンプおよびコンパレータを用いた構成の場合、その制御性が難しくなる問題が生じる可能性があるが、本実施形態では、そのような問題が生じることはなく、また、アンプおよびコンパレータを用いた構成に比べ、回路規模を小さくすることができるというメリットもある。

（第２の実施形態）
以下、本発明の第２の実施形態について、図２を参照して説明する。
図２に示すように、本実施形態の過電流保護回路２１は、第１の実施形態の過電流保護回路１に対し、電圧フォロア回路５に代えて電圧フォロア回路２２を備えている点が異なる。電圧フォロア回路２２は、電圧フォロア回路５から、トランジスタＴ１、Ｔ４を省いた構成となっている。

この場合、トランジスタＴ２のエミッタは、電流源９の出力端子に接続されるとともにトランジスタＴ３のベースに接続されている。そして、トランジスタＴ３のエミッタは、電圧フォロア回路２２の出力ノードとなり、電流生成用抵抗Ｒ３を介してグランドに接続されている。

このような構成によれば、電圧フォロア回路２２の出力電圧Ｖ２は、トランジスタＴ２、Ｔ３がオンされている期間、下記（２）式に示すように、電圧フォロア回路２２の入力電圧Ｖ１とほぼ等しい電圧値となる。
Ｖ２＝Ｖ１＋Ｖｆ−Ｖｆ …（２）

このような本実施形態の過電流保護回路２１によっても、第１の実施形態の過電流保護回路１と同様の過電流保護動作を実現することができる。ただし、この場合、電圧フォロア回路２２は、入力電圧Ｖ１からＰＮＰ形の順方向電圧だけ上昇させるとともにＮＰＮ形の順方向電圧だけ低下させた出力電圧Ｖ２を出力する構成となっている。従って、本実施形態では、ＮＰＮ形およびＰＮＰ形における順方向電圧の温度特性の相違により、過電圧検出閾値Ｉthが僅かに変動することになる。

しかし、本実施形態では、電源電圧ＶccがトランジスタＴ２の順方向電圧を超えると、定電流Ｉａの出力動作、つまり電圧フォロア回路２２および電流引き抜き回路６の動作が開始されるため、第１の実施形態に比べ、過電流保護回路２１の最低動作電圧が低くなるというメリットがある。従って、過電流検出について非常に高い精度が要求される用途であれば第１の実施形態の構成を採用すればよいし、そこまでの精度が要求されない用途であれば本実施形態の構成を採用するとよい。

（第３の実施形態）
以下、本発明の第３の実施形態について、図３を参照して説明する。
図３に示すように、本実施形態の過電流保護回路３１は、第１の実施形態の過電流保護回路１に対し、帰還抵抗Ｒ３１が追加されている点が異なる。帰還抵抗Ｒ３１は、ゲート制御線３に直列に介在するように設けられている。この場合、ゲート駆動回路７は、帰還抵抗Ｒ３１およびゲート制御線３を介してトランジスタ２のゲートを定電流駆動するとともに、ゲート制御線３２を介してトランジスタ４のゲートを定電流駆動する。つまり、帰還抵抗Ｒ３１は、ゲート駆動回路７からトランジスタ２のゲートへと至る電流経路であり且つトランジスタ４のゲートへと至る電流経路とは異なる電流経路に介在するように設けられている。

シャント抵抗Ｒ２の抵抗値Ｒsenおよび帰還抵抗Ｒ３１の抵抗値Ｒfbは、下記（３）式を満たすような値に設定されている。ただし、電流Ｉｍが過電流検出閾値Ｉth（＝４Ａ）に一致したときの検出電流Ｉｓおよび制御電流Ｉconの各電流値をそれぞれＩsdc（＝２ｍＡ）、Ｉcondc（＝１ｍＡ）としている。
Ｉsdc×Ｒsen＝Ｉcondc×Ｒfb …（３）

さて、上記各実施形態の構成では、トランジスタ２のソース電圧が０Ｖであるものの、トランジスタ４のソース電圧は、０Ｖより「検出電流Ｉｓ×抵抗値Ｒsen」だけ上昇した電圧値となっていた。つまり、上記各実施形態の構成では、トランジスタ２、４は、各ゲート電圧は等しいものの各ソース電圧が異なるため、ゲート・ソース間電圧Ｖgsが異なっていた。このように、トランジスタ２、４のゲート・ソース間電圧Ｖgsが異なると、電流Ｉｍおよび検出電流Ｉｓの電流比が所望する値（２０００：１）にならず、電流検出の精度が低下する（検出電流Ｉｓが電流Ｉｍに比例した電流とならない）。

これに対し、本実施形態の構成では、帰還抵抗Ｒ３１を追加したことにより、トランジスタ２のゲート電圧が、トランジスタ４のゲート電圧よりも「制御電流Ｉcon×抵抗値Ｒfb」だけ低下した電圧値となる。一方、トランジスタ２、４の各ソース電圧の関係は、上記各実施形態と同様である。そして、シャント抵抗Ｒ２の抵抗値Ｒfbおよび帰還抵抗Ｒ３１の抵抗値Ｒfbは、上記（３）式を満たすように設定されている。

そのため、本実施形態では、電流Ｉｍが過電流検出閾値Ｉthに一致したとき、トランジスタ４のソース電圧がトランジスタ２のソース電圧よりも高くなる分（＝Ｉsdc×Ｒsen）と、トランジスタ２のゲート電圧がトランジスタ４のゲート電圧よりも低くなる分（＝Ｉcondc×Ｒfb）とが等しくなる。そのため、電流Ｉｍが過電流検出閾値Ｉthに一致したとき、トランジスタ２、４の各ゲート・ソース間電圧Ｖgsが等しい値となる。従って、本実施形態によれば、過電流時における電流Ｉｍおよび検出電流Ｉｓの電流比の精度が向上するため、過電流の検出精度が向上するという効果が得られる。

（第４の実施形態）
以下、本発明の第４の実施形態について、図４を参照して説明する。
図４に示すように、本実施形態の過電流保護回路４１は、第１の実施形態の過電流保護回路１に対し、電流引き抜き回路６に代えて電流引き抜き回路４２を備えている点が異なる。電流引き抜き回路４２は、電流引き抜き回路６において用いられているＭＯＳトランジスタをバイポーラトランジスタに置き換えた構成となっている。

この場合、ＰＮＰ形バイポーラトランジスタであるトランジスタＴ４１、Ｔ４２により、入力側のカレントミラー回路４３が構成されている。また、ＮＰＮ形バイポーラトランジスタであるトランジスタＴ４３、Ｔ４４により、出力側のカレントミラー回路４４が構成されている。

このような構成の電流引き抜き回路４２によっても、電流引き抜き回路６と同様、電流生成用抵抗Ｒ３に流れる電流Ｉr3に応じて定まる制御電流Ｉconをゲート制御線３から引き抜くことができる。従って、本実施形態の過電流保護回路４１によっても、第１の実施形態の過電流保護回路１と同様の過電流保護動作を実現することができる。

（第５の実施形態）
以下、本発明の第５の実施形態について、図５を参照して説明する。
図５に示すように、本実施形態の過電流保護回路５１は、第１の実施形態の過電流保護回路１に対し、電圧フォロア回路５に代えて電圧フォロア回路５２を備えている点が異なる。電圧フォロア回路５２は、電圧フォロア回路５において用いられているバイポーラトランジスタをＭＯＳトランジスタに置き換えた構成となっている。

この場合、電流源９の出力端子には、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＭ５１のドレインが接続されている。トランジスタＭ５１は、ダイオード接続の形態となっており、そのドレインおよびゲートが共通接続されている。トランジスタＭ５１のソースは、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＭ５２のソースに接続されている。トランジスタＭ５２のドレインはグランドに接続され、そのゲートはノードＮ１に接続されている。

電流源９の出力端子は、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＭ５３のゲートにも接続されている。トランジスタＭ５３のドレインは、電流引き抜き回路６に接続されている。トランジスタＭ５３のソースは、Ｐチャネル型ＭＯＳトランジスタＭ５４のソースに接続されている。トランジスタＭ５４は、ダイオード接続の形態となっており、そのゲートおよびドレインが共通接続されている。トランジスタＭ５４のドレイン（ゲート）は、電圧フォロア回路５２の出力ノードＮ２に接続されている。

このような構成により、電圧フォロア回路５２の出力電圧Ｖ２は、トランジスタＭ５１〜Ｍ５４がオンされている期間、下記（４）式に示すように、電圧フォロア回路５２の入力電圧Ｖ１とほぼ等しい値となる。ただし、トランジスタＭ５１〜Ｍ５４の閾値電圧をＶｔとしている。
Ｖ２＝Ｖ１＋２×Ｖｔ−２×Ｖｔ …（４）

従って、本実施形態の過電流保護回路５１によっても、第１の実施形態の過電流保護回路１と同様の過電流保護動作を実現することができる。ただし、ＭＯＳトランジスタの閾値電圧Ｖｔは、ドレイン・ソース間に流れる電流による変化の幅が大きい。そのため、上記構成では、過電流検出に関する精度が低下する可能性がある。そこで、本実施形態では、電流Ｉｍが過電流検出閾値Ｉthに一致するとき、トランジスタＭ５１、Ｍ５２に流れる電流Ｉαと、トランジスタＭ５３、Ｍ５４に流れる電流Ｉβとが等しくなるように、電流Ｉａの電流値を設定している。このようにすれば、電流Ｉｍが過電流検出閾値Ｉthに一致するとき、トランジスタＭ５１〜Ｍ５４の各閾値電圧Ｖｔがほぼ同一の値になるため、過電流検出に関する精度を良好に維持することができる。

（第６の実施形態）
以下、本発明の第６の実施形態について、図６を参照して説明する。
上記各実施形態では、本発明の過電流保護回路を主スイッチング素子のゲートを定電流駆動する構成に適用した例を説明したが、これに限らずともよく、本発明の過電流保護回路は、主スイッチング素子のゲートを定電圧駆動する構成にも適用可能である。例えば、図２に示した過電流保護回路２１を主スイッチング素子のゲートを定電圧駆動する構成に適用すると、図６に示すような構成となる。

図６に示すように、ゲート駆動回路６１は、制御信号生成部６２およびインバータ６３から構成されている。制御信号生成部６２は、電源電圧Ｖccの供給を受けて動作するもので、外部から与えられる指令に従い、トランジスタ２をオン駆動またはオフ駆動するための制御信号を生成する。インバータ６３は、例えばＣＭＯＳの構成であり、制御信号生成部６２から与えられる制御信号を反転した論理を持つ一定の駆動電圧（オン駆動電圧、オフ駆動電圧）を出力する。インバータ６３の出力端子は、ゲート制御線６４（主スイッチング素子のゲートへと至る電流経路に相当）を介してトランジスタ２、４のゲートに接続されている。

この場合、電流引き抜き回路６は、ゲート制御線６４からグランドへと制御電流Ｉconを引き抜くようになっている。また、本実施形態では、電流Ｉｍが過電流検出閾値Ｉthに一致したとき（過電流時）における制御電流Ｉconの電流値Ｉcondcは、インバータ６３のハイサイド側を構成するＰチャネル型ＭＯＳトランジスタ（図示略）の電流能力よりも高い値となるように設定されている。

このような構成によれば、電流Ｉｍが過電流検出閾値Ｉthに一致したとき、電流引き抜き回路６は、インバータ６３のＰチャネル型ＭＯＳトランジスタの電流能力を超える制御電流Ｉconをゲート制御線６４からグランドへと引き抜く。これにより、ゲート駆動回路６１からトランジスタ２のゲートにオン駆動電圧が供給されなくなり、ゲート容量の充電が行われなくなる。その結果、トランジスタ２のゲート・ソース間電圧Ｖgsが閾値電圧Ｖｔを下回ってトランジスタ２がオフされ、電流Ｉｍがゼロになる。従って、本実施形態の構成によっても、上記各実施形態と同様の過電流保護動作を実現することができる。

（第７の実施形態）
以下、本発明の第７の実施形態について、図７を参照して説明する。
上記各実施形態では、本発明の過電流保護回路の保護対象としては、ロウサイド駆動の構成における出力トランジスタであるトランジスタ２に限らずともよく、ハイサイド駆動の構成における出力トランジスタであってもよい。その場合、例えば、図７に示すような構成となる。図７に示す過電流保護回路７１は、第１の実施形態の過電流保護回路１と同等の機能を有するもので、Ｐチャネル型ＬＤＭＯＳであるトランジスタ７２（主スイッチング素子に相当）を過電流から保護する。

トランジスタ７２は、端子Ｐｏおよびグランドの間に接続される負荷（図示略）を駆動するもので、そのソースはバッテリ電圧ＶＢ（例えば１２Ｖ）が与えられる電源線７３に接続され、そのドレインは端子Ｐｏに接続されている。つまり、トランジスタ７２は、ハイサイド駆動の構成の負荷駆動装置の出力トランジスタである。トランジスタ７２のゲートは、プルアップ用の抵抗Ｒ７１を介して電源線７３に接続されるとともに、ゲート制御線７４（主スイッチング素子のゲートへと至る電流経路に相当）に接続されている。

過電流保護回路７１は、トランジスタ７５、シャント抵抗Ｒ７２、電圧フォロア回路７６、電流生成用抵抗Ｒ７３および電流引き抜き回路７７を備えている。Ｐチャネル型ＬＤＭＯＳであるトランジスタ７５（センス用スイッチング素子に相当）は、トランジスタ７２に流れる電流Ｉｍに比例した検出電流Ｉｓを流すように設けられている。トランジスタ７２、７５のサイズ比は、トランジスタ２、４のサイズ比と同様である。トランジスタ７２、７５は、いずれもゲート駆動回路７８によって駆動される。

ゲート駆動回路７８は、電源線８から与えられる電源電圧Ｖccおよび電源線７３から与えられるバッテリ電圧ＶＢの供給を受けて動作する。ゲート駆動回路７８は、外部からオン指令が与えられると、ゲート制御線７４から例えば１ｍＡの定電流を入力することでゲート容量の充電を行い、トランジスタ７２、７５のゲートを定電流駆動する。また、ゲート駆動回路７８は、外部からオフ指令が与えられると、上記定電流の入力を停止する。

シャント抵抗Ｒ７２は、検出電流Ｉｓに応じた電圧が端子に生じるように設けられたものであり、トランジスタ７５のソースおよび電源線７３の間に接続されている。トランジスタ７５およびシャント抵抗Ｒ７２の相互接続ノードＮ７１の電圧Ｖ１は、電圧フォロア回路７６に入力されている。

電圧フォロア回路７６は、電流源７９およびトランジスタＴ７１〜Ｔ７４を備えている。電流源７９は、電源線７３側の端子からグランド側の端子に向けて定電流Ｉａを出力する。電流源７９の電源線７３側の端子には、ＰＮＰ形バイポーラトランジスタであるトランジスタＴ７１のコレクタが接続されている。トランジスタＴ７１は、ダイオード接続の形態となっている。トランジスタＴ７１のエミッタは、ＰＮＰ形バイポーラトランジスタであるトランジスタＴ７２のエミッタに接続されている。トランジスタＴ７２のコレクタは電源線７３に接続され、そのベースはノードＮ７１に接続されている。

電流源７９の電源線７３側の端子には、ＰＮＰ形バイポーラトランジスタであるトランジスタＴ７３のベースも接続されている。トランジスタＴ７３のコレクタは、電流引き抜き回路７７に接続されている。トランジスタＴ７３のエミッタは、ＮＰＮ形バイポーラトランジスタＴ７４のエミッタに接続されている。トランジスタＴ７４は、ダイオード接続の形態となっている。トランジスタＴ７４のコレクタ（ベース）は、電圧フォロア回路７６の出力ノードＮ７２に接続されている。

このような構成により、電圧フォロア回路７６の出力電圧Ｖ２は、トランジスタＴ７１〜Ｔ７４がオンされている期間、電圧フォロア回路５と同様に、入力電圧Ｖ１とほぼ等しい電圧値となる（前述した（１）式参照）。

電流生成用抵抗Ｒ７３は、電圧フォロア回路７６の出力電圧Ｖ２が印加されるように設けられている。すなわち、電流生成用抵抗Ｒ７３は、電源線７３および電圧フォロア回路７６の出力ノードＮ２の間に接続されている。このような構成により、電流生成用抵抗Ｒ７３には、電圧Ｖ２（≒電圧Ｖ１）に応じた電流Ｉr73が流れる。

電流引き抜き回路７７は、ゲート制御線７４に対し、電流生成用抵抗Ｒ７３に流れる電流Ｉr73に応じた制御電流Ｉconを出力する、言い換えると、ゲート制御線７４から、マイナスの制御電流（−Ｉcon）を引き抜くものであり、トランジスタＭ７１〜Ｍ７４を備えている。Ｎチャネル型ＭＯＳトランジスタであるトランジスタＭ７１、Ｍ７２は、入力側のカレントミラー回路８０を構成している。

トランジスタＭ７１、Ｍ７２の共通のソースは、グランドに接続されている。トランジスタＭ１のゲートおよびドレインは共通接続されるとともに、電圧フォロア回路７６のトランジスタＴ７３のコレクタに接続されている。トランジスタＭ７２のドレインは、トランジスタＭ７３のドレインに接続されている。

Ｐチャネル型ＭＯＳトランジスタであるトランジスタＭ７３、Ｍ７４は、出力側のカレントミラー回路８１を構成している。トランジスタＭ７３、Ｍ７４の共通のソースは、電源線７３に接続されている。トランジスタＭ３のゲートおよびドレインは、共通接続されている。トランジスタＭ７４のドレインは、ゲート制御線７４に接続されている。

なお、抵抗Ｒ７２、Ｒ７３の抵抗値（抵抗比）およびトランジスタＭ７１〜Ｍ７４のサイズ（サイズ比）は、第１の実施形態における抵抗Ｒ２、Ｒ３の抵抗値（抵抗比）およびトランジスタＭ１〜Ｍ４のサイズ（サイズ比）と同様の条件を満たすように設定されている。

このような構成によれば、電流Ｉｍが過電流検出閾値Ｉthに一致したとき、電流引き抜き回路７７から出力される制御電流Ｉconが１ｍＡとなる。これにより、トランジスタ７２のゲート容量の充電が行われなくなる。その結果、トランジスタ７２のゲート・ソース間電圧Ｖgsが閾値電圧Ｖｔを下回ってトランジスタ７２がオフされ、電流Ｉｍがゼロになる。従って、本実施形態の構成によっても、第１の実施形態と同様の過電流保護動作を実現することができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
第５の実施形態の電圧フォロア回路５２についても、第２の実施形態の電圧フォロア回路２２と同様に、トランジスタＭ５１、Ｍ５４を省く変形が可能である。その場合、トランジスタＭ５２のソースを電流源９の出力端子に接続するとともにトランジスタＭ５３のゲートに接続し、トランジスタＭ５３のソースを出力ノードとすればよい。また、第７の実施形態の電圧フォロア回路７６についても、第２の実施形態の電圧フォロア回路２２と同様に、トランジスタＴ７１、Ｔ７４を省く変形が可能である。その場合、トランジスタＴ７２のエミッタを電流源７９の端子に接続するとともにトランジスタＴ７３のベースに接続し、トランジスタＴ７３のエミッタを出力ノードとすればよい。このような構成によっても、第２の実施形態と同様の作用および効果が得られる。

第７の実施形態の電圧フォロア回路７６についても、第５の実施形態の電圧フォロア回路５２と同様に、バイポーラトランジスタをＭＯＳトランジスタに置き換える変形が可能である。
電流引き抜き回路としては、図１、図４、図７などに示した構成（電流引き抜き回路６、４２、７７）に限らずともよく、主スッチング素子のゲートへと至る電流経路から電流生成用抵抗に流れる電流に応じた制御電流を引き抜く構成であればよく、その具体的な構成は適宜変更可能である。
本発明の過電流保護回路による保護の対象となる主スイッチング素子としては、ゲートを有するスイッチング素子であればよく、ＭＯＳトランジスタに限らずともよく、例えばＩＧＢＴでもよい。

図面中、１、２１、３１、４１、５１、７１は過電流保護回路、２、７２はトランジスタ（主スイッチング素子）、４、７５はトランジスタ（センス用スイッチング素子）、５、２２、５２、７６は電圧フォロア回路、６、４２、７７は電流引き抜き回路、７、６１、７８はゲート駆動回路、Ｒ２、Ｒ７２はシャント抵抗、Ｒ３、Ｒ７３は電流生成用抵抗、Ｒ３１は帰還抵抗、Ｔ１、Ｔ３、Ｔ７２、Ｔ７４はＮＰＮ形バイポーラトランジスタ、Ｔ２、Ｔ４、Ｔ７１、Ｔ７３はＰＮＰ形バイポーラトランジスタ、Ｍ５１、Ｍ５３はＮチャネル型ＭＯＳトランジスタ、Ｍ５２、Ｍ５４はＰチャネル型ＭＯＳトランジスタを示す。

Claims (2)

1. 主スイッチング素子（２）に流れる電流が過電流検出閾値を超えたときに電流を制限する過電流保護回路（１、２１、３１、４１、５１、７１）であって、
   前記主スイッチング素子に流れる電流に比例した検出電流を流すように構成されたセンス用スイッチング素子（４）と、
   前記検出電流に応じた電圧が端子に生じるように設けられたシャント抵抗（Ｒ２、Ｒ７２）と、
   前記シャント抵抗の端子電圧を入力するものであり、その入力から出力に至る経路に、ＰＮＰ形バイポーラトランジスタ（Ｔ２、Ｔ７３）のベース・エミッタ間とＮＰＮ形バイポーラトランジスタ（Ｔ３、Ｔ７２）のベース・エミッタ間とが介在する構成またはＰチャネル型ＭＯＳトランジスタ（Ｍ５２）のゲート・ソース間とＮチャネル型ＭＯＳトランジスタ（Ｍ５３）のゲート・ソース間とが介在する構成の電圧フォロア回路（５、２２、５２、７６）と、
   前記電圧フォロア回路の出力電圧が印加される電流生成用抵抗（Ｒ３、Ｒ７３）と、
   前記主スイッチング素子のゲートを駆動するゲート駆動回路（７、７８）から前記主スッチング素子のゲートへと至る電流経路から、前記電流生成用抵抗に流れる電流に応じた制御電流を引き抜く電流引き抜き回路（６、４２、７７）と、
   を備え、
   前記ゲート駆動回路は、前記主スイッチング素子および前記センス用スイッチング素子のゲートを定電流駆動する構成であり、
   前記ゲート駆動回路から前記主スイッチング素子のゲートへと至る電流経路であり且つ前記ゲート駆動回路から前記センス用スイッチング素子のゲートへと至る電流経路とは異なる電流経路に介在するように設けられた帰還抵抗（Ｒ３１）を備え、
   前記主スイッチング素子に流れる電流が前記過電流検出閾値に一致したときの前記検出電流および前記制御電流の各電流値をそれぞれＩsdc、Ｉcondcとすると、前記シャント抵抗の抵抗値Ｒsenおよび前記帰還抵抗の抵抗値Ｒfbは、次式
   Ｉsdc×Ｒsen＝Ｉcondc×Ｒfb
   を満たすような値に設定されていることを特徴とする過電流保護回路。
2. 前記電圧フォロア回路（５、５２、７６）の入力から出力に至る経路に介在する各トランジスタがバイポーラトランジスタである場合、その経路には、さらに、ＮＰＮ形バイポーラトランジスタ（Ｔ１、Ｔ７４）のエミッタ・ベース間とＰＮＰ形バイポーラトランジスタ（Ｔ４、Ｔ７１）のエミッタ・ベース間とが介在し、
   前記電圧フォロア回路の入力から出力に至る経路に介在する各トランジスタがＭＯＳトランジスタである場合、その経路には、さらに、Ｎチャネル型ＭＯＳトランジスタ（Ｍ５１）のソース・ゲート間とＰチャネル型ＭＯＳトランジスタ（Ｍ５４）のソース・ゲート間とが介在することを特徴とする請求項１に記載の過電流保護回路。

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