KR102262374B1

KR102262374B1 - 전압 레귤레이터

Info

Publication number: KR102262374B1
Application number: KR1020150009133A
Authority: KR
Inventors: 츠토무 도미오카
Original assignee: 에이블릭 가부시키가이샤
Priority date: 2014-01-22
Filing date: 2015-01-20
Publication date: 2021-06-08
Also published as: TW201541221A; CN104793678B; US9323262B2; JP2015138394A; JP6261349B2; US20150205315A1; KR20150087807A; CN104793678A; TWI639910B

Abstract

출력 단자에 오버 슛이 발생해도, 입력 트랜지스터의 게이트가 파괴되는 것을 방지할 수 있는 전압 레귤레이터를 제공한다.
오차 증폭 회로의 분압 전압이 입력되는 입력 트랜지스터에, 캐소드가 소스에 접속되며 애노드가 게이트에 접속되는 다이오드를 구비했다.

Description

전압 레귤레이터{VOLTAGE REGULATGOR}

본 발명은, 출력에 오버 슛이 발생했을 때, 오차 증폭 회로의 입력 트랜지스터가 파괴되는 것을 방지할 수 있는 전압 레귤레이터에 관한 것이다.

종래의 전압 레귤레이터에 대해서 설명한다. 도 3은, 종래의 전압 레귤레이터를 나타내는 회로도이다.

종래의 전압 레귤레이터는, PMOS 트랜지스터(104, 105, 106, 109, 111, 114, 115, 301)와, NMOS 트랜지스터(107, 108, 112, 113, 302, 303)와, 기준 전압 회로(110)와, 정전류 회로(103)와, 저항(116, 117)과, 그라운드 단자(100)와, 출력 단자(102)와, 전원 단자(101)를 구비하고 있다. PMOS 트랜지스터(301)는, 사이즈가 PMOS 트랜지스터(105)의 0.2배인 것으로 한다.

출력 단자(102)에 오버 슛이 발생했을 때, PMOS 트랜지스터(111)의 게이트에 발생하는 전압은, PMOS 트랜지스터(109)의 게이트에 공급되는 기준 전압 회로(110)의 기준 전압 Vref보다 큰폭으로 커진다. 출력 단자(102)에 큰 오버 슛이 발생한 경우는, 통상, PMOS 트랜지스터(109)를 흐르는 전류는 PMOS 트랜지스터(105)의 전류에 대략 동등한 크기가 된다. 따라서, PMOS 트랜지스터(111)를 흐르는 전류는, 제로에 가까운 극히 작은 값이 된다. 이 때, NMOS 트랜지스터(302)는, 극히 소량의 전류 밖에 흐르게 할 수 없기 때문에, PMOS 트랜지스터(301)는 PMOS 트랜지스터(105)의 전류의 0.2배의 크기의 전류를 흐르게 하려고 한다.

그러면 이번에는, 직렬 접속된 PMOS 트랜지스터(301)와 NMOS 트랜지스터(302)를 흐르는 전류는 극히 작은 값이 된다. 그리고, PMOS 트랜지스터(301)의 드레인 소스간 전압이 낮아져, PMOS 트랜지스터(301)와 NMOS 트랜지스터(302)의 주전류로(路)의 공통 접속점의 전압이 높아진다. 그 결과, NMOS 트랜지스터(303)는 온 상태가 된다. NMOS 트랜지스터(303)가 온 상태가 되면, NMOS 트랜지스터(303)를 통하여 출력 단자(102)로부터 그라운드 단자(100)를 향해 전류가 흘러, 출력 전압을 저하시키도록 작용하게 된다(예를 들면, 특허 문헌 1 도 2 참조).

일본국 특허공개 2009-187430호 공보

그러나, 종래의 전압 레귤레이터는, 출력 단자(102)에 오버 슛이 발생했을 때, PMOS 트랜지스터(111)의 게이트 전압도 상승하기 때문에, PMOS 트랜지스터(111)의 게이트가 파괴된다는 과제가 있었다.

본 발명은, 상기 과제를 감안하여 이루어지며, 출력 단자에 오버 슛이 발생해도, 입력 트랜지스터의 게이트가 파괴되는 것을 방지할 수 있는 전압 레귤레이터를 제공한다.

종래의 과제를 해결하기 위해, 본 발명의 전압 레귤레이터는 이하와 같은 구성으로 했다.

출력 트랜지스터가 출력하는 출력 전압을 분압한 분압 전압과, 기준 전압 회로가 출력하는 기준 전압의 차를 증폭하여 출력하고, 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로를 구비한 전압 레귤레이터이며, 오차 증폭 회로의 분압 전압이 입력되는 입력 트랜지스터에, 캐소드가 소스에 접속되며 애노드가 게이트에 접속된 다이오드를 구비했다. 본 발명은, 출력 트랜지스터가 출력하는 출력 전압을 분압한 분압 전압과, 기준 전압 회로가 출력하는 기준 전압의 차를 증폭하여 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로를 구비한 전압 레귤레이터로서, 상기 오차 증폭 회로는, 게이트에 상기 분압 전압이 입력되는 입력 트랜지스터와, 캐소드가 상기 입력 트랜지스터의 소스에 접속되며, 애노드가 상기 입력 트랜지스터의 게이트에 접속된 제1 다이오드와, 캐소드가 상기 입력 트랜지스터의 게이트에 접속되며, 애노드가 접지 단자에 접속된 제2 다이오드를 구비하고, 상기 제2 다이오드는, 상기 제1 다이오드의 리크 전류를 흐르게 함으로써, 상기 분압 전압으로의 상기 제1 다이오드의 리크 전류의 영향을 작게 하며, 상기 제2 다이오드는, 상기 제1 다이오드와 동일한 구성을 하고 있어서 상기 제1 다이오드와 동등한 리크 전류를 가짐으로써, 상기 제1 다이오드에 의해 발생된 리크 전류를 보상하는 것을 특징으로 하는 전압 레귤레이터를 제공한다.

본 발명의 전압 레귤레이터는, 오차 증폭 회로의 분압 전압이 입력되는 입력 트랜지스터에, 캐소드가 소스에 접속되며 애노드가 게이트에 접속된 다이오드를 구비했으므로, 출력 단자에 오버 슛이 발생해도 입력 트랜지스터의 게이트가 파괴되는 것을 방지할 수 있다. 또, 전원 전압이 일시적으로 강하해도, 오차 증폭 회로 전체의 동작점의 복귀를 빠르게 할 수 있다.

도 1은 본 실시 형태의 전압 레귤레이터의 구성을 나타내는 회로도이다.
도 2는 본 실시 형태의 전압 레귤레이터의 구성의 다른 예를 나타내는 회로도이다.
도 3은 종래의 전압 레귤레이터의 구성을 나타내는 회로도이다.

도 1은, 본 실시 형태의 전압 레귤레이터의 회로도이다.

본 실시 형태의 전압 레귤레이터는, PMOS 트랜지스터(104, 105, 106, 109, 111, 114, 115)와, NMOS 트랜지스터(107, 108, 112, 113)와, 기준 전압 회로(110)와, 정전류 회로(103)와, 저항(116, 117)과, 다이오드(121)와, 그라운드 단자(100)와, 출력 단자(102)와, 전원 단자(101)를 구비하고 있다. PMOS 트랜지스터(105, 106, 109, 111, 114)와, NMOS 트랜지스터(107, 108, 112, 113)에서 오차 증폭 회로(151)를 구성하고 있다.

다음에, 본 실시 형태의 전압 레귤레이터의 접속에 대해서 설명한다.

정전류 회로(103)는, 일방의 단자는 PMOS 트랜지스터(104)의 게이트와 드레인에 접속되며, 또 다른 일방의 단자는 그라운드 단자(100)에 접속된다. PMOS 트랜지스터(104)의 소스는 전원 단자(101)에 접속된다. PMOS 트랜지스터(105)는, 게이트는 PMOS 트랜지스터(104)의 게이트와 드레인에 접속되고, 드레인은 PMOS 트랜지스터(109)의 소스와 PMOS 트랜지스터(111)의 소스에 접속되며, 소스는 전원 단자(101)에 접속된다. PMOS 트랜지스터(109)는, 게이트는 기준 전압 회로(110)의 양극에 접속되며, 드레인은 NMOS 트랜지스터(108)의 게이트와 드레인에 접속된다. 기준 전압 회로(110)의 음극은 그라운드 단자(100)에 접속된다. NMOS 트랜지스터(108)의 소스는 그라운드 단자(100)에 접속된다. NMOS 트랜지스터(107)는, 게이트는 NMOS 트랜지스터(108)의 게이트와 드레인에 접속되고, 드레인은 PMOS 트랜지스터(106)의 게이트와 드레인에 접속되며, 소스는 그라운드 단자(100)에 접속된다. PMOS 트랜지스터(106)의 소스는 전원 단자(101)에 접속된다. PMOS 트랜지스터(114)는, 게이트는 PMOS 트랜지스터(106)의 게이트와 드레인에 접속되고, 드레인은 PMOS 트랜지스터(115)의 게이트에 접속되며, 소스는 전원 단자(101)에 접속된다. NMOS 트랜지스터(113)는, 게이트는 NMOS 트랜지스터(112)의 게이트와 드레인에 접속되고, 드레인은 PMOS 트랜지스터(115)의 게이트에 접속되며, 소스는 그라운드 단자(100)에 접속된다. NMOS 트랜지스터(112)는, 소스는 그라운드 단자(100)에 접속된다. PMOS 트랜지스터(111)는, 드레인은 NMOS 트랜지스터(112)의 게이트와 드레인에 접속되며, 게이트는 저항(116)의 일방의 단자와 저항(117)의 일방의 단자에 접속된다. 저항(117)의 또 다른 일방의 단자는 그라운드 단자(100)에 접속되며, 저항(116)의 또 다른 일방의 단자는 출력 단자(102)에 접속된다. 다이오드(121)는, 캐소드는 PMOS 트랜지스터(111)의 소스에 접속되며, 애노드는 PMOS 트랜지스터(111)의 게이트에 접속된다. PMOS 트랜지스터(115)는, 드레인은 출력 단자(102)에 접속되며, 소스는 전원 단자(101)에 접속된다.

다음에, 본 실시 형태의 전압 레귤레이터의 동작에 대해서 설명한다.

전원 단자(101)에 전원 전압 VDD가 입력되면, 전압 레귤레이터는, 출력 단자(102)로부터 출력 전압 Vout를 출력한다. 저항(116과 117)은, 출력 전압 Vout를 분압하고, 분압 전압 Vfb를 출력한다. 오차 증폭 회로(151)는, 입력 트랜지스터로서 동작하는 PMOS 트랜지스터(109)의 게이트에 입력되는 기준 전압 회로(110)의 기준 전압 Vref와, 입력 트랜지스터로서 동작하는 PMOS 트랜지스터(111)의 게이트에 입력되는 분압 전압 Vfb를 비교하여, 출력 전압 Vout가 일정해지도록 출력 트랜지스터로서 동작하는 PMOS 트랜지스터(115)의 게이트 전압을 제어한다.

출력 전압 Vout가 소정 전압보다 높으면, 분압 전압 Vfb가 기준 전압 Vref보다 높아진다. 따라서, 오차 증폭 회로(151)의 출력 신호(PMOS 트랜지스터(115)의 게이트 전압)가 높아져, PMOS 트랜지스터(115)가 오프되어 가므로 출력 전압 Vout는 낮아진다. 또, 출력 전압 Vout가 소정 전압보다 낮으면, 상기와 반대의 동작을 하여, 출력 전압 Vout는 높아진다. 이와 같이 하여, 전압 레귤레이터는 출력 전압 Vout가 일정해지도록 동작한다.

출력 단자(102)에 오버 슛이 발생한 경우, 출력 전압 Vout의 상승에 수반하여 분압 전압 Vfb도 상승하고, 다이오드(121), PMOS 트랜지스터(109), NMOS 트랜지스터(108), 그라운드 단자(100)의 경로에서 전류가 흐른다. 따라서, 분압 전압 Vfb는, Vfb=Vref+｜Vtp｜+Vf 이하의 전압으로 제한된다. 여기서, PMOS 트랜지스터(109, 111)의 역치를 Vtp, NMOS 트랜지스터(112)의 역치를 Vtn, 다이오드(121)의 순방향 전압을 Vf로 한다.

이 때, PMOS 트랜지스터(111)의 게이트 소스간 전압은, 다이오드(121)의 순방향 전압 Vf와 동등해지므로, PMOS 트랜지스터(111)의 게이트가 파괴되는 것을 방지할 수 있다. 또, PMOS 트랜지스터(111)의 게이트 드레인간 전압은, Vfb-Vtn=Vref+｜Vtp｜+Vf-Vtn이 된다. 이 게이트 드레인간 전압을 PMOS 트랜지스터(111)의 게이트 산화막 내압보다 낮은 전압으로 설정함으로써, PMOS 트랜지스터(111)의 게이트가 파괴되는 것을 방지할 수 있다.

또한, PMOS 트랜지스터(111)의 게이트 소스간에 다이오드(121)를 설치했을 뿐이므로, 면적이 작아도 된다. 또, 다이오드(121)로부터 저항(117)으로의 리크 전류가 적기 때문에, 분압 전압 Vfb의 전압치에 대한 영향도 작다. 또한, 전원 전압 VDD가 일시적으로 강하하고 PMOS 트랜지스터(111)의 소스 전압이 강하했을 때, 다이오드(121)가 순방향 전류를 흐르게 하여 PMOS 트랜지스터(111)의 소스 전압의 강하를 막기 때문에, 오차 증폭 회로(151) 전체의 동작점의 복귀를 빠르게 할 수 있다.

도 2는, 본 실시 형태의 전압 레귤레이터의 구성의 다른 예를 나타내는 회로도이다. 도 1의 전압 레귤레이터와의 차이는, 캐소드가 PMOS 트랜지스터(111)의 게이트에 접속되며, 애노드가 그라운드 단자(100)에 접속된 다이오드(201)를 추가한 점이다. 그 외의 회로는, 도 1의 전압 레귤레이터와 동일하다.

다이오드(201)는, 다이오드(121)와 동일한 구성을 하고 있으므로, 리크 전류는 동등하다. 다이오드(121)에 리크 전류가 발생했을 때, 그 리크 전류는 다이오드(201)로 흐르고, 저항(117)으로는 흐르지 않는다. 따라서, 도 1의 전압 레귤레이터와 비교하여, 분압 전압 Vfb의 전압치에 대한 영향을 더 작게 할 수 있다.

이상 설명한 바와 같이, 본 실시 형태의 전압 레귤레이터는, PMOS 트랜지스터(111)의 게이트 소스간에 다이오드(121)를 설치했으므로, 출력 단자(102)에 오버 슛이 발생해도, PMOS 트랜지스터(111)의 게이트 산화막 내압을 초과하지 않으며, PMOS 트랜지스터(111)의 게이트가 파괴되는 것을 방지할 수 있다. 또, 전원 전압 VDD가 일시적으로 강하했을 때, 오차 증폭 회로(151) 전체의 동작점의 복귀를 빠르게 할 수 있다.

100 그라운드 단자 101 전원 단자
102 출력 단자 103 정전류 회로
110 기준 전압 회로 151 오차 증폭 회로

Claims

출력 트랜지스터가 출력하는 출력 전압을 분압한 분압 전압과, 기준 전압 회로가 출력하는 기준 전압의 차를 증폭하여 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로를 구비한 전압 레귤레이터로서,
상기 오차 증폭 회로는,
게이트에 상기 분압 전압이 입력되는 입력 트랜지스터와,
캐소드가 상기 입력 트랜지스터의 소스에 접속되며, 애노드가 상기 입력 트랜지스터의 게이트에 접속된 제1 다이오드와,
캐소드가 상기 입력 트랜지스터의 게이트에 접속되며, 애노드가 접지 단자에 접속된 제2 다이오드를 구비하고,
상기 제2 다이오드는, 상기 제1 다이오드의 리크 전류를 흐르게 함으로써, 상기 분압 전압으로의 상기 제1 다이오드의 리크 전류의 영향을 작게 하며, 상기 제2 다이오드는, 상기 제1 다이오드와 동일한 구성을 하고 있어서 상기 제1 다이오드와 동등한 리크 전류를 가짐으로써, 상기 제1 다이오드에 의해 발생된 리크 전류를 보상하는 것을 특징으로 하는 전압 레귤레이터.
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