CN104793678A - 稳压器 - Google Patents

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Abstract

本发明提供即便在输出端子发生过冲也能防止破坏输入晶体管的栅极的稳压器。具备输入误差放大电路的分压电压的输入晶体管，和阴极与源极连接并且阳极与栅极连接的二极管。

Description

稳压器
技术领域
本发明涉及能够防止在输出发生过冲时破坏误差放大电路的输入晶体管的稳压器。
背景技术
对现有的稳压器进行说明。图3是示出现有的稳压器的电路图。
现有的稳压器具备：PMOS晶体管104、105、106、109、111、114、115、301；NMOS晶体管107、108、112、113、302、303；基准电压电路110；恒流电路103；电阻116、117；接地端子100；输出端子102；以及电源端子101。PMOS晶体管301尺寸为PMOS晶体管105的0.2倍。
在输出端子102发生过冲时，在PMOS晶体管111的栅极产生的电压会显著大于向PMOS晶体管109的栅极供给的基准电压电路110的基准电压Vref。在输出端子102发生较大的过冲的情况下，通常，流过PMOS晶体管109的电流会成为与PMOS晶体管105的电流大致相等的大小。因此，流过PMOS晶体管111的电流会成为接近零的极小的值。此时，NMOS晶体管302只有极少量的电流流过，因此PMOS晶体管301使得PMOS晶体管105的电流的0.2倍大小的电流流过。
于是这次，流过串联连接的PMOS晶体管301和NMOS晶体管302的电流成为极小的值。而且，PMOS晶体管301的漏极源极间电压变低，PMOS晶体管301与NMOS晶体管302的主电流路的共同连接点的电压变高。其结果是，NMOS晶体管303成为导通状态。若NMOS晶体管303成为导通状态，则电流经由NMOS晶体管303从输出端子102流向接地端子100，发挥使输出电压下降的作用（例如，参照专利文献1图2）。
现有技术文献
专利文献
专利文献1：日本特开2009－187430号公报。
发明内容
发明要解决的课题
然而，现有的稳压器这样的课题：在输出端子102发生过冲时，PMOS晶体管111的栅极电压也上升，因此会破坏PMOS晶体管111的栅极。
本发明鉴于上述课题而完成，提供即便在输出端子发生过冲也能防止破坏输入晶体管的栅极的稳压器。
用于解决课题的方案
为了解决现有的课题，本发明的稳压器采用如下结构。
一种稳压器，其中包括误差放大电路，该误差放大电路对将输出晶体管输出的输出电压分压后的分压电压与基准电压电路输出的基准电压之差进行放大并输出，控制输出晶体管的栅极，具备输入误差放大电路的分压电压的输入晶体管，和阴极与源极连接并且阳极与栅极连接的二极管。
发明效果
本发明的稳压器具备输入误差放大电路的分压电压的输入晶体管，和阴极与源极连接并且阳极与栅极连接的二极管，因此，即便在输出端子发生过冲也能防止破坏输入晶体管的栅极。另外，即便电源电压暂时下降，也能加快误差放大电路整体的动作点的恢复。
附图说明
图1是示出本实施方式的稳压器的结构的电路图；
图2是示出本实施方式的稳压器的结构的其他例子的电路图；
图3是示出现有的稳压器的结构的电路图。
具体实施方式
图1是本实施方式的稳压器的电路图。
本实施方式的稳压器具备：PMOS晶体管104、105、106、109、111、114、115；NMOS晶体管107、108、112、113；基准电压电路110；恒流电路103；电阻116、117；二极管121；接地端子100；输出端子102；以及电源端子101。由PMOS晶体管105、106、109、111、114和NMOS晶体管107、108、112、113构成误差放大电路151。
接着，对本实施方式的稳压器的连接进行说明。
恒流电路103的一个端子与PMOS晶体管104的栅极和漏极连接，另一个端子与接地端子100连接。PMOS晶体管104的源极与电源端子101连接。PMOS晶体管105的栅极与PMOS晶体管104的栅极和漏极连接，漏极与PMOS晶体管109的源极和PMOS晶体管111的源极连接，源极与电源端子101连接。PMOS晶体管109的栅极与基准电压电路110的正极连接，漏极与NMOS晶体管108的栅极和漏极连接。基准电压电路110的负极与接地端子100连接。NMOS晶体管108的源极与接地端子100连接。NMOS晶体管107的栅极与NMOS晶体管108的栅极和漏极连接，漏极与PMOS晶体管106的栅极和漏极连接，源极与接地端子100连接。PMOS晶体管106的源极与电源端子101连接。PMOS晶体管114的栅极与PMOS晶体管106的栅极和漏极连接，漏极与PMOS晶体管115的栅极连接，源极与电源端子101连接。NMOS晶体管113的栅极与NMOS晶体管112的栅极和漏极连接，漏极与PMOS晶体管115的栅极连接，源极与接地端子100连接。NMOS晶体管112的源极与接地端子100连接。PMOS晶体管111的漏极与NMOS晶体管112的栅极和漏极连接，栅极与电阻116的一个端子和电阻117的一个端子连接。电阻117的另一个端子与接地端子100连接，电阻116的另一个端子与输出端子102连接。二极管121的阴极与PMOS晶体管111的源极连接，阳极与PMOS晶体管111的栅极连接。PMOS晶体管115的漏极与输出端子102连接，源极与电源端子101连接。
接着，对本实施方式的稳压器的动作进行说明。
当电源电压VDD输入电源端子101时，稳压器从输出端子102输出输出电压Vout。电阻116和117对输出电压Vout进行分压，输出分压电压Vfb。误差放大电路151对输入作为输入晶体管动作的PMOS晶体管109的栅极的基准电压电路110的基准电压Vref与输入作为输入晶体管动作的PMOS晶体管111的栅极的分压电压Vfb进行比较，以使输出电压Vout恒定的方式控制作为输出晶体管动作的PMOS晶体管115的栅极电压。
若输出电压Vout高于既定电压，则分压电压Vfb变得比基准电压Vref高。因此，误差放大电路151的输出信号（PMOS晶体管115的栅极电压）变高，PMOS晶体管115截止，因此输出电压Vout变低。另外，若输出电压Vout低于既定电压，则进行与上述相反的动作，输出电压Vout变高。这样，稳压器以使输出电压Vout恒定的方式动作。
在输出端子102发生过冲的情况下，随着输出电压Vout的上升而分压电压Vfb也上升，在二极管121、PMOS晶体管109、NMOS晶体管108、接地端子100的路径中有电流流过。因此，分压电压Vfb被限制在Vfb＝Vref＋｜Vtp｜＋Vf以下的电压。在此，将PMOS晶体管109、111的阈值设为Vtp、NMOS晶体管112的阈值设为Vtn、二极管121的正向电压设为Vf。
此时，PMOS晶体管111的栅极源极间电压与二极管121的正向电压Vf相等，因此能够防止破坏PMOS晶体管111的栅极。另外，PMOS晶体管111的栅极漏极间电压成为Vfb－Vtn＝Vref＋｜Vtp｜＋Vf－Vtn。通过将该栅极漏极间电压设定为比PMOS晶体管111的栅极氧化膜耐压低的电压，能够防止破坏PMOS晶体管111的栅极。
此外，由于仅在PMOS晶体管111的栅极源极间设置二极管121，面积较小而优选。另外，从二极管121到电阻117的泄漏电流少，因此对分压电压Vfb的电压值的影响也小。而且，当电源电压VDD暂时下降并且PMOS晶体管111的源极电压下降时，二极管121使正向电流流动，并控制住PMOS晶体管111的源极电压的下降，因此能够加快误差放大电路151整体的动作点的恢复。
图2是示出本实施方式的稳压器的结构的其他例子的电路图。与图1的稳压器的差异在于追加了阴极与PMOS晶体管111的栅极连接并且阳极与接地端子100连接的二极管201这一点。其他的电路与图1的稳压器同样。
二极管201为与二极管121相同的结构，因此泄漏电流相等。在二极管121发生泄漏电流时，该泄漏电流流向二极管201，而不会流向电阻117。因此，与图1的稳压器相比，能够进一步减小对分压电压Vfb的电压值的影响。
如以上说明的那样，本实施方式的稳压器在PMOS晶体管111的栅极源极间设置二极管121，因此，即便在输出端子102发生过冲，也不会超过PMOS晶体管111的栅极氧化膜耐压，能够防止破坏PMOS晶体管111的栅极。
另外，当电源电压VDD暂时下降时，能够加快误差放大电路151整体的动作点的恢复。
附图标记说明
100　接地端子
101　电源端子
102　输出端子
103　恒流电路
110　基准电压电路
151　误差放大电路。

Claims (2)

1. 一种稳压器，具备误差放大电路，该误差放大电路对将输出晶体管输出的输出电压分压后的分压电压与基准电压电路输出的基准电压之差进行放大并输出，控制所述输出晶体管的栅极，所述稳压器特征在于，
所述误差放大电路具备：
输入晶体管，其栅极输入所述分压电压；以及
第一二极管，其阴极与所述输入晶体管的源极连接，阳极与所述输入晶体管的栅极连接。
2. 如权利要求1所述的稳压器，其特征在于，
所述误差放大电路具备阴极与所述输入晶体管的栅极连接并且阳极与接地端子连接的第二二极管，
所述第二二极管使所述第一二极管的泄漏电流流过，从而减少所述第一二极管的泄漏电流对所述分压电压的影响。
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Applicant after: ABLIC Inc.

Address before: Chiba County, Japan

Applicant before: DynaFine Semiconductor Co.,Ltd.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant
CP02 Change in the address of a patent holder

Address after: Nagano

Patentee after: ABLIC Inc.

Address before: Chiba County, Japan

Patentee before: ABLIC Inc.

CP02 Change in the address of a patent holder