JP5043704B2

JP5043704B2 - レギュレータ回路

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Publication number: JP5043704B2
Application number: JP2008028630A
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Inventors: 孝浩梅木
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei Microdevices Corp
Priority date: 2008-02-08
Filing date: 2008-02-08
Publication date: 2012-10-10
Anticipated expiration: 2028-02-08
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Description

本発明は、安定した出力電圧を供給するためのレギュレータ回路において、出力電圧のオーバーシュートを防止するための回路技術に関するものである。

電池（バッテリー）を電圧供給源とする電子装置では、装置内部に負荷に対する供給電圧を安定化するためにレギュレータ回路が構成されることが多い。図３には従来の最も基本的なレギュレータ回路の例を示した。図３に示すレギュレータ回路は以下のようにして構成されている。

すなわち、入力端子ＩＮと出力端子ＯＵＴの間に制御用トランジスタＰＴの主電流路を接続する。出力端子ＯＵＴと回路の基準電位点、すなわちグランドとの間に抵抗Ｒ１とＲ２の直列回路からなる抵抗検出回路２を接続する。トランジスタＱ１、Ｑ２、Ｑ３、Ｑ７およびＱ８からなる誤差増幅器１を設け、誤差増幅器１の信号出力ポイントであるトランジスタＱ１の主電流路の一端を制御用トランジスタＰＴの制御端子に接続する。そして、誤差増幅器１の第１の入力端子であるトランジスタＱ１の制御端子を基準電圧源Ｖｒに接続し、誤差増幅器１の第２の入力端子であるトランジスタＱ２の制御端子を抵抗Ｒ１とＲ２の共通接続点に接続する回路構成となっている。

ここで誤差増幅器１は、差動増幅回路を構成するように互いの主電流路の他端（低電位側）が共通接続された２つのトランジスタＱ１およびＱ２と、当該主電流路の他端の共通接続点とグランドとの間に接続されたトランジスタＱ３と、トランジスタＱ２の主電流路の一端（高電位側）と入力端子ＩＮの間に接続され、主電流路の一端（低電位側）と制御端子の間が短絡されたトランジスタＱ８と、トランジスタＱ１の主電流路の一端（高電位側）と入力端子ＩＮの間に接続され、トランジスタＱ８と互いの制御端子が共通接続されたトランジスタＱ７とから構成されている。

ここでトランジスタＱ３は、トランジスタＱ１とトランジスタＱ２の差動動作を実現するために、その主電流路に一定量の基準電流を流すことが要求される。そこで、電源ラインＶ_DDとグランドの間に直列接続された電流源ＣＳ１とトランジスタＱ９から成る基準電流発生回路３を設ける。そして、トランジスタＱ９の主電流路の一端（高電位側）と制御端子の間を短絡し、トランジスタＱ３とＱ９の互いの制御端子を共通接続することで、トランジスタＱ３に対して一定量の電流を流す電流源としての機能を与えている。

なお、図３の回路において、制御用トランジスタＰＴ、トランジスタＱ７およびＱ８はＰチャネル型のトランジスタで、トランジスタＱ１、Ｑ２、Ｑ３およびＱ９はＮチャネル型のトランジスタである。
このような回路構成を有する図３のレギュレータ回路は、入力端子ＩＮに印加される入力電圧以下の電圧値で、入力電圧よりも安定度の高い出力電圧を得るために以下のように動作する。

基本的に、制御用トランジスタ、抵抗検出回路、誤差増幅器および基準電圧源から構成されるレギュレータ回路は、抵抗検出回路で検出された出力電圧信号と基準電圧源から供給される基準電圧信号に応じて誤差増幅器が制御用トランジスタを駆動することで動作する。図３の回路において、例えば、トランジスタＱ２に供給される出力電圧信号がトランジスタＱ１に供給される基準電圧信号よりも低い場合、トランジスタＱ１を流れる電流は相対的に大きくなろうとし、トランジスタＱ２を流れる電流は相対的に小さくなろうとする。

ここで、トランジスタＱ７とＱ８はカレントミラー回路を構成しているため、トランジスタＱ７を流れる電流はトランジスタＱ８を流れる電流と同じになろうとする。すると、トランジスタＱ１とトランジスタＱ７の共通接続点の電位が降下し、制御用トランジスタＰＴを通過する電流の流通量は多くなる。その結果、出力端子ＯＵＴの位置の電圧（出力電圧）は上昇することになる。

逆に、出力電圧信号が基準電圧信号よりも高い場合、トランジスタＱ１を流れる電流は相対的に小さくなろうとし、トランジスタＱ２を流れる電流は相対的に大きくなろうとする。すると、先の回路動作とは反対の回路動作により、出力端子ＯＵＴの位置の電圧（出力電圧）は下降することになる。
そして、出力電圧信号と基準電圧信号がほぼ同じ大きさの場合、具体的な各回路素子の状態や動作の説明は省略するが、図３の回路の中で出力端子ＯＵＴの位置の電圧を上昇させようとする動作と下降させようとする動作が釣り合い、出力電圧はその大きさで安定する。

ここで、図３の回路構成を持つレギュレータ回路の起動時について考える。
最初は出力電圧がゼロの状態であるため、誤差増幅器１内部のトランジスタＱ２はオフ状態となり、基準電圧源Ｖｒからバイアスの提供を受けるトランジスタＱ１に一方的に電流が流れようとする。すると制御用トランジスタＰＴは大量の電流を流通させ、その結果として出力端子ＯＵＴの位置に現れる出力電圧はゼロから急激に上昇することになる。

出力電圧の上昇に伴って抵抗検出回路２から誤差増幅器１（具体的にはトランジスタＱ２の制御端子）に供給される出力電圧信号も上昇する。この出力電圧信号の大きさが基準電圧源ＶｒからトランジスタＱ１に供給される基準電圧信号の大きさに近づくにしたがって、制御トランジスタＰＴを流れる電流の流通量は低下する。そして、理論的には、出力電圧信号が基準電圧信号とほぼ同じ大きさになったとき、制御用トランジスタＰＴを流れる電流は外部負荷に応じた大きさで安定し、出力電圧は基準電圧源Ｖｒと抵抗検出回路２によって決まる所定の値で一定となる。

しかし、現実に存在するトランジスタ素子では、その内部に等価的に形成される浮遊容量や寄生抵抗などに起因して、制御信号の供給に対して動作が遅延するという現象を生じる。そのため、図３に示すような回路構成を持つ現実のレギュレータ回路では、起動時において出力電圧が急激に上昇しているところに動作遅延の要因が重なることで、出力電圧信号が基準電圧信号とほぼ同じ大きさになっても制御トランジスタＰＴを流れる電流の流通量は大きなままとなってしまう。

その結果、起動直後の短時間の間、出力電圧が所定の値を大幅に超える現象、所謂オーバーシュートを生じるのが一般的であった。ちなみに、この出力電圧のオーバーシュートは、出力端子２に接続される外部負荷の容量が大きく、その負荷変動量が極端に大きい場合には、レギュレータ回路が定常運転状態にあっても生じる事がある。出力電圧にオーバーシュートを生じたとき、外部負荷には通常供給される電圧より高い電圧が印加される。すると、外部負荷が破損したり誤動作を起こしたりする恐れがあった。

そこで、従来においては、特許文献１に開示されているように、レギュレータ回路の起動時に基準電圧信号を徐々に上昇させることにより、出力電圧の上昇を緩慢にし、オーバーシュートの発生を防止していた。また、これとは別に、特許文献２に開示されているように、レギュレータ回路の出力端子とグランドの間にトランジスタを配置し、出力電圧が設定された許容範囲を超えて大きくなったときにそのトランジスタをオンさせることでオーバーシュートの発生を防止していた。
特開２００５−３２７０２７号特開２００５−０９２６９３号

引用文献１のように基準電圧信号を徐々に上昇させるレギュレータ回路では、起動時におけるオーバーシュートの発生が防止できる反面、回路の起動が遅くなったり、負荷変動を原因とするオーバーシュートの発生については防止できないといった問題が有った。一方、引用文献２のように出力端子とグランドの間にオーバーシュート防止用のトランジスタを配置するレギュレータ回路では、起動時に回路の起動を遅らせることなくオーバーシュートの発生が防止でき、なおかつ負荷変動を原因とするオーバーシュートの発生も防止可能となる。

しかし、引用文献２のレギュレータ回路は、オーバーシュート防止用のトランジスタを駆動するために、出力電圧を検出するための抵抗検出回路からトランジスタに信号を供給する構成を必要としている。高抵抗の抵抗素子は限られた面積のＩＣ中に形成し難い、あるいは出力電圧の設定値を変更可能にする、などの理由により、ＩＣ化されたレギュレータ回路によっては、外付けの独立した抵抗素子で抵抗検出回路を構成するようにしたものも存在する。そのような抵抗外付けタイプのＩＣでオーバーシュート防止用のトランジスタもＩＣ中に構成した場合、そのＩＣには、トランジスタに供給すべき信号をＩＣ内に導入するための端子ピンを新たに形成しておかなければならなくなる。このため、レギュレータ回路を内蔵するＩＣが大型化するなど別の問題を生じさせることがあった。

そこで本発明は、起動時に回路の起動を遅らせることなくオーバーシュートの発生が防止でき、負荷変動を原因とするオーバーシュートの発生も防止でき、なおかつそれを内蔵するＩＣも大型化しないレギュレータ回路を提供することを目的とする。

本発明は、入力端子と出力端子の間に直列に接続された制御用トランジスタと、該出力端子と基準電位点の間に接続された抵抗検出回路と、誤差増幅器と、基準電圧源とを具備し、該抵抗検出回路で検出された出力電圧信号と該基準電圧源から供給される基準電圧信号に応じて該誤差増幅器が該制御用トランジスタを駆動するように構成されたレギュレータ回路において、該誤差増幅器の内部において差動増幅回路の一方のトランジスタを構成し、該基準電圧信号の供給を受ける第１のトランジスタと、該誤差増幅器の内部において差動増幅回路の他方のトランジスタを構成し、該出力電圧信号の供給を受ける第２のトランジスタと、該誤差増幅器の内部において該第１と第２のトランジスタの主電流路の共通接続点に接続され、その主電流路に一定量の基準電流を流す第３のトランジスタと、該基準電流に比例した量の電流を流すように接続構成された第４のトランジスタと、該第２のトランジスタを流れる電流に比例した量の電流を流すように接続構成された第５のトランジスタと、該出力端子と該基準電位点の間に接続され、直列接続された該第４と該第５のトランジスタの共通接続点に生じた信号に応じて動作する第６のトランジスタとを具備し、ここで、該出力電圧信号が該基準電圧信号以下のとき、該第６のトランジスタはオフ状態を維持し、該出力電圧信号が該基準電圧信号を越えて大きくなったとき、該第６のトランジスタがオン状態となることを特徴とする。

出力電圧にオーバーシュートが発生した時に、出力端子とグランドの間に配置したトランジスタがオンする構成となっているため、回路の起動が遅れず、また負荷変動を原因とするオーバーシュートも防止できる。
また、オーバーシュート防止用のトランジスタに抵抗検出回路から信号を供給する必要が無いため、基本的にＩＣ内に信号を導入するための端子ピンが不要であり、ＩＣが大型化しない。

先ず、入力端子と出力端子間に制御用トランジスタを接続し、出力端子と基準電位点間に出力電圧検出用の抵抗検出回路を接続する。誤差増幅器と基準電圧源を設け、基準電圧信号と出力電圧信号に応じて誤差増幅器が制御用トランジスタを駆動するように、制御用トランジスタ、抵抗検出回路、誤差増幅器および基準電圧源の各間を接続し、本発明を適用するレギュレータ回路を構成する。ここで、誤差増幅器は、差動増幅回路を構成するように主電流路の一端が共通接続された第１と第２のトランジスタと、その共通接続点に接続された一定量の基準電流を流す第３のトランジスタとを備え、第１のトランジスタの制御端子には基準電圧信号が供給され、第２のトランジスタには出力電圧信号が供給されるように接続構成されているものとする。

本発明の第１の実施の形態においては、上記構成のレギュレータ回路に対し、第３のトランジスタを流れる基準電流に比例した電流を流すように構成された第４のトランジスタと、第２のトランジスタを流れる電流に比例した電流を流すように構成された第５のトランジスタと、出力端子と基準電位点との間に接続された第６のトランジスタを設置する。そして、直列接続された第４と第５のトランジスタの共通接続点に生じた信号に応じて第６のトランジスタを駆動するように接続構成する。

更に、第１のトランジスタと入力端子の間に接続された第７のトランジスタと、第２のトランジスタと入力端子の間に接続された第８のトランジスタとを設置し、その２つのトランジスタがカレントミラー回路を構成するように第７のトランジスタと第８のトランジスタの制御端子を共通接続する。ここで、カレントミラー回路の電流基準側トランジスタとなるように第８のトランジスタの主電流路の一端と制御端子との間は短絡する。そして、制御用トランジスタの制御端子は第１のトランジスタと第７のトランジスタの共通接続点に接続され、第４のトランジスタの制御端子は第３のトランジスタの制御端子と共通接続され、第５のトランジスタの制御端子は第７および第８のトランジスタの制御端子と共通接続された回路構成とする。

ここで、各トランジスタの形状およびそこを流れる電流は、出力電圧信号が基準電圧信号以下の時、第４のトランジスタが流そうとする電流が第５のトランジスタが流そうとする電流よりも大きく、第６のトランジスタがオフ状態を維持するように設定される。そして同時に、各トランジスタの形状およびそこを流れる電流は、出力電圧信号が基準電圧信号よりも大きくなり、第４のトランジスタが流そうとする電流が第５のトランジスタが流そうとする電流以下になった時、第６のトランジスタがオンするように設定されるものとする。

本発明の第２の実施の形態においては、上記構成のレギュレータ回路に対し、第３のトランジスタを流れる基準電流に比例した電流を流すように構成された第４のトランジスタと、第２のトランジスタを流れる電流に比例した電流を流すように構成された第５のトランジスタと、出力端子と基準電位点との間に接続された第６のトランジスタを設置する。そして、直列接続された第４と第５のトランジスタの共通接続点に生じた信号に応じて第６のトランジスタを駆動するように接続構成する。

更に、第１のトランジスタと基準電位点の間に接続された第９のトランジスタと、第２のトランジスタと基準電位点の間に接続された第１０のトランジスタと、第９のトランジスタとカレントミラー回路を構成する第１１のトランジスタと、第１０のトランジスタとカレントミラー回路を構成する第１２のトランジスタと、第１１のトランジスタと直列接続された第１３のトランジスタと、第１２のトランジスタと直列接続されると共に第１３のトランジスタとカレントミラー回路を構成する第１４のトランジスタとを設置する。

なお、第９、第１０、第１１の各トランジスタについては、カレントミラー回路の電流基準側トランジスタとなるように、その主電流路の一端と制御端子を短絡する。そして、制御用トランジスタの制御端子は第１２のトランジスタと第１４のトランジスタの共通接続点に接続され、第４のトランジスタの制御端子は第３のトランジスタの制御端子と共通接続され、第５のトランジスタの制御端子は第１０および第１２のトランジスタの制御端子と共通接続された回路構成とする。

ここで、各トランジスタの形状およびそこを流れる電流は、出力電圧信号が基準電圧信号以下の時、第４のトランジスタが流そうとする電流が第５のトランジスタが流そうとする電流よりも小さく、第６のトランジスタがオフ状態を維持するように設定される。そして同時に、各トランジスタの形状およびそこを流れる電流は、出力電圧信号が基準電圧信号よりも大きくなり、さらに第４のトランジスタが流そうとする電流が第５のトランジスタが流そうとする電流以上になった時、第６のトランジスタがオンするように設定される。

図１は、本発明によるレギュレータ回路の第１の実施例の回路構成を示している。図１に示す回路は以下のような回路構成となっている。
入力端子ＩＮと出力端子ＯＵＴの間に制御用トランジスタＰＴの主電流路を接続し、出力端子ＯＵＴとグランドとの間に抵抗Ｒ１１とＲ１２を直列に接続する。この抵抗Ｒ１１とＲ１２により抵抗検出回路１２が構成される。

差動増幅回路を構成するように互いの主電流路の他端（低電位側）が共通接続された２つのトランジスタＱ１１およびＱ１２を設け、当該主電流路の他端の共通接続点とグランドの間にトランジスタＱ１３を接続する。トランジスタＱ１１の主電流路の一端（高電位側）と入力端子ＩＮの間にトランジスタＱ１７を接続し、トランジスタＱ１２の主電流路の一端（高電位側）と入力端子ＩＮの間にトランジスタＱ１８を接続する。

ここで、トランジスタＱ１１とＱ１７の主電流路の共通接続点は制御用トランジスタＰＴの制御端子に接続する。カレントミラー回路を構成するようにトランジスタＱ１７とＱ１８の各制御端子を共通接続し、トランジスタＱ１８の主電流路の低電位側と制御端子との間を短絡する。なお、トランジスタＱ１１の制御端子を基準電圧源Ｖｒ接続し、トランジスタＱ１２の制御端子を抵抗Ｒ１１とＲ１２の共通接続点に接続する。このトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１７、Ｑ１８により誤差増幅器１１が構成される。

トランジスタＱ１３の制御端子を主電流路の一端と制御端子との間が短絡されたトランジスタＱ１９の制御端子に共通接続する。トランジスタＱ１９の主電流路の一端（高電位側）を電流源ＣＳ１を介して電源ラインＶ_DDに接続し、トランジスタＱ１９の主電流路の他端（低電位側）をグランドに接続する。このトランジスタＱ１９と電流源ＣＳ１により基準電流発生回路１３が構成されている。

以上までの回路部分は図３の従来の回路と同一であり、本発明のレギュレータ回路は図３の回路に以下の回路部分が追加された形態となっている。
すなわち、トランジスタＱ１３と制御端子同士を共通接続したトランジスタＱ１４を設け、トランジスタＱ１７、Ｑ１８と制御端子同士を共通接続したトランジスタＱ１５を設ける。このトランジスタＱ１４とＱ１５は、トランジスタＱ１５を入力端子ＩＮ側として入力端子ＩＮとグランドの間に直列接続する。更に出力端子ＯＵＴとグランドの間にトランジスタＱ１６の主電流路を接続し、トランジスタＱ１６の制御端子をトランジスタＱ１４とＱ１５の主電流路の共通接続点に接続した構成となっている。

なお、以上の回路構成において、トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１６およびＱ１９はＮチャネル型のトランジスタであり、トランジスタＱ１７、Ｑ１８、Ｑ１５および制御用トランジスタＰＴはＰチャネル型のトランジスタである。
以上のような回路構成とした図１の回路では、制御用トランジスタＰＴ、誤差増幅器１１、抵抗検出回路１２および基準電流発生回路１３の回路部分は従来と同じ動作をする。一方、本発明で追加されたトランジスタＱ１４、Ｑ１５およびＱ１６の回路部分は、オーバーシュート発生時と非発生時において以下のように動作する。

なお、動作の理解を容易にするため、トランジスタＱ１５、Ｑ１７、Ｑ１８が同じサイズのトランジスタであり、トランジスタＱ１１とＱ１２が同じサイズであると仮定する。また、トランジスタＱ１４のサイズについては、トランジスタＱ１３のサイズの０．８倍であると仮定する。この仮定の元では、トランジスタＱ１５はトランジスタＱ１８とカレントミラー回路を構成しているので、トランジスタＱ１８（Ｑ１２）を流れる電流と同じ大きさの電流を流そうとする。一方、トランジスタＱ１４はトランジスタＱ１９およびトランジスタＱ１３とカレントミラー回路を構成しているので、トランジスタＱ１４は基準電流の０．８倍の一定の大きさの電流を流そうとする。

先ず、オーバーシュートの非発生時においては、大抵、トランジスタＱ１２に供給される出力電圧信号はトランジスタＱ１１に供給される基準電圧信号以下の大きさになっている。例えば、出力電圧信号が基準電圧信号と同じ大きさである場合、トランジスタＱ１１とＱ１２にはほぼ同じ大きさの電流が流れる。具体的には、先の仮定の元ではトランジスタＱ１１とＱ１２にそれぞれ基準電流の１／２＝０．５倍の大きさの電流が流れる。このときトランジスタＱ１５は、基準電流の０．５倍の大きさの電流を流そうとする。一方、トランジスタＱ１４は基準電流の０．８倍の大きさの電流を流そうとする。

しかし、直列接続されたトランジスタＱ１４とＱ１５には同じ大きさの電流が流れ、その電流値は小さい方、すなわち基準電流の０．５倍の大きさに設定される。すると、トランジスタＱ１４の端子間電圧は低くなり、トランジスタＱ１４とＱ１５の主電流路の共通接続点の電圧は低くなる。その結果、トランジスタＱ１６はオフ状態となる。ちなみに、出力電圧信号が基準電圧信号よりも低い場合、トランジスタＱ１５が流そうとする電流は基準電流の０．５倍よりも小さくなるため、トランジスタＱ１６はオフ状態を維持することとなる。

次に、オーバーシュートの発生時においては、トランジスタＱ１２に供給される出力電圧信号はトランジスタＱ１１に供給される基準電圧信号よりも大幅に大きくなる。例えば、負荷に影響を及ぼしかねないような大きなオーバーシュートが発生した場合は、通常、トランジスタＱ１１を流れる電流はほぼゼロになり、トランジスタＱ１２を流れる電流はほぼ基準電流に等しい大きさとなる。このときトランジスタＱ１５は、基準電流に近い大きさの電流を流そうとし、トランジスタＱ１４は基準電流の０．８倍の大きさの電流を流そうとする。

すると今度は、直列接続されたトランジスタＱ１４とＱ１５を流れる電流は基準電流の０．８倍の大きさに設定される。そしてトランジスタＱ１５の端子間電圧が低くなり、トランジスタＱ１４とＱ１５の主電流路の共通接続点の電圧は高くなる。その結果、トランジスタＱ１６はオン状態となる。トランジスタＱ１６がオン状態となると、トランジスタＱ１６を介して出力端子ＯＵＴからグランドに向かって電流が流れ、出力電圧を低下させる作用が働くことになる。

実際には、オーバーシュートが発生し、出力電圧が上昇していく過程で、換言すると、出力電圧信号が基準電圧信号を越えて更に大きくなっていく過程で、トランジスタＱ１４とＱ１５をそれぞれ流れようとする電流が同じ大きさになる状態が発生する。入力端子ＩＮに供給される入力電圧、トランジスタＱ１６のしきい値電圧およびトランジスタＱ１４とＱ１５の特性にも依るが、通常、トランジスタＱ１４とＱ１５をそれぞれ流れようとする電流がほぼ同じ大きさになった時、あるいはそれ以上になった時にトランジスタＱ１６がターンオンする。すると、出力電圧が上昇していく過程で出力電圧を低下させる作用が働くことになり、オーバーシュートの発生が抑制、あるいは防止されることになる。

なお、先の仮定（各トランジスタのサイズ）の元では、トランジスタＱ１６は、出力電圧信号が基準電圧信号よりも高い所定値以上になった時、ターンオンする。例えば、外部負荷の動作中に通常発生する負荷変動によっても出力電圧が変化し、出力電圧信号が基準電圧信号よりも僅かに高くなる状況も有り得る。このような通常発生する負荷変動程度でトランジスタＱ１６がターンオンしないようにするため、上の説明では出力電圧信号が基準電圧信号よりも高い所定値以上になった時、トランジスタＱ１６がターンオンするような場合を想定した。しかし、トランジスタＱ１６が制御用トランジスタＰＴのようなリニア動作をするようにトランジスタＱ１４、Ｑ１５およびＱ１６を構成した場合（具体的には、伝達特性の傾斜が緩い構成にした場合）には、出力電圧信号が基準電圧信号以上になったときにトランジスタＱ１６がターンオンするようにしても構わない。

図２は、本発明によるレギュレータ回路の第２の実施例の回路構成を示している。図２に示す回路は以下のような回路構成となっている。
入力端子ＩＮと出力端子ＯＵＴの間に制御用トランジスタＰＴの主電流路を接続し、出力端子ＯＵＴとグランドとの間に抵抗Ｒ２１とＲ２２を直列に接続する。この抵抗Ｒ２１とＲ２２により抵抗検出回路２２が構成される。

差動増幅回路を構成するように互いの主電流路の一端（高電位側）が共通接続された２つのトランジスタＱ２１およびＱ２２を設け、当該主電流路の共通接続点と入力端子ＩＮの間にトランジスタＱ２３を接続する。トランジスタＱ２１の主電流路の他端（低電位側）とグランドの間にトランジスタＱ２７を接続し、トランジスタＱ２２の主電流路の他端（低電位側）とグランドの間にトランジスタＱ２８を接続する。

トランジスタＱ２７の制御端子と主電流路の一端（高電位側）を短絡し、トランジスタＱ２７の制御端子をトランジスタＱ２９の制御端子に共通接続する。トランジスタＱ２９の一端はトランジスタＱ３１を介して入力端子ＩＮに接続し、他端（低電位側）はグランドに接続する。同様に、トランジスタＱ２８の制御端子と主電流路の一端（高電位側）を短絡し、トランジスタＱ２８の制御端子をトランジスタＱ３０の制御端子に共通接続する。トランジスタＱ３０の一端はトランジスタＱ３２を介して入力端子ＩＮに接続し、他端（低電位側）はグランドに接続する。

カレントミラー回路を構成するようにトランジスタＱ３１とＱ３２の各制御端子を共通接続し、トランジスタＱ３１の主電流路の低電位側と制御端子との間を短絡する。トランジスタＱ３２とＱ３０の主電流路の共通接続点は制御用トランジスタＰＴの制御端子に接続する。そして、トランジスタＱ２１の制御端子を基準電圧源Ｖｒ接続し、トランジスタＱ２２の制御端子を抵抗Ｒ１１とＲ１２の共通接続点に接続する。このトランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２７、Ｑ２８、Ｑ２９、Ｑ３０、Ｑ３１およびＱ３２により完全差動型の誤差増幅器２１が構成される。

トランジスタＱ２３の制御端子を主電流路の一端と制御端子との間が短絡されたトランジスタＱ３３の制御端子に共通接続する。トランジスタＱ３３の主電流路の一端（高電位側）を入力端子ＩＮに接続し、トランジスタＱ２３の主電流路の他端（低電位側）を電流源ＣＳ２を介して低電位電源ラインＶ_SSに接続する。このトランジスタＱ３３と電流源ＣＳ２により基準電流発生回路２３が構成されている。

トランジスタＱ２３と制御端子同士を共通接続したトランジスタＱ２４を設け、トランジスタＱ２８、Ｑ３０と制御端子同士を共通接続したトランジスタＱ２５を設ける。このトランジスタＱ２４とＱ２５は、トランジスタＱ２４を入力端子ＩＮ側として入力端子ＩＮとグランドの間に直列接続する。更に出力端子ＯＵＴとグランドの間にトランジスタＱ２６の主電流路を接続し、トランジスタＱ２６の制御端子をトランジスタＱ２４とＱ２５の主電流路の共通接続点に接続した構成となっている。

なお、以上の回路構成において、トランジスタＱ２５、Ｑ２６、Ｑ２７、Ｑ２８、Ｑ２９およびＱ３０はＮチャネル型のトランジスタであり、トランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２４、Ｑ３１、Ｑ３２、Ｑ３３および制御用トランジスタＰＴはＰチャネル型のトランジスタである。

以上のような回路構成とした図２の回路では、制御用トランジスタＰＴ、誤差増幅器２１、抵抗検出回路２２および基準電流発生回路２３の回路部分は、従来とほぼ同じ動作をする。一方、本発明で追加されたトランジスタＱ２４、Ｑ２５およびＱ２６の回路部分は、オーバーシュート発生時と非発生時において以下のように動作する。
なお、動作の理解を容易にするため、トランジスタＱ２３を除いた誤差増幅器２１を構成する各トランジスタおよびトランジスタＱ２５のサイズが同じで、トランジスタＱ２４のサイズはトランジスタＱ２３のサイズの０．２倍であると仮定する。

先ず、オーバーシュートの非発生時においては、大抵、トランジスタＱ２２に供給される出力電圧信号はトランジスタＱ２１に供給される基準電圧信号以下の大きさになっている。例えば、出力電圧信号が基準電圧信号と同じ大きさである場合、トランジスタＱ２１とＱ２２にはほぼ同じ大きさの電流が流れる。このときトランジスタＱ２５は、基準電流の０．５倍の大きさの電流を流そうとする。一方、トランジスタＱ２４は基準電流の０．２倍の大きさの電流を流そうとする。

しかし、直列接続されたトランジスタＱ２４とＱ２５には同じ大きさの電流が流れ、その電流値は小さい方、すなわち基準電流の０．２倍の大きさに設定される。すると、トランジスタＱ２５の端子間電圧は低くなり、トランジスタＱ２４とＱ２５の主電流路の共通接続点の電圧は低くなる。その結果、トランジスタＱ２６はオフ状態となる。出力電圧信号が基準電圧信号よりも低い場合、トランジスタＱ２５が流そうとする電流は基準電流の０．５倍よりも大きくなるため、トランジスタＱ２６はオフ状態を維持することとなる。

次に、オーバーシュートの発生時においては、トランジスタＱ２２に供給される出力電圧信号はトランジスタＱ２１に供給される基準電圧信号よりも大幅に大きくなる。大きなオーバーシュートが発生した場合は、通常、トランジスタＱ２１を流れる電流はほぼ基準電流に等しい大きさとなり、トランジスタＱ２２を流れる電流はゼロに近い極めて小さな値になる。このときトランジスタＱ２５は、極めて少量の電流しか流そうとせず、トランジスタＱ２４は基準電流の０．２倍の大きさの電流を流そうとする。

すると今度は、直列接続されたトランジスタＱ２４とＱ２５を流れる電流は極めて小さな値になる。そしてトランジスタＱ２４の端子間電圧が低くなり、トランジスタＱ２４とＱ２５の主電流路の共通接続点の電圧は高くなる。その結果、トランジスタＱ２６はオン状態となる。トランジスタＱ２６がオン状態となると、トランジスタＱ２６を介して出力端子ＯＵＴからグランドに向かって電流が流れ、出力電圧を低下させる作用が働くことになる。

このように図２の回路は、誤差増幅器２１がＰチャネル型のトランジスタＱ２１およびＱ２２の差動増幅回路で構成された完全差動型の増幅器である点。一定の大きさの電流を流そうとするトランジスタＱ２４が入力端子ＩＮ側に配置され、出力電圧信号に応じた電流を流そうとするトランジスタＱ２５がグランド側に配置された点。そして、オーバーシュート発生時には、トランジスタＱ２５が流そうとする電流がトランジスタＱ２４が流そうとする電流よりも小さくなる点の３点において図１の回路と異なる。しかし、基本的な動作原理は同じで、単に対称的な動作形態となっているだけのため、図２の回路も図１の回路と同様にオーバーシュートの発生を抑制、あるいは防止できることになる。

本発明によるレギュレータ回路の第１の実施例の回路図。本発明によるレギュレータ回路の第２の実施例の回路図。従来の最も基本的なレギュレータ回路の回路図。

符号の説明

１１、２１：誤差増幅器
１２、２２：抵抗検出回路
１３、２３：基準電流発生回路
ＩＮ：入力端子
ＯＵＴ：出力端子
ＰＴ：制御用トランジスタ
Ｑ１１、Ｑ２１：第１のトランジスタ
Ｑ１２、Ｑ２２：第２のトランジスタ
Ｑ１３、Ｑ２３：第３のトランジスタ
Ｑ１４、Ｑ２４：第４のトランジスタ
Ｑ１５、Ｑ２５：第５のトランジスタ
Ｑ１６、Ｑ２６：第６のトランジスタ
Ｖｒ：基準電圧源

Claims

入力端子と出力端子の間に直列に接続された制御用トランジスタと、該出力端子と基準電位点の間に接続された抵抗検出回路と、誤差増幅器と、基準電圧源とを具備し、該抵抗検出回路で検出された出力電圧信号と該基準電圧源から供給される基準電圧信号に応じて該誤差増幅器が該制御用トランジスタを駆動するように構成されたレギュレータ回路において、
該誤差増幅器の内部において差動増幅回路の一方のトランジスタを構成し、該基準電圧信号の供給を受ける第１のトランジスタと、
該誤差増幅器の内部において差動増幅回路の他方のトランジスタを構成し、該出力電圧信号の供給を受ける第２のトランジスタと、
該誤差増幅器の内部において該第１と第２のトランジスタの主電流路の共通接続点に接続され、その主電流路に一定量の基準電流を流す第３のトランジスタと、
該基準電流に比例した量の電流を流すように接続構成された第４のトランジスタと、
該第２のトランジスタを流れる電流に比例した量の電流を流すように接続構成された第５のトランジスタと、
該出力端子と該基準電位点の間に接続され、直列接続された該第４と該第５のトランジスタの共通接続点に生じた信号に応じて動作する第６のトランジスタと
を具備し、
ここで、該出力電圧信号が該基準電圧信号以下のとき、該第６のトランジスタはオフ状態を維持し、該出力電圧信号が該基準電圧信号を越えて大きくなったとき、該第６のトランジスタがオン状態となることを特徴とするレギュレータ回路。
前記第１のトランジスタと前記入力端子の間に接続された第７のトランジスタと、
前記第２のトランジスタと前記入力端子の間に接続され、その主電流路の一端と制御端子が短絡された、該第７のトランジスタとカレントミラー回路を構成する第８のトランジスタと
を更に具備し、
前記制御用トランジスタの制御端子は該第１のトランジスタと該第７のトランジスタの共通接続点に接続され、
前記第４のトランジスタの制御端子は前記第３のトランジスタの制御端子と共通接続され、
前記第５のトランジスタの制御端子は該第７および該第８のトランジスタの制御端子と共通接続され、
ここで、該第４のトランジスタが流そうとする電流が、該第５のトランジスタが流そうとする電流以下になったとき、前記第６のトランジスタがオン状態となることを特徴とする、請求項１に記載したレギュレータ回路。
前記第１のトランジスタと前記基準電位点の間に接続され、その主電流路の一端と制御端子が短絡された第９のトランジスタと、
前記第２のトランジスタと前記基準電位点の間に接続され、その主電流路の一端と制御端子が短絡された第１０のトランジスタと、
該第９のトランジスタとカレントミラー回路を構成する第１１のトランジスタと、
該第１０のトランジスタとカレントミラー回路を構成する第１２のトランジスタと、
該第１１のトランジスタに直列接続され、その主電流路の一端と制御端子が短絡された第１３のトランジスタと、
該第１２のトランジスタに直列接続され、該第１３のトランジスタとカレントミラー回路を構成する第１４のトランジスタと
を更に具備し、
前記制御用トランジスタの制御端子は該第１２のトランジスタと該第１４のトランジスタの共通接続点に接続され、
前記第４のトランジスタの制御端子は前記第３のトランジスタの制御端子と共通接続され、
前記第５のトランジスタの制御端子は該第１０および第１２のトランジスタの制御端子と共通接続され、
ここで、該第４のトランジスタが流そうとする電流が、該第５のトランジスタが流そうとする電流以上になったとき、前記第６のトランジスタがオン状態となることを特徴とする、請求項１に記載したレギュレータ回路。