JP4855959B2

JP4855959B2 - 定電流回路

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Publication number: JP4855959B2
Application number: JP2007015959A
Authority: JP
Inventors: 慶二福村
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-01-26
Filing date: 2007-01-26
Publication date: 2012-01-18
Anticipated expiration: 2027-01-26
Also published as: JP2008181451A

Description

本発明は、パワースイッチ回路及びパワースイッチ回路を内蔵するＩＣの過電流に対する保護回路をなす電流制限回路を備えた定電流回路に関し、特に該電流制限回路の応答性の改良に関する。

パワースイッチ回路の一般的な使用例の１つに、パソコンのマザーボードに搭載され、パソコン内部の電源回路からパワースイッチ回路、コネクタを経由して外付けのＰＣカードやメモリーカードに電圧供給するという用途があった。パワースイッチ回路は、外付け媒体に電圧を供給するか否かの制御を行っており、電圧供給した場合の保護回路としても機能していた。パワースイッチ回路が電圧を与えた状態で外部に何らかの障害が発生した場合を考える。出力端子がグランドに短絡するような障害が起こると、出力電流は瞬時に最大値に達する。該最大値はマザーボードの電源回路の能力で決まる。このような障害が発生したときは、パワースイッチ回路の電流制限回路が作動し、出力電流をあらかじめ決められた一定値に保つ。システムとしては、最大電流を流す時間を極力短くすることが望ましく、すなわちパワースイッチ回路の電流制限回路が高速で応答することが求められていた。

このようなことから、従来は、保護動作を開始するしきい値が異なる回路を２系統持たせていたが（例えば、特許文献１参照。）、該２つの回路のしきい値の間に入るような負荷電流が発生した場合に、小さいしきい値の方の回路のみで応答速度が決まり、大きいしきい値の回路が高速動作に寄与していなかった。
一方、図１１は、従来の定電流回路の回路例を示した図であり（例えば、特許文献２参照。）、図１２は、出力短絡時における図１１の各部の波形例を示した図である。
図１１の定電流回路１００において、負荷回路（図示せず）へ供給する出力電流ＩＯＵＴの大部分はＰＭＯＳトランジスタであるドライバトランジスタＱ１０１から供給され、該ドライバトランジスタＱ１０１と並列に電流検出回路が接続されている。電流検出回路は、ドライバトランジスタＱ１０１と並列に接続された出力電流検出用抵抗Ｒ１０１とＰＭＯＳトランジスタである出力電流検出用トランジスタＱ１０３との直列回路、所定の基準電圧ＶＲ１を生成して出力する基準電圧発生回路１０３、及び演算増幅回路１０４で構成されている。

演算増幅回路１０４は、出力電流検出用抵抗Ｒ１０１と出力電流検出用トランジスタＱ１０３との接続部の電圧ＶＳＥＮＳが基準電圧ＶＲ１になるようにドライバトランジスタＱ１０１及び出力電流検出用トランジスタＱ１０３の動作制御を行い、出力端子ＯＵＴから所定の電流値をなす出力電流ＩＯＵＴが出力されるようにする。このとき、ドライバトランジスタＱ１０１及び出力電流検出用トランジスタＱ１０３の各ゲートには、それぞれ同じ信号が入力されている。このように、定電流回路１００では、出力電流検出用抵抗Ｒ１０１の電圧降下分で出力電流ＩＯＵＴの電流値の検出を行う。定電流回路１００は、出力電流検出用抵抗Ｒ１０１と出力電流検出用トランジスタＱ１０３との接続部から得られる電圧ＶＳＥＮＳと基準電圧ＶＲ１とを比較した結果である演算増幅回路１０４の出力信号をドライバトランジスタＱ１０１のゲートにフィードバックする構成をなしている。

図１２において、時間ｔ１になるまではドライバトランジスタＱ１０１がオンすると共に出力端子ＯＵＴがオープンになっており、出力電流ＩＯＵＴは０Ａに、演算増幅回路１０４の出力電圧ＶＮ２は０Ｖに、電圧ＶＮ１は電源電圧ＶＤＤの５Ｖにそれぞれなっている。時間ｔ１で、出力端子ＯＵＴは接地電圧に短絡され、このとき、出力電流ＩＯＵＴが最大になるのと同時に、電圧ＶＮ１は最小値になる。電圧ＶＮ１が最小値になることにより、ＰＭＯＳトランジスタＱ１１３から出力される電流は最大になる。電圧ＶＮ２が上昇して出力電流ＩＯＵＴがある値まで減少する時間ｔ２時に、電圧ＶＳＥＮＳは基準電圧ＶＲ１と同じ電圧になり、出力電流ＩＯＵＴは２Ａで安定する。時間ｔ３で出力端子ＯＵＴの短絡が取り除かれ、出力電流ＩＯＵＴは減少し、電圧ＶＮ２がＮＭＯＳトランジスタＱ１１７に流れる電流で決まる傾きで低下する。
特開２００２−３６８５９４号公報特開２００３−１７７８２８号公報

しかし、電圧ＶＮ２を早く安定させるためにはＰＭＯＳトランジスタＱ１１３の電流駆動能力を上げる必要があるが、図１１の回路構成でＰＭＯＳトランジスタＱ１１３のトランジスタ幅を増加させると、演算増幅回路１０４のバランスがくずれて悪影響を及ぼす、例えば、出力電流ＩＯＵＴの制限値（図１２では２Ａ）の精度を悪化させるという問題があった。

本発明は、このような問題を解決するためになされたものであり、演算増幅回路の精度面の性能を損ねることなく、応答速度を速くすることができる定電流回路を得ることを目的とする。

この発明に係る定電流回路は、所定の定電流を生成して出力端子から出力する定電流回路において、
ゲートに入力された制御信号に応じた電流を前記出力端子に出力する、ＰＭＯＳトランジスタからなるドライバトランジスタと、
該ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧が所定の基準電圧になるように前記ドライバトランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、
前記出力電流に応じた電圧と前記基準電圧が対応する入力端に入力された差動増幅段、並びに該差動増幅段の出力信号を増幅して前記ドライバトランジスタのゲートに出力する、ＰＭＯＳトランジスタからなる出力トランジスタ及び該出力トランジスタに定電流を供給する定電流源からなるソース接地増幅段で構成された増幅回路と、
ドレイン及びゲートが前記出力トランジスタのドレイン及びゲートに対応して接続されたＰＭＯＳトランジスタからなる第１トランジスタと、
前記出力トランジスタのソース電圧を所定の電圧だけ低下させて該第１トランジスタのソースに入力する電圧生成回路と、
を備えるものである。

また、前記制御回路部は、
前記ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧を生成して出力する電流検出回路を備え、
前記電流検出回路は、前記ドライバトランジスタに並列に接続された、出力電流検出用抵抗と、ゲートが前記ドライバトランジスタのゲートに接続されたＰＭＯＳトランジスタからなる出力電流検出用トランジスタとの直列回路からなり、該出力電流検出用抵抗と出力電流検出用トランジスタとの接続部から前記出力電流に応じた電圧を出力するようにした。

また、この発明に係る定電流回路は、所定の定電流を生成して出力端子から出力する定電流回路において、
ゲートに入力された制御信号に応じた電流を前記出力端子に出力する、ＮＭＯＳトランジスタからなるドライバトランジスタと、
該ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧が所定の基準電圧になるように前記ドライバトランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、
前記出力電流に応じた電圧と前記基準電圧が対応する入力端に入力された差動増幅段、並びに該差動増幅段の出力信号を増幅して前記ドライバトランジスタのゲートに出力する、ＮＭＯＳトランジスタからなる出力トランジスタ及び該出力トランジスタに定電流を供給する定電流源からなるソース接地増幅段で構成された増幅回路と、
ドレイン及びゲートが前記出力トランジスタのドレイン及びゲートに対応して接続されたＮＭＯＳトランジスタからなる第１トランジスタと、
前記出力トランジスタのソース電圧を所定の電圧だけ上昇させて該第１トランジスタのソースに入力する電圧生成回路と、
を備えるものである。

また、前記制御回路部は、
前記ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧を生成して出力する電流検出回路を備え、
前記電流検出回路は、前記ドライバトランジスタに並列に接続された、出力電流検出用抵抗と、ゲートが前記ドライバトランジスタのゲートに接続されたＮＭＯＳトランジスタからなる出力電流検出用トランジスタとの直列回路からなり、該出力電流検出用抵抗と出力電流検出用トランジスタとの接続部から前記出力電流に応じた電圧を出力するようにした。

また、前記出力トランジスタ及び第１トランジスタは、しきい値電圧及びトランジスタ長がそれぞれ同じであるようにした。

本発明の定電流回路によれば、ドレイン及びゲートが前記増幅回路の出力トランジスタのドレイン及びゲートに対応して接続されたＰＭＯＳトランジスタからなる第１トランジスタと、前記増幅回路の出力トランジスタのソース電圧を所定の電圧だけ低下させて該第１トランジスタのソースに入力する電圧生成回路とを備えるようにした。このことから、増幅回路の応答が遅れている期間のみ該増幅回路の出力端の電流駆動能力を増加させることができ、前記増幅回路の精度面の性能を損ねることなく、応答速度を速くすることができる。

また、本発明の定電流回路によれば、ドレイン及びゲートが前記増幅回路の出力トランジスタのドレイン及びゲートに対応して接続されたＮＭＯＳトランジスタからなる第１トランジスタと、前記増幅回路の出力トランジスタのソース電圧を所定の電圧だけ上昇させて該第１トランジスタのソースに入力する電圧生成回路とを備えるようにした。このことから、増幅回路の応答が遅れている期間のみ該増幅回路の出力端の電流駆動能力を増加させることができ、前記増幅回路の精度面の性能を損ねることなく、応答速度を速くすることができる。

また、前記出力トランジスタ及び第１トランジスタは、しきい値電圧及びトランジスタ長がそれぞれ同じであるようにしたことから、出力トランジスタ及び第１トランジスタの各しきい値電圧を、しきい値電圧を決める注入工程のばらつきやゲートポリエッチング時におけるポリ幅（トランジスタ長）のばらつき等のようなプロセス変動の影響を受けずにマッチングさせることができ、より精度よく増幅回路の応答が遅れている期間のみ該増幅回路の出力端の電流駆動能力を増加させることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電流回路の回路例を示した図である。
図１において、定電流回路１は、所定の定電流を生成して出力端子ＯＵＴから出力電流ＩＯＵＴとして出力する。定電流回路１は、ＰＭＯＳトランジスタからなるドライバトランジスタＱ１と、ドライバトランジスタＱ１から出力される電流を検出するための電流検出回路２と、所定の基準電圧ＶＲ１を生成して出力する基準電圧発生回路３と、演算増幅回路４と、電源電圧ＶＤＤを降圧して所定の電圧ＶＮＡを生成して出力する電圧生成回路５と、ＰＭＯＳトランジスタＱ２とを備えている。

また、電流検出回路２は、出力電流検出用抵抗Ｒ１とＰＭＯＳトランジスタからなる出力電流検出用トランジスタＱ３の直列回路で構成され、演算増幅回路４は、ＰＭＯＳトランジスタＱ１１〜Ｑ１３及びＮＭＯＳトランジスタＱ１４〜Ｑ１７で構成されている。なお、電流検出回路２、基準電圧発生回路３、演算増幅回路４、電圧生成回路５及びＰＭＯＳトランジスタＱ２は制御回路部をなし、演算増幅回路４は増幅回路を、ＰＭＯＳトランジスタＱ２は第１トランジスタを、ＰＭＯＳトランジスタＱ１３は出力トランジスタを、ＮＭＯＳトランジスタＱ１７は定電流源をそれぞれなす。

電源電圧ＶＤＤと出力端子ＯＵＴとの間には、ドライバトランジスタＱ１が接続され、出力電流検出用抵抗Ｒ１と出力電流検出用トランジスタＱ３の直列回路がドライバトランジスタＱ１と並列に接続されている。ドライバトランジスタＱ１及び出力電流検出用トランジスタＱ３の各ゲートは演算増幅回路４の出力端にそれぞれ接続されている。また、出力電流検出用抵抗Ｒ１と出力電流検出用トランジスタＱ３との接続部が演算増幅回路４の反転入力端に接続され、演算増幅回路４の非反転入力端には基準電圧ＶＲ１が入力されている。

演算増幅回路４において、ＰＭＯＳトランジスタＱ１１，Ｑ１２及びＮＭＯＳトランジスタＱ１４〜Ｑ１６は差動増幅段をなし、ＰＭＯＳトランジスタＱ１３及びＮＭＯＳトランジスタＱ１７はソース接地増幅段をなしている。ＮＭＯＳトランジスタＱ１４及びＱ１５は差動対をなしており、ＮＭＯＳトランジスタＱ１４のゲートは非反転入力端を、ＮＭＯＳトランジスタＱ１５のゲートは反転入力端をそれぞれなしている。ＮＭＯＳトランジスタＱ１４及びＱ１５の各ソースは接続され、該接続部と接地電圧との間にはＮＭＯＳトランジスタＱ１６が接続されている。ＮＭＯＳトランジスタＱ１６のゲートには所定のバイアス電圧ＶＢＩＡＳが入力されており、ＮＭＯＳトランジスタＱ１６は定電流源をなしている。ＮＭＯＳトランジスタＱ１４のゲートには基準電圧ＶＲ１が入力され、ＮＭＯＳトランジスタＱ１５のゲートは、出力電流検出用抵抗Ｒ１と出力電流検出用トランジスタＱ３との接続部に接続されている。

ＰＭＯＳトランジスタＱ１１及びＱ１２はカレントミラー回路を形成しており、差動対をなすＮＭＯＳトランジスタＱ１４とＱ１５の負荷をなしている。ＰＭＯＳトランジスタＱ１１及びＱ１２の各ソースは電源電圧ＶＤＤに接続されており、ＰＭＯＳトランジスタＱ１１及びＱ１２の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＱ１２のドレインに接続されている。ＰＭＯＳトランジスタＱ１１のドレインはＮＭＯＳトランジスタＱ１４のドレインに接続され、該接続部Ｎ１は差動増幅段の出力端をなし、ＰＭＯＳトランジスタＱ２及びＱ１３の各ゲートに接続されている。

また、電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１７が直列に接続され、ＰＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１７の接続部Ｎ２は、演算増幅回路４の出力端をなし、ドライバトランジスタＱ１及び出力電流検出用トランジスタＱ３の各ゲートに接続されている。ＮＭＯＳトランジスタＱ１７のゲートには所定のバイアス電圧ＶＢＩＡＳが入力されており、ＮＭＯＳトランジスタＱ１７は定電流源をなしている。ＰＭＯＳトランジスタＱ２のドレインは、演算増幅回路４の出力端である接続部Ｎ２に接続され、ＰＭＯＳトランジスタＱ２のソースには、電圧生成回路５からの電圧ＶＮＡが入力されている。ＰＭＯＳトランジスタＱ２とＱ１３は、しきい値電圧を決める注入工程のバラツキや、ゲートポリエッチング時におけるポリ幅（トランジスタ長）のバラツキ等のプロセス変動に対してマッチングの取れる素子であり、しきい値電圧及びトランジスタ長が同じになるように形成されている。

このような構成において、出力電流ＩＯＵＴの大部分はドライバトランジスタＱ１から供給されており、出力電流検出用トランジスタＱ３のゲートは、ドライバトランジスタＱ１のゲートに接続されている。このことから、出力電流検出用トランジスタＱ３は、ドライバトランジスタＱ１から出力される電流に比例した電流を出力する。出力電流検出用トランジスタＱ３に流れる電流は出力電流検出用抵抗Ｒ１で電圧に変換され、該電圧ＶＳＥＮＳがＮＭＯＳトランジスタＱ１５のゲートに入力されている。演算増幅回路４は、電圧ＶＳＥＮＳが基準電圧ＶＲ１になるように、ドライバトランジスタＱ１及び出力電流検出用トランジスタＱ３の動作制御を行い、出力端子ＯＵＴから所定の電流値の出力電流ＩＯＵＴが出力されるようにする。すなわち、定電流回路１は、出力電流検出用抵抗Ｒ１と出力電流検出用トランジスタＱ３との接続部から得られる電圧ＶＳＥＮＳと基準電圧ＶＲ１とを比較した結果である演算増幅回路４の出力信号をドライバトランジスタＱ１のゲートにフィードバックする構成をなしている。

ここで、図２は、出力短絡時における図１の各部の波形例を示した図である。
図２において、時間ｔ１になるまではドライバトランジスタＱ１がオンすると共に出力端子ＯＵＴがオープンになっており、出力電流ＩＯＵＴは０Ａに、演算増幅回路４の出力電圧ＶＮ２は０Ｖに、電圧ＶＮ１は電源電圧ＶＤＤの５Ｖにそれぞれなっている。時間ｔ１で、出力端子ＯＵＴが接地電圧に短絡され、このとき、出力電流ＩＯＵＴが最大になるのと同時に、電圧ＶＮ１は最小値になる。電圧ＶＮ１が最小値になることにより、ドライバトランジスタＱ１から出力される電流は最大になる。電圧ＶＮ２が上昇して出力電流ＩＯＵＴがある値まで減少する時間ｔ２時に、電圧ＶＳＥＮＳは基準電圧ＶＲ１と同じ電圧になり、出力電流ＩＯＵＴは２Ａで安定する。時間ｔ３で出力端子ＯＵＴの短絡が取り除かれ、出力電流ＩＯＵＴは減少し、電圧ＶＮ２がＮＭＯＳトランジスタＱ１７の電流で決まる傾きで低下する。

一方、電圧生成回路５からＰＭＯＳトランジスタＱ２のソースに入力される電圧ＶＮＡを、図２のように、（ＶＤＤ−ΔＶ１）よりも大きい値になるように設定し、時間ｔ１とｔ４との間、正確にはＶＮ１＝（５Ｖ−ΔＶ１−ΔＶ２）である期間ではＰＭＯＳトランジスタＱ２に電流が流れ、時間ｔ４とｔ３との間、すなわちＶＮ１＝（５Ｖ−ΔＶ１）である期間は、ＰＭＯＳトランジスタＱ２がオフして遮断状態になるようにする。このようにすることで、時間ｔ４とｔ３との間では、出力電流ＩＯＵＴに悪影響を与えることがなく出力電流ＩＯＵＴの制限値（図２では２Ａ）の精度が保たれる。またＶＮ１＝（５Ｖ−ΔＶ１−ΔＶ２）である期間では、ＰＭＯＳトランジスタＱ２を流れる電流によって電圧ＶＮ２が高速に上昇し、出力電流ＩＯＵＴが最大になる時間を短縮することができる。

図３は、図１の基準電圧発生回路３の回路例を示した図である。
図３において、基準電圧発生回路３は、１.２Ｖ程度の電圧ＶＲＥＦを発生するバンドギャップ基準電圧発生回路２１、演算増幅回路２２、ＮＭＯＳトランジスタＱ２１及び抵抗Ｒ２１，Ｒ２２を備えている。電源電圧ＶＤＤと接地電圧との間には抵抗Ｒ２１、ＮＭＯＳトランジスタＱ２１及び抵抗Ｒ２２が直列に接続されており、ＮＭＯＳトランジスタＱ２１のゲートは演算増幅回路２２の出力端に接続されている。演算増幅回路２２の反転入力端は、ＮＭＯＳトランジスタＱ２１と抵抗Ｒ２２との接続部に接続され、演算増幅回路２２の非反転入力端には電圧ＶＲＥＦが入力されている。演算増幅回路２２は、ＮＭＯＳトランジスタＱ２１と抵抗Ｒ２２との接続部の電圧が電圧ＶＲＥＦになるようにＮＭＯＳトランジスタＱ２１の動作を制御し、抵抗Ｒ２１とＮＭＯＳトランジスタＱ２１の接続部から基準電圧ＶＲ１が出力される。

図４は、図１の電圧生成回路５の回路例を示した図である。
図４において、電圧生成回路５は、演算増幅回路２５で構成されている。演算増幅回路２５において、非反転入力端には基準電圧ＶＲ１が入力され、反転入力端は出力端に接続されており、演算増幅回路２５の出力端から電圧ＶＮＡが出力される。

図５は、図１の電圧生成回路５の他の回路例を示した図である。
図５において、電圧生成回路５は、演算増幅回路３１、ＰＭＯＳトランジスタＱ３１及び抵抗Ｒ３１で構成されている。電源電圧ＶＤＤと接地電圧との間にはＰＭＯＳトランジスタＱ３１と抵抗Ｒ３１が直列に接続され、ＰＭＯＳトランジスタＱ３１のゲートは演算増幅回路３１の出力端に接続されている。演算増幅回路３１の反転入力端には基準電圧ＶＲ１が入力されており、ＰＭＯＳトランジスタＱ３１と抵抗Ｒ３１との接続部は演算増幅回路３１の非反転入力端に接続され、該接続部から電圧ＶＮＡが出力される。
図４及び図５の回路は、図３の回路よりも電流供給能力が大きい。

このように、本第１の実施の形態における定電流回路は、演算増幅回路４のＰＭＯＳトランジスタＱ１３にゲートとドレインを共通接続したＰＭＯＳトランジスタＱ２を設け、ＰＭＯＳトランジスタＱ２のソースに電源電圧ＶＤＤから所定の電圧ΔＶ３だけ低下させた電圧ＶＮＡを入力して、演算増幅回路４の応答が遅れている期間のみＰＭＯＳトランジスタＱ２からも電流を供給するようにした。このことから、演算増幅回路の精度面の性能を損ねることなく、応答速度を速くすることができる。

第２の実施の形態．
前記第１の実施の形態では、ドライバトランジスタＱ１にＰＭＯＳトランジスタを使用した場合を示したが、ドライバトランジスタＱ１にＮＭＯＳトランジスタを使用してもよくこのようにした場合を本発明の第２の実施の形態とする。
図６は、本発明の第２の実施の形態における定電流回路の回路例を示した図である。なお、図６では、図１と同じもの又は同様のものは同じ符号で示している。
図６において、定電流回路５１は、所定の定電流を生成して出力端子ＯＵＴから出力電流ＩＯＵＴとして出力する。定電流回路５１は、ＮＭＯＳトランジスタからなるドライバトランジスタＱ５１と、ドライバトランジスタＱ５１から出力される電流を検出するための電流検出回路５２と、所定の基準電圧ＶＲ１を生成して出力する基準電圧発生回路３と、増幅回路５４と、所定の電圧ＶＮＢを生成して出力する電圧生成回路５５と、ＮＭＯＳトランジスタＱ５２とを備えている。

また、電流検出回路５２は、出力電流検出用抵抗Ｒ５１とＮＭＯＳトランジスタからなる出力電流検出用トランジスタＱ５３の直列回路で構成され、増幅回路５４は、演算増幅回路６１、チャージポンプ回路６２及びＮＭＯＳトランジスタＱ６３で構成されている。なお、電流検出回路５２、基準電圧発生回路３、増幅回路５４、電圧生成回路５５及びＮＭＯＳトランジスタＱ５２は制御回路部をなす。また、演算増幅回路６１は差動増幅段を、チャージポンプ回路６２及びＮＭＯＳトランジスタＱ５２はソース接地増幅段をそれぞれなす。また、ＮＭＯＳトランジスタＱ５２は第１トランジスタを、チャージポンプ回路６２は定電流源を、ＮＭＯＳトランジスタＱ６３は出力トランジスタをそれぞれなす。

電源電圧ＶＤＤと出力端子ＯＵＴとの間には、ドライバトランジスタＱ５１が接続され、出力電流検出用抵抗Ｒ５１と出力電流検出用トランジスタＱ５３の直列回路がドライバトランジスタＱ５１と並列に接続されている。ドライバトランジスタＱ５１及び出力電流検出用トランジスタＱ５３の各ゲートは増幅回路５４の出力端にそれぞれ接続されている。また、出力電流検出用抵抗Ｒ５１と出力電流検出用トランジスタＱ５３との接続部が演算増幅回路６１の反転入力端に接続され、演算増幅回路６１の非反転入力端には基準電圧ＶＲ１が入力されている。

演算増幅回路６１の出力端は、ＮＭＯＳトランジスタＱ５２及びＱ６３の各ゲートにそれぞれ接続され、該接続部をＮ５１とする。チャージポンプ回路６２の出力端と接地電圧との間にＮＭＯＳトランジスタＱ６３が接続され、チャージポンプ回路６２とＮＭＯＳトランジスタＱ６３との接続部をＮ５２とする。接続部Ｎ５２は、増幅回路５４の出力端をなし、ドライバトランジスタＱ５１及び出力電流検出用トランジスタＱ５３の各ゲートに接続されている。チャージポンプ回路６２からは所定の定電流が出力され、チャージポンプ回路６２は定電流源をなしている。接続部Ｎ５２には、ＮＭＯＳトランジスタ５２のドレインが接続され、ＮＭＯＳトランジスタ５２のソースには電圧生成回路５５からの電圧ＶＮＢが入力されている。ＮＭＯＳトランジスタＱ５２とＱ６３は、しきい値電圧を決める注入工程のバラツキや、ゲートポリエッチング時におけるポリ幅（トランジスタ長）のバラツキ等のプロセス変動に対してマッチングの取れる素子であり、しきい値電圧及びトランジスタ長が同じになるように形成されている。

このような構成において、出力電流ＩＯＵＴの大部分はドライバトランジスタＱ５１から供給されており、出力電流検出用トランジスタＱ５３のゲートは、ドライバトランジスタＱ５１のゲートに接続されている。このことから、出力電流検出用トランジスタＱ５３は、ドライバトランジスタＱ５１から出力される電流に比例した電流を出力する。出力電流検出用トランジスタＱ５３に流れる電流は出力電流検出用抵抗Ｒ５１で電圧ＶＳＥＮＳに変換され、該電圧ＶＳＥＮＳが演算増幅回路６１の反転入力端に入力されている。

演算増幅回路６１は、電圧ＶＳＥＮＳが基準電圧ＶＲ１になるようにＮＭＯＳトランジスタＱ５２及びＱ６３の動作制御を行うことによって、ドライバトランジスタＱ５１及び出力電流検出用トランジスタＱ５３の動作制御を行い、出力端子ＯＵＴから所定の電流値の出力電流ＩＯＵＴが出力されるようにする。すなわち、定電流回路５１は、出力電流検出用抵抗Ｒ５１と出力電流検出用トランジスタＱ５３との接続部から得られる電圧ＶＳＥＮＳと基準電圧ＶＲ１とを比較した結果である増幅回路５４の出力信号をドライバトランジスタＱ５１のゲートにフィードバックする構成をなしている。

ここで、図７は、出力短絡時における図６の各部の波形例を示した図である。
図７において、時間ｔ１になるまではドライバトランジスタＱ５１がオンすると共に出力端子ＯＵＴがオープンになっており、出力電流ＩＯＵＴは０Ａに、増幅回路５４の出力電圧ＶＮ５２は８Ｖに、電圧ＶＮ５１は０Ｖにそれぞれなっている。時間ｔ１で、出力端子ＯＵＴが接地電圧に短絡され、このとき、出力電流ＩＯＵＴが最大になるのと同時に、電圧ＶＮ５１も最大値になる。電圧ＶＮ５１が最大値になることにより、ドライバトランジスタＱ５１から出力される電流は最大になる。

電圧ＶＮ５２が低下して出力電流ＩＯＵＴがある値まで減少する時間ｔ２時に、電圧ＶＳＥＮＳは基準電圧ＶＲ１と同じ電圧になり、出力電流ＩＯＵＴは２Ａで安定する。時間ｔ３で出力端子ＯＵＴの短絡が取り除かれ、出力電流ＩＯＵＴは減少し、電圧ＶＮ５２がチャージポンプ回路６２からの電流で決まる傾きで上昇する。ドライバトランジスタＱ５１のオン時に、チャージポンプ回路６２により一定の電流が供給された接続部Ｎ５２の電圧ＶＮ５２は、一定の傾きで上昇する。電源電圧ＶＤＤが５Ｖである場合には、電圧ＶＮ５２は、安定すれば例えば８Ｖになる。なお、図示していないが、電圧ＶＮ５２がある値（例えば８Ｖ）に達したことを検出してチャージポンプ回路６２の動作を停止させる回路が設けられている。

一方、電圧生成回路５５からＮＭＯＳトランジスタＱ５２のソースに入力される電圧ＶＮＢを、図７のように、ΔＶ５１よりも小さい値になるように設定し、時間ｔ１とｔ４との間、正確にはＶＮ５１＝（ΔＶ５１＋ΔＶ５２）である期間ではＮＭＯＳトランジスタＱ５２に電流が流れ、時間ｔ４とｔ３との間、すなわちＶＮ５１＝ΔＶ５１である期間は、ＮＭＯＳトランジスタＱ５２がオフして遮断状態になるようにする。このようにすることで、時間ｔ４とｔ３との間では、出力電流ＩＯＵＴに悪影響を与えることがなく出力電流ＩＯＵＴの制限値（図７では２Ａ）の精度が保たれる。またＶＮ５１＝（ΔＶ５１＋ΔＶ５２）である期間では、ＮＭＯＳトランジスタＱ５２を流れる電流によって電圧ＶＮ５２が高速に低下し、出力電流ＩＯＵＴが最大になる時間を短縮することができる。なお、図１のドライバトランジスタＱ１と図６のドライバトランジスタＱ５１のＤＣ特性が等価であれば、図７の電圧ＶＮＢの電圧ΔＶ５３は、図２の電圧ΔＶ３（＝５Ｖ−ＶＮＡ）と同一であるようにしてもよい。

図８は、図６の電圧生成回路５５の回路例を示した図である。
図８において、電圧生成回路５５は、演算増幅回路７１と、所定の基準電圧ＶＲ２を生成して出力する基準電圧発生回路７２とで構成されている。演算増幅回路７１において、非反転入力端には基準電圧ＶＲ２が入力され、反転入力端は出力端に接続されており、演算増幅回路７１の出力端から電圧ＶＮＢが出力される。

図９は、図６の電圧生成回路５５の他の回路例を示した図である。
図９において、電圧生成回路５５は、基準電圧発生回路７２と、演算増幅回路７５、ＮＭＯＳトランジスタＱ７１及び抵抗Ｒ７１で構成されている。電源電圧ＶＤＤと接地電圧との間には抵抗Ｒ７１とＮＭＯＳトランジスタＱ７１が直列に接続され、ＮＭＯＳトランジスタＱ７１のゲートは演算増幅回路７５の出力端に接続されている。演算増幅回路７５の反転入力端には基準電圧ＶＲ２が入力されており、抵抗Ｒ７１とＮＭＯＳトランジスタＱ７１との接続部は演算増幅回路７５の非反転入力端に接続され、該接続部から電圧ＶＮＢが出力される。
図８及び図９の回路は、図３の回路よりも電流供給能力が大きい。

図１０は、図９の基準電圧発生回路７２の回路例を示した図であり、図１０において、基準電圧発生回路７２は、基準電圧発生回路３を構成するバンドギャップ基準電圧発生回路２１から出力された電圧ＶＲＥＦと接地電圧との間に直列に接続された抵抗Ｒ７５及びＲ７６で構成されている。抵抗Ｒ７５とＲ７６との接続部から、電圧ＶＲＥＦを分圧して生成された基準電圧ＶＲ２が出力される。
なお、基準電圧発生回路３の回路例は、図３と同じであるのでその説明を省略する。

このように、本第２の実施の形態における定電流回路は、増幅回路５４のＮＭＯＳトランジスタＱ６３にゲートとドレインを共通接続したＮＭＯＳトランジスタＱ５２を設け、ＮＭＯＳトランジスタＱ５２のソースに所定の電圧ΔＶ５３の電圧ＶＮＢを入力して、増幅回路５４の応答が遅れている期間のみＮＭＯＳトランジスタＱ５２からも電流を供給するようにした。このことから、前記第１の実施の形態と同様の効果を得ることができる。

本発明の第１の実施の形態における定電流回路の回路例を示した図である。出力短絡時における図１の各部の波形例を示した図である。図１の基準電圧発生回路３の回路例を示した図である。図１の電圧生成回路５の回路例を示した図である。図１の電圧生成回路５の他の回路例を示した図である。本発明の第２の実施の形態における定電流回路の回路例を示した図である。出力短絡時における図６の各部の波形例を示した図である。図６の電圧生成回路５５の回路例を示した図である。図６の電圧生成回路５５の他の回路例を示した図である。図９の基準電圧発生回路７２の回路例を示した図である。従来の定電流回路の回路例を示した図である。出力短絡時における図１１の各部の波形例を示した図である。

符号の説明

１，５１定電流回路
２，５２電流検出回路
３基準電圧発生回路
４，６１演算増幅回路
５，５５電圧生成回路
５４増幅回路
６２チャージポンプ回路
Ｑ１，Ｑ５１ドライバトランジスタ
Ｑ２，Ｑ１３ＰＭＯＳトランジスタ
Ｑ３，Ｑ５３出力電流検出用トランジスタ
Ｑ１７，Ｑ５２，Ｑ６３ＮＭＯＳトランジスタ
Ｒ１，Ｒ５１出力電流検出用抵抗

Claims

所定の定電流を生成して出力端子から出力する定電流回路において、
ゲートに入力された制御信号に応じた電流を前記出力端子に出力する、ＰＭＯＳトランジスタからなるドライバトランジスタと、
該ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧が所定の基準電圧になるように前記ドライバトランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、
前記出力電流に応じた電圧と前記基準電圧が対応する入力端に入力された差動増幅段、並びに該差動増幅段の出力信号を増幅して前記ドライバトランジスタのゲートに出力する、ＰＭＯＳトランジスタからなる出力トランジスタ及び該出力トランジスタに定電流を供給する定電流源からなるソース接地増幅段で構成された増幅回路と、
ドレイン及びゲートが前記出力トランジスタのドレイン及びゲートに対応して接続されたＰＭＯＳトランジスタからなる第１トランジスタと、
前記出力トランジスタのソース電圧を所定の電圧だけ低下させて該第１トランジスタのソースに入力する電圧生成回路と、
を備えることを特徴とする定電流回路。
前記制御回路部は、
前記ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧を生成して出力する電流検出回路を備え、
前記電流検出回路は、前記ドライバトランジスタに並列に接続された、出力電流検出用抵抗と、ゲートが前記ドライバトランジスタのゲートに接続されたＰＭＯＳトランジスタからなる出力電流検出用トランジスタとの直列回路からなり、該出力電流検出用抵抗と出力電流検出用トランジスタとの接続部から前記出力電流に応じた電圧を出力することを特徴とする請求項１記載の定電流回路。
所定の定電流を生成して出力端子から出力する定電流回路において、
ゲートに入力された制御信号に応じた電流を前記出力端子に出力する、ＮＭＯＳトランジスタからなるドライバトランジスタと、
該ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧が所定の基準電圧になるように前記ドライバトランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、
前記出力電流に応じた電圧と前記基準電圧が対応する入力端に入力された差動増幅段、並びに該差動増幅段の出力信号を増幅して前記ドライバトランジスタのゲートに出力する、ＮＭＯＳトランジスタからなる出力トランジスタ及び該出力トランジスタに定電流を供給する定電流源からなるソース接地増幅段で構成された増幅回路と、
ドレイン及びゲートが前記出力トランジスタのドレイン及びゲートに対応して接続されたＮＭＯＳトランジスタからなる第１トランジスタと、
前記出力トランジスタのソース電圧を所定の電圧だけ上昇させて該第１トランジスタのソースに入力する電圧生成回路と、
を備えることを特徴とする定電流回路。
前記制御回路部は、
前記ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧を生成して出力する電流検出回路を備え、
前記電流検出回路は、前記ドライバトランジスタに並列に接続された、出力電流検出用抵抗と、ゲートが前記ドライバトランジスタのゲートに接続されたＮＭＯＳトランジスタからなる出力電流検出用トランジスタとの直列回路からなり、該出力電流検出用抵抗と出力電流検出用トランジスタとの接続部から前記出力電流に応じた電圧を出力することを特徴とする請求項３記載の定電流回路。
前記出力トランジスタ及び第１トランジスタは、しきい値電圧及びトランジスタ長がそれぞれ同じであることを特徴とする請求項１、２、３又は４記載の定電流回路。