JP4389681B2 - 定電圧電源回路 - Google Patents

Description

本発明は、直流電源により変動負荷要素を含む負荷回路に対して定電圧化された出力電圧を供給する定電圧電源回路に関し、とくに、負荷変動時の消費電流を増加させないように過渡応答特性を改善した定電圧電源回路に関する。

従来から、負荷回路へ基準電圧となる定電圧を出力するスイッチングレギュレータや、所定値に調整された電圧を出力するボルテージレギュレータが、例えば携帯端末機器などの携帯用電子機器の電源装置として広く使用されている。

図１３は、従来のレギュレータ回路の一例を示すブロック図である。
図１３のレギュレータ回路は、ＰＭＯＳ低ドロップアウト電圧レギュレータを構成するものであって、その制御回路として演算増幅器（ＯＴＡ：Operational Transconductance Amplifier）１１を備え、その反転入力端子は参照電圧Ｖｒｅｆが供給される参照電圧端子１２に接続され、その非反転入力端子は直列接続された抵抗素子Ｒ１と抵抗素子Ｒ２との接続点ノードに接続されている。これらの抵抗素子Ｒ１と抵抗素子Ｒ２の直列回路は、出力端子１３のゲインを設定するためのゲイン設定抵抗１４を構成している。

また、この演算増幅器１１の出力端子は、出力制御用トランジスタ回路を構成するＰチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor，以下、単にトランジスタという。）ＭＰ１のゲートに接続されている。トランジスタＭＰ１のソースは、バッテリなどの直流電源の電源電圧ＶＤＤに接続され、ドレインは出力端子１３に接続されるとともに、ゲイン設定抵抗１４を介して電源電圧ＶＳＳ（例えば接地電位）に接続されている。

出力端子１３には、定電圧化された出力電圧Ｖｏｕｔを安定化させる出力キャパシタ１５を介して電源電圧ＶＳＳに接続されている。負荷部ＬＯＡＤは、一端が出力端子１３と接続され、他端が電源電圧ＶＳＳに接続されている。出力キャパシタ１５は平滑コンデンサとも呼ばれるものであって、そこにはキャパシタＣｌｏａｄと直列抵抗成分としての等価直列抵抗ＥＳＲ１が含まれている。

演算増幅器１１は、ゲイン設定抵抗１４により分圧された出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとの差分に基づいて制御信号Ｓ１を生成し、トランジスタＭＰ１のゲート電圧を決定する。この演算増幅器１１は、伝達コンダクタンスｇｍの特性を有する。そして、出力端子１３における定電圧化された出力電圧Ｖｏｕｔが次式（１）に示す電圧となるように、制御信号Ｓ１を生成している。
Ｖｏｕｔ＝Ｖｒｅｆ×｛（Ｒ１＋Ｒ２）／Ｒ２｝ ……（１）
このようなレギュレータ回路では、その出力段にＰチャネルのトランジスタＭＰ１を用いているために、電源電圧ＶＤＤからわずかにドロップした電圧まで出力することができる。しかし、その伝達コンダクタンスｇｍが出力端子１３に接続された負荷部ＬＯＡＤの負荷変動に応じて変わるため、位相補償が困難である。また、とくに、携帯電話などの携帯用電子機器に適用されるレギュレータ回路では、その消費電流を低減するためにゲイン設定抵抗１４に高い抵抗値の抵抗が使用されることから、負荷部ＬＯＡＤの負荷値が急激、かつ大幅に変化した場合には過渡応答性が著しく悪化するという問題を生じる。

そこで、低電源電圧動作及び低消費電流が要求される携帯機器等に使用されるボルテージレギュレータとして、特許文献１に記載のものが提案されている。
図１４は、従来のボルテージレギュレータの一例を示す回路図である。

図１４において、ボルテージレギュレータ１０１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路部１０２と、所定の定電圧ＶＡを生成して出力する定電圧発生回路部１０３と、出力電圧Ｖｏｕｔの検出を行い該検出した出力電圧Ｖｏｕｔに応じた電圧ＶＦＢを生成して出力する検出回路部１０４と、基準電圧Ｖｒｅｆと該検出回路部１０４からの電圧ＶＦＢとの電圧比較を行って該比較結果を出力する差動増幅回路部１０５とを備えている。

また、ボルテージレギュレータ１０１は、差動増幅回路部１０５から出力された上記比較結果を示す電圧を増幅して出力する増幅回路部１０６と、増幅回路部１０６で増幅された信号に応じた電流を出力して出力電圧Ｖｏｕｔを一定にする出力回路部１０７とを備えている。さらに、ボルテージレギュレータ１０１は、出力回路部１０７から所定の電流ＩＡを出力させるための擬似負荷回路部１０８を備えている。

検出回路部１０４は、出力電圧Ｖｏｕｔと接地との間に接続された抵抗Ｒ１とＲ２との直列回路で構成されている。差動増幅回路部１０５は、カレントミラー回路を形成するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと言う。）ＱＰ１，ＱＰ２と、差動対をなすＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと言う。）ＱＮ１，ＱＮ２と、定電流源をなすＮＭＯＳトランジスタＱＮ３とで構成されている。

また、増幅回路部１０６は、ＰＭＯＳトランジスタＱＰ３と定電流源をなすＮＭＯＳトランジスタＱＮ４とで構成されている。さらに、出力回路部１０７は、ＰＭＯＳトランジスタＱＰ４で構成され、擬似負荷回路部１０８は、定電流源をなすＮＭＯＳトランジスタＱＮ５で構成されている。ＮＭＯＳトランジスタＱＮ３〜ＱＮ５の各ゲートには、定電圧発生回路部１０３からの所定の定電圧ＶＡがそれぞれ印加されている。

差動増幅回路部１０５において、ＰＭＯＳトランジスタＱＰ１のゲート及びドレイン並びにＰＭＯＳトランジスタＱＰ２のゲートはそれぞれ接続され、ＰＭＯＳトランジスタＱＰ１及びＱＰ２の各ソースはそれぞれ電源電圧ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＱＰ１のドレインは、ＮＭＯＳトランジスタＱＮ１のドレインに接続され、ＰＭＯＳトランジスタＱＰ２のドレインは、ＮＭＯＳトランジスタＱＮ２のドレインに接続されている。

ＮＭＯＳトランジスタＱＮ１のゲートには基準電圧発生回路部１０２からの基準電圧Ｖｒｅｆが入力されており、ＮＭＯＳトランジスタＱＮ２のゲートには、出力電圧Ｖｏｕｔを抵抗Ｒ１とＲ２で分圧して得られた電圧ＶＦＢが入力されている。さらに、ＮＭＯＳトランジスタＱＮ１及びＱＮ２の各ソースは接続され、当該接続部と接地との間にＮＭＯＳトランジスタＱＮ３が接続されている。ＮＭＯＳトランジスタＱＮ３のゲートには、定電圧発生回路部１０３からの定電圧ＶＡが印加されていることから、ＮＭＯＳトランジスタＱＮ３は、第１の定電流源として動作する。

つぎに、増幅回路部１０６において、電源電圧ＶＤＤと接地との間にＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ４が直列に接続されている。ＰＭＯＳトランジスタＱＰ３のゲートは、差動増幅回路部１０５におけるＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２との接続部に接続されている。ＮＭＯＳトランジスタＱＮ４のゲートには、定電圧発生回路部１０３からの定電圧ＶＡが印加されていることから、ＮＭＯＳトランジスタＱＮ４は、第２の定電流源として動作する。

一方、出力回路部１０７のＰＭＯＳトランジスタＱＰ４において、ゲートは、増幅回路部１０６のＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ４との接続部に接続され、ソースは、電源電圧ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＱＰ４のドレインと接地との間には、検出回路部１０４の抵抗Ｒ１とＲ２の直列回路及び擬似負荷回路部１０８のＮＭＯＳトランジスタＱＮ５が並列に接続されている。ＮＭＯＳトランジスタＱＮ５のゲートには、定電圧発生回路部１０３からの定電圧ＶＡが印加されていることから、ＮＭＯＳトランジスタＱＮ５は、第３の定電流源として動作する。また、ＰＭＯＳトランジスタＱＰ４のドレインがボルテージレギュレータ１の出力端をなし、当該ドレインと接地との間に負荷ＲＬが接続される。

差動増幅回路部１０５において、基準電圧Ｖｒｅｆと電圧ＶＦＢが釣り合っている状態から、何らかの原因で出力電圧Ｖｏｕｔが低下した場合、ＮＭＯＳトランジスタＱＮ２のドレイン電流は、ＮＭＯＳトランジスタＱＮ１のドレイン電流よりも低下する。このため、ＰＭＯＳトランジスタＱＰ３のゲート電圧は上昇しＰＭＯＳトランジスタＱＰ４のゲート電圧が低下してＰＭＯＳトランジスタＱＰ４の電流駆動能力が大きくなり、出力電圧Ｖｏｕｔを上昇させることができる。

つぎに、差動増幅回路部１０５において、基準電圧Ｖｒｅｆと分圧された電圧ＶＦＢが釣り合っている状態から、何らかの原因で出力電圧Ｖｏｕｔが上昇した場合、ＮＭＯＳトランジスタＱＮ２のドレイン電流は、ＮＭＯＳトランジスタＱＮ１のドレイン電流よりも増加する。このため、ＰＭＯＳトランジスタＱＰ３のゲート電圧は低下しＰＭＯＳトランジスタＱＰ４のゲート電圧が上昇してＰＭＯＳトランジスタＱＰ４の電流駆動能力が小さくなることにより、出力電圧Ｖｏｕｔを低下させることができる。このようにして、ボルテージレギュレータ１は、出力電圧Ｖｏｕｔを所定の電圧で一定にすることができる。

このような構成において、擬似負荷回路部１０８のＮＭＯＳトランジスタＱＮ５には、増幅回路部１０６のＮＭＯＳトランジスタＱＮ４と同じ特性のものを使用する。このようにすることにより、ＮＭＯＳトランジスタＱＮ４の電流駆動能力が製造上のばらつきによって大きくなった場合、連動して擬似負荷回路部１０８のＮＭＯＳトランジスタＱＮ５の電流駆動能力も大きくなる。ＮＭＯＳトランジスタＱＮ４とＱＮ５とのサイズ比は、ＰＭＯＳトランジスタＱＰ３及びＱＰ４の特性に応じて決めるようにする。

このように構成したボルテージレギュレータ１０１では、出力回路部１０７から所定の電流を流す擬似的な負荷をなす、第３の定電流源からなる擬似負荷回路部１０８を設け、第１の定電流源及び第２の定電流源を、制御信号入力端に所定の電圧が印加された同一特性のトランジスタでそれぞれ形成するようにしている。このことから、負荷ＲＬに流れる電流Ｉｏｕｔがゼロになる無負荷状態においても出力電圧Ｖｏｕｔを所定値で一定にでき、電源電圧ＶＤＤの値を低下させることができ、低電源電圧動作を必要とする機器に使用することができるものである（例えば、特許文献１参照）。
特開２００２−２６８７５８号公報（段落番号〔００１０〕〜〔００２０〕，図１）

上述したように、携帯用電子機器などでは、レギュレータ回路に変動負荷要素を含む負荷が接続され、それが一定負荷状態から、無負荷状態、あるいは低負荷状態に急激に変動する場合がある。そのような場合の放電期間は、出力容量と負荷電流の大きさだけで決まる。

図１５は、従来のレギュレータ回路において負荷が急激に変動した場合の負荷電流Ｉｌｏａｄと出力電圧Ｖｏｕｔの波形を示す図である。
時刻ｔ１で負荷部ＬＯＡＤにおいて負荷変動が生じると、負荷電流Ｉｌｏａｄはその最大負荷電流Ｉｍａｘから最小電流値Ｉｍｉｎ（０≦Ｉｍｉｎ＜Ｉｍａｘ）まで低減する。このとき、負荷変動直後の出力電圧Ｖｏｕｔの傾きは、次式（２）によって表される。

この式（２）により、低負荷時の負荷電流Ｉｍｉｎが大きく、またゲイン設定抵抗の値が小さいほど、変動直後に急峻に放電することがわかる。しかし、携帯用電子機器などでは、例えば図１４中の検出回路部１０４を構成するゲイン設定抵抗などは、その消費電流を低減するために、高い抵抗値のものが使用されている。したがって、とくに無負荷状態になった場合に、定常状態に落ち着くまでに非常に長い時間がかかってしまい、消費電流を十分に低減できないという問題があった。

ここで、上述した特許文献１において提案されているようなボルテージレギュレータは、過渡応答時に放電期間を短くできるが、単に出力端子にブリーダ抵抗と並列に第３の電流源を設けたに過ぎないものであって、無負荷時にも第３の定電流源には電流が流れ続けるという問題があった。したがって、低消費電流を必須の要件とする携帯電話等に使用されるレギュレータ回路としては適当なものではなかった。

本発明はこのような点に鑑みてなされたものであり、負荷変動時にも高速に安定した低電圧出力を得ることができる消費電力の少ない定電圧電源回路を提供することを目的とする。

本発明では上記課題を解決するために、直流電源により変動負荷要素を含む負荷回路に対して定電圧化された出力電圧を供給する定電圧電源回路が提供される。この定電圧電源回路は、前記負荷回路が接続される出力端子と、前記出力端子のゲインを設定するゲイン設定抵抗と、前記出力端子に前記直流電源から制御信号に応じた大きさで定電圧化された出力電圧を生成する出力制御用のトランジスタスイッチと、前記ゲイン設定抵抗によって分圧された出力電圧と参照電圧との差分信号に基づいて、前記制御信号を前記トランジスタスイッチへ出力する制御回路と、前記負荷回路での負荷変動に起因して前記差分信号、または前記差分信号に比例した大きさで生じる交流信号成分を検出するハイパスフィルタと、前記ハイパスフィルタの検出信号に所定の大きさの直流バイアスを加算して出力する加算器と、前記ゲイン設定抵抗と並列に接続され、前記加算器の出力信号によって前記ゲイン設定抵抗に流れる電流値を制御するスイッチング回路と、を備えたことを特徴とする。

このような定電圧電源回路では、負荷回路が急激に無負荷状態になると、制御回路からの制御信号に交流信号成分が発生し、ハイパスフィルタがこの交流信号成分を検出する。このとき、スイッチング回路は、交流信号成分の大きさに応じた最小限の電流を出力制御用のトランジスタスイッチに流すように、ゲイン設定抵抗に流れる電流値を制御する。これにより、無負荷状態への移行直後に出力制御用のトランジスタスイッチの出力電圧に現れるピーク電圧が、定常状態における基準電圧に戻るまでの時間が短縮される。

本発明の定電圧電源回路では、立ち上がり特性が高速で駆動能力に優れ、負荷変動などによる過渡特性が良好で、安定な電圧を発生でき、かつ消費電力の少ない電源回路を実現することができる。

最初に、本発明の定電圧電源回路（以下、レギュレータ回路という。）について、その原理的な構成と動作について説明する。
図１は、本発明のレギュレータ回路の原理的な構成を示すブロック図である。

図１のレギュレータ回路は、ＰＭＯＳ低ドロップアウト電圧レギュレータを構成するものであって、その制御回路として演算増幅器（ＯＴＡ）１１を備え、その反転入力端子は参照電圧Ｖｒｅｆが供給される参照電圧端子１２に接続され、その非反転入力端子は直列接続された抵抗素子Ｒ１と抵抗素子Ｒ２との接続点ノードに接続されている。これらの抵抗素子Ｒ１と抵抗素子Ｒ２の直列回路は、出力端子１３のゲインを設定するためのゲイン設定抵抗１４を構成している。

また、この演算増幅器１１の出力端子は、出力制御用トランジスタ回路を構成するＰチャネル型ＭＯＳＦＥＴ（以下、単にトランジスタという。）ＭＰ１のゲートに接続されている。トランジスタＭＰ１のソースは、バッテリなどの直流電源の電源電圧ＶＤＤに接続され、ドレインは出力端子１３に接続されるとともに、ゲイン設定抵抗１４を介して電源電圧ＶＳＳ（例えば接地電位）に接続されている。

出力端子１３には、定電圧化された出力電圧Ｖｏｕｔを安定化させる出力キャパシタ１５を介して電源電圧ＶＳＳに接続されている。負荷部ＬＯＡＤは、一端が出力端子１３と接続され、他端が電源電圧ＶＳＳに接続されている。出力キャパシタ１５は平滑コンデンサとも呼ばれるものであって、そこにはキャパシタＣｌｏａｄと直列抵抗成分としての等価直列抵抗ＥＳＲ１が含まれている。

さらに、このレギュレータ回路は、図１３に示した従来のレギュレータ回路に対して、負荷部ＬＯＡＤでの負荷変動に起因して制御信号Ｓ１に生じる交流信号成分を検出し、その大きさに応じてゲイン設定抵抗１４に流れる電流値を制御する電流制御回路１０を備えている点で異なっている。この電流制御回路１０は、制御信号Ｓ１に生じる交流信号成分に比例する信号を検出するハイパスフィルタ（ＨＰＦ）１６と、このハイパスフィルタ１６の検出信号に所定の大きさの直流バイアスを加算して出力するＤＣＡＣ信号加算器（以下、単に加算器１７という。）と、この加算器１７の出力信号によってゲイン設定抵抗１４に流れる電流値を制御するスイッチング回路１８とから構成されている。

ここで、スイッチング回路１８は、例えばＮチャネル型ＭＯＳＦＥＴ（以下、トランジスタＭＮ１という。）によって構成されている。また、ハイパスフィルタ１６は、演算増幅器１１の出力端子とトランジスタＭＰ１のゲートとの接続点（ノードＮｂ）に入力端子（ＩＮ）が接続され、演算増幅器１１で生成された制御信号Ｓ１に含まれている交流信号成分を検出している。このハイパスフィルタ１６の出力端子（ＯＵＴ）は、加算器１７の交流入力端子（ＡＣＩＮ）と接続され、加算器１７の直流入力端子（ＤＣＩＮ）は電源端子１９と接続されて、この電源端子１９から直流バイアス（Ｖｂａｉｓ）が印加されている。また、加算器１７の出力端子（ＯＵＴ）は、ノードＮａを介してトランジスタＭＮ１のゲートに接続されている。したがって、加算器１７には、ハイパスフィルタ１６を介してノードＮｂから制御信号Ｓ１の交流信号成分が供給され、この交流信号成分に直流バイアス（Ｖｂａｉｓ）が加算された信号が、トランジスタＭＮ１のゲート制御信号として供給されるように構成されている。

つぎに、このレギュレータ回路の基本的な制御動作について説明する。
レギュレータ回路では、負荷部ＬＯＡＤに対して前述した式（１）で示す出力電圧Ｖｏｕｔを安定して出力するように、出力制御用トランジスタ回路を構成するトランジスタＭＰ１のゲート電圧を演算増幅器１１によって制御している。ここで、出力端子１３に接続されている負荷部ＬＯＡＤは、その負荷変動によって、無負荷の状態から、規定された最大電流までの大きさで急激に変化するものとする。

加算器１７の出力信号によって決まるノードＮａの電圧Ｖｎａ、すなわちトランジスタＭＮ１のゲート電圧は、次式（３）で示される。
Ｖｎａ＝Ｖｎａｄｃ＋Ｖｎａａｃ ……（３）
ここで、ＶｎａｄｃはノードＮａのＤＣ電圧成分、ＶｎａａｃはノードＮａのＡＣ電圧成分である。

また、トランジスタＭＮ１のしきい値電圧をＶｔｈ１とすると、そこには次式（４）で示されるドレイン電流Ｉ１が流れる。
Ｉ１＝Ｋ×（Ｗ１／Ｌ１）×（Ｖｎａ−Ｖｔｈ１）^２ ……（４）
ここで、Ｋは固有の定数、Ｗ１とＬ１はそれぞれトランジスタＭＮ１のゲート幅とゲート長である。

いま、レギュレータ回路が定常状態で動作しているときには、ノードＮａでのＡＣ電圧成分Ｖｎａａｃはゼロである。したがって、負荷部ＬＯＡＤの大きさが一定であれば、そのドレイン電流Ｉ１は、次式（５）で示される大きさの電流値が流れることになる。
Ｉ１＝Ｋ×（Ｗ１／Ｌ１）×（Ｖｎａｄｃ−Ｖｔｈ１）^２ ……（５）
この式（５）では、ノードＮａのＤＣ電圧成分ＶｎａｄｃとトランジスタＭＮ１のしきい値電圧Ｖｔｈ１とが等しい大きさに設定されているとすれば、トランジスタＭＮ１のドレイン電流はゼロになることを示している。そこで、電源端子１９には直流バイアス（Ｖｂａｉｓ）としてトランジスタＭＮ１のしきい値電圧Ｖｔｈ１に相当する大きさの電圧が印加される。

つぎに、負荷部ＬＯＡＤが最大負荷で引かれている状態から無負荷の状態に変動する過渡状態におけるレギュレータ回路の動作について説明する。
図２は、最大負荷から無負荷状態に急激に変動した場合の負荷電流Ｉｌｏａｄと出力電圧Ｖｏｕｔの波形を示す図である。実線は、上述した図１のレギュレータ回路における信号波形であり、点線によって従来回路（図１２）における信号波形を示す。

時刻ｔ１で負荷部ＬＯＡＤにおいて負荷変動が生じると、負荷電流Ｉｌｏａｄはその最大負荷電流Ｉｍａｘから０（すなわち無負荷状態）まで低減する。このとき、負荷部ＬＯＡＤが接続されている出力端子１３の出力電圧Ｖｏｕｔには、次式（６）で示されるようなプラス側のピーク電圧（ΔＶ）が発生する。ここで、τ１はレギュレータ回路の時定数であって、主に演算増幅器１１の応答速度によって決まる値であって、また、Ｃｌｏａｄは出力キャパシタ１５の容量値を示す。
ΔＶ＝（τ１×Ｉｍａｘ）／Ｃｌｏａｄ ……（６）
従来のレギュレータ回路（図１３）では、出力電圧Ｖｏｕｔが定常状態になるまでに必要な時間Ｔ１は、次のように計算できる。すなわち、ピーク電圧（Ｖ０＋ΔＶ）がレギュレータ回路の定常状態における基準電圧（目標電圧）Ｖ０に戻るまでの時間Ｔ１は、キャパシタＣｌｏａｄの電荷がゲイン設定抵抗１４に流れる電流だけで放電されることから、次式（７）で示される大きさになる。
Ｔ１＝｛（Ｒ１＋Ｒ２）／Ｖｏｕｔ｝×（τ１×Ｉｍａｘ） ……（７）
この式（７）からわかるように、ゲイン設定抵抗１４の抵抗Ｒ１と抵抗Ｒ２が高抵抗値のものであれば、ΔＶがゼロになるまでの時間Ｔ１は非常に大きな値となってしまう。負荷部ＬＯＡＤが無負荷状態であれば、トランジスタＭＰ１のドレイン電流が０になるからである。

本発明のレギュレータ回路では、負荷部ＬＯＡＤが急激に無負荷状態になって、演算増幅器１１の制御信号Ｓ１が（ＶＤＤ−Ｖｇｓ１ｍａｘ）から電源電圧ＶＤＤまで、時間τ１の間に大きな傾きでステップ応答するとき、この制御信号Ｓ１の交流信号成分がハイパスフィルタ１６を通過して加算器１７へも入力されているために、トランジスタＭＮ１のゲート制御信号が変化する。これにより、出力端子１３からトランジスタＭＮ１のドレインに式（４）で決まる電流が放電されることになり、その結果、定常状態となるまでの時間Ｔ１を短縮することができる。

ここで、Ｖｇｓ１ｍａｘは、最大負荷時におけるトランジスタＭＰ１のゲート−ソース間の電圧値である。このとき、トランジスタＭＮ１のゲート電圧を規定するノードＮａの電圧Ｖｎａには、定常状態でのＤＣ電圧成分Ｖｎａｄｃから、次式（８）に示すような変化が生じている。
Ｖｎａ（ｔ）≒Ｖｎａｄｃ＋Ｖｇｓ１ｍａｘ×ｅ^{−（ｔ／τ２）} ……（８）
ここで、τ２は加算器１７の時定数である。また、式（４）と式（７）から、トランジスタＭＮ１のドレイン電流Ｉ１についての次式（９）が導かれる。
Ｉ１（ｔ）＝α×（Ｖｎａ（ｔ）−Ｖｔｈ１）^２ ……（９）
（ただし、α＝Ｋ×（Ｗ１／Ｌ１））
いま、式（６）で示されるピーク電圧ΔＶを式（９）のドレイン電流Ｉ１によって放電させるものとし、レギュレータ回路が定常状態になるまでにかかる時間（安定時間）をτ３とする。このとき、ピーク電圧ΔＶと出力キャパシタ１５のキャパシタＣｌｏａｄの容量値との間には、次式（１０）の関係が成り立つ。

ここでは、ゲイン設定抵抗１４（ブリーダ抵抗）が十分大きい抵抗値をもつものとして、この抵抗に流れる電流値は無視している。

ところで、この安定時間τ３は、加算器１７の時定数τ２との間で、以下の式（１１）の関係が絶対に成り立たないといけない。
τ２＜τ３ ……（１１）
図３は、上記条件を満たさない場合の過渡状態におけるノードＮｂの電圧Ｖｎｂと出力電圧Ｖｏｕｔとの波形を示す図である。

ここでは、式（１０）と式（１１）を満たすような回路定数Ｗ１，Ｌ１，Ｖｇｓ１ｍａｘを設定することにより、本発明のレギュレータ回路において、この図２に示すような特性で高速に応答させることが可能になる。

ただし、加算器１７の時定数τ２の値よりも安定時間τ３が小さいと、レギュレータ回路が定常状態になる前に出力電圧Ｖｏｕｔが定常状態に達してしまう。このとき、ゲイン設定抵抗１４の影響によってさらに出力電圧Ｖｏｕｔが低下して、演算増幅器１１がトランジスタＭＰ１にドレイン電流を流す方向に働いて、結果として図３に示すような発振が起こるおそれがある。

本発明のレギュレータ回路を用いる場合に、このような発振を防止すれば、最大負荷から無負荷あるいは低負荷へと負荷部ＬＯＡＤの変動が起こった場合でも、定常状態になるまでの放電時間を飛躍的に短縮することができる。また、負荷部ＬＯＡＤに最低負荷値が設定されていないものであっても、定常状態になるまでの安定時間τ３を短い時間に設定することができる。

したがって、本発明のレギュレータ回路では、無負荷時における追加の消費電流がほとんどゼロとなるような回路構成とすることが可能であるから、携帯電話等のアプリケーションに適用するうえで大きな利点がある。

また、後述する実施の形態６における説明から明らかなように、上記回路の構成を一部変更することによって、無負荷状態での過渡応答中に最大負荷への急激な変動が生じた場合にも、その過渡応答を改善できる。これにより、大きなマイナス側の電源変動を起こさないで、無負荷状態から最大負荷を引くことが可能である。これにより、極端な負荷変動を必要としているすべてのアプリケーションに対しても適用できる。

さらに、ほとんどの定電圧電源について、このレギュレータ回路を用いることができるだけでなく、その回路構成によっては通常の演算増幅回路における過渡状態についても効果がある。とくに、このレギュレータ回路は比較的簡単な構成でこれらの機能を実現できるため、集積回路（ＩＣ）上で作成する場合もレイアウト面積がそれほど増加しないという利点がある。

以下、本発明に係るいくつかの実施の形態について、図面を参照して説明する。
〔実施の形態１〕
図４は、本発明の実施の形態１に係るレギュレータ回路の構成を示すブロック図である。

この実施の形態１の電流制御回路１０は、ハイパスフィルタ１６として第１のコンデンサＣ０がノードＮｂとトランジスタＭＮ１のゲートの間に接続され、また、加算器１７として抵抗Ｒ３と第２のコンデンサＣ３が設けられている。抵抗Ｒ３は、一端が電源端子１９に、他端がトランジスタＭＮ１のゲートにそれぞれ接続され、また第２のコンデンサＣ３は、一端がトランジスタＭＮ１のゲートに、他端が電源電圧ＶＳＳに接続されている。ここで、第２のコンデンサＣ３にはトランジスタＭＮ１のゲート容量を含んでいるものとする。

ここでは、電流制御回路１０のノードＮａにおける電流について、次の関係式（１２）が成り立つ。ただし、Ｓはラプラス演算子を示す。

ここで、ノードＮｂの電圧Ｖｎｂは、トランジスタＭＰ１のゲート電圧を与えている。いま、この電圧Ｖｎｂを次式（１３）のステップ応答として近似する。
Ｖｎｂ（Ｓ）＝Ｖｇｓ１ｍａｘ／Ｓ ……（１３）
また、電源端子１９から供給されている直流バイアスＶｂｉａｓについては、所定の時定数τ４をもつ定電源電圧であると仮定すると、直流バイアスＶｂｉａｓは、その定常状態での大きさをＶｂｉａｓｄｃすれば、次式（１４）のように記述できる。

これらの式（１２），（１３），（１４）を整理して、ノードＮａの電圧Ｖｎａについて解くと、次式（１５）となる。

この式（１５）を逆ラプラス変換して時間波形に直すことにより、場合を分けてノードＮａの電圧Ｖｎａを求めると、以下のようになる。

（１）時定数τ４が（Ｃ０＋Ｃ３）×Ｒ３に等しい場合、次式（１６）が成立する。

この式（１６）からわかるように、ノードＮａの電圧Ｖｎａは発振しているから、時定数τ４をこのような値に設定してはいけない。

（２）時定数τ４が（Ｃ０＋Ｃ３）×Ｒ３に等しくない場合、次式（１７）が成立する。

ここで、τ４≪（Ｃ０＋Ｃ３）×Ｒ３であれば、この式（１７）の右辺第２項を無視できるため、さらに次式（１８）によって近似できる。

この式（１８）は、ノードＮａの電圧Ｖｎａについての式（８）と同じ形となっている。したがって、上述した実施の形態１のレギュレータ回路では、式（１７）と式（１８）のいずれか一方、および式（１０）と式（１１）を満たすように、各定数Ｌ１，Ｗ１，Ｖｂｉａｓｄｃ，Ｖｇｓ１ｍａｘ，Ｃ０，Ｃ３の大きさを適当に設定することによって、図２に示すような高速な応答波形を得ることができる。

〔実施の形態２〕
つぎに、実施の形態２のレギュレータ回路について説明する。
図５は、実施の形態２に係るレギュレータ回路の構成を示すブロック図である。

この実施の形態２の電流制御回路１０は、ハイパスフィルタ１６として第１のコンデンサＣ０がノードＮｂとトランジスタＭＮ１のゲートの間に接続され、また、加算器１７としてダイオードＤ１と抵抗Ｒ４と第２のコンデンサＣ３が設けられている。

この電流制御回路１０における回路動作の特徴は、直流バイアスＶｂｉａｓよりも高い電圧で交流信号成分がノードＮａに伝わったとき、ダイオードＤ１がハイインピーダンスとみなせることである。ここで、ノードＮａ，Ｎｂの電圧ＶｎａとＶｎｂの間には次式（１９）の関係が成り立つ。

これを解くと、次式（２０）が得られる。

この式（２０）は、ノードＮａの電圧Ｖｎａについての式（１８）と同じ形である。

しかも、この回路構成の場合には、ダイオードＤ１の働きによってノードＮａの電圧Ｖｎａは電源端子１９に印加されている直流バイアスＶｂｉａｓを下回ることがない。すなわち、負荷部ＬＯＡＤが無負荷状態から最大負荷に変化して、ノードＮｂから電流制御回路１０にマイナス側の交流信号成分を含む電圧Ｖｎｂが入力された場合でも、次式（２１）が常に成立する。
Ｖｎａ（ｔ）＝Ｖｂｉａｓｄｃ ……（２１）
このことは、実施の形態２のレギュレータ回路における電流制御回路１０の利点でもある。先の実施の形態１では、負荷部ＬＯＡＤで無負荷状態から最大負荷まで引かれた場合に、交流信号成分によってノードＮｂの電位変動はマイナス側に発生するから、それが定常状態に戻るまでに一定の時間がかかる。このとき、定常状態になるまえに無負荷への変動が起こってしまうと、上述した各式は成り立たなくなるため、電流制御回路１０が十分な効果を奏することができなくなる。これに対して実施の形態２では、負荷部ＬＯＡＤで増加方向に負荷変動が生じた場合にだけ直流バイアスＶｂｉａｓを加算することによって、ノードＮｂの電圧Ｖｎｂにマイナス側の変動が起こった場合であっても常に式（２１）で示す関係が成り立つものである。

〔実施の形態３〕
つぎに、実施の形態３のレギュレータ回路について説明する。
実施の形態３ではダイオードＤ１が必ずしも理想的な動作を行わない。すなわち、ダイオードＤ１のインピーダンス分だけ電圧ドロップが発生するため、現実にはノードＮａの電圧Ｖｎａが式（２０）とは異なる大きさで発生するからである。

図６は、実施の形態３に係るレギュレータ回路の構成を示すブロック図である。
この実施の形態３の電流制御回路１０は、ハイパスフィルタ１６として第１のコンデンサＣ０がノードＮｂとトランジスタＭＮ１のゲートの間に接続され、また、加算器１７が定電流源２０と２つのＮチャネル型ＭＯＳＦＥＴ（以下、トランジスタＭＮ２、ＭＮ３という。）と抵抗Ｒ４と第２のコンデンサＣ３から構成されている。

定電流源２０の入力およびトランジスタＭＮ３のドレインは、ともに電源電圧ＶＤＤに接続され、定電流源２０の出力は、トランジスタＭＮ２のドレインおよびトランジスタＭＮ３のゲートに接続されている。また、抵抗Ｒ４は第２のコンデンサＣ３と並列に接続され、ノードＮａ側の端子はトランジスタＭＮ２のゲートおよびトランジスタＭＮ３のソースに接続され、電源電圧ＶＳＳ側の端子はトランジスタＭＮ２のソースにも接続されている。

この実施の形態３では、ノードＮｂにプラス側に変動する交流信号成分が伝わった場合には、実施の形態２のものと同様にして、式（２０）の関係が成り立つ。しかも、ダイオードＤ１を使用していないことによって、ダイオードＤ１による電圧ドロップは発生しない。そのため、式（２０）に示す動作が精度よく実現でき、しかもマイナス側の変動が伝わった場合に、上述した式（２１）が常に成立する。

〔実施の形態４〕
つぎに、実施の形態４のレギュレータ回路について説明する。
図７は、実施の形態４に係るレギュレータ回路の構成を示すブロック図である。

この実施の形態４の電流制御回路１０では、実施の形態３において加算器１７を構成していた定電流源２０をＰチャネル型ＭＯＳＦＥＴ（以下、単にトランジスタＭＰ２という。）に置き換えて、出力制御用トランジスタ回路のトランジスタＭＰ１を流れる電流値に応じて、トランジスタＭＮ１のドレイン電流Ｉ１が増加するように構成している。このような電流制御回路１０によれば、直流バイアス（Ｖｂａｉｓ）の大きさが変動するため、ノードＮａの電圧Ｖｎａについての次式（２２）、または式（２３）のいずれかが成り立つようになる。ここで、τ５はこの実施の形態４の電流制御回路１０を構成する加算器１７の時定数である。
（１）０＜ｔ＜τ５のとき（ただし、βは電流比を示す）

（２）τ５＜ｔのとき
Ｖｎａ（ｔ）＝Ｖｔｈ１ ……（２３）
式（２２）で示すように、定常状態で流れていたドレイン電流値Ｉｏｕｔに応じて電圧Ｖｎａ（ｔ）が大きくなるため、無負荷時での電流を全く流さずに実施の形態３と同様の効果を得ることができる。したがって、このレギュレータ回路は携帯電話用途などの低消費電流が要求されるものに利用するとき、さらに有効なものとなる。

〔実施の形態５〕
つぎに、実施の形態５のレギュレータ回路について説明する。
ここまでに説明した実施の形態では、いずれも演算増幅器１１から出力される制御信号Ｓ１の交流信号成分を検出して、加算器１７で直流バイアス（Ｖｂａｉｓ）と足し合わせていたが、もし、演算増幅器１１の内部ノードに制御信号Ｓ１と同じ方向へ変動をするノードの電位があれば、そのノードの電位から交流信号成分を検出するように電流制御回路１０を構成することができる。

図８は、実施の形態５に係るレギュレータ回路の構成を示すブロック図である。図１と重複する部分に対応する参照符号を付けて、詳細な説明を省略する。
ここでは、分圧された出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとの差分信号を演算する演算増幅器１１の内部ノードＮｃから、電流制御回路１０が負荷部ＬＯＡＤでの急激かつ大幅な負荷変動をモニタして、この交流信号成分のみを検出している。そのため、レギュレータ回路の定常的な消費電流を増加させないで、負荷応答の高速化を実現できるという利点がある。

〔実施の形態６〕
つぎに、実施の形態６のレギュレータ回路について説明する。
これまでの実施の形態における説明は、いずれの電流制御回路１０も負荷応答が最大負荷から無負荷へ変動が生じた場合に、その過渡応答を高速化するためのものとして構成されていた。ところが、負荷部ＬＯＡＤでの負荷変動には、過渡応答中の無負荷時から最大負荷を引く場合もあって、その高速化も同様に要求される。

図９と図１０は、いずれも負荷電流Ｉｌｏａｄと出力電圧Ｖｏｕｔとの波形を示す図である。図９では、定常状態から時刻ｔ６において、負荷部ＬＯＡＤで負荷変動が生じて、無負荷の状態から最大負荷で引く状態に変動したときの電圧変動を示しており、図１０では、負荷応答中に最大負荷が引かれた場合の電圧変動を示している。

これらの図によれば、定常状態になるまえに最大負荷によって出力端子１３の電圧が低下するときは、それが基準電圧に復帰するまでに通常の応答時間以上に長い時間を要し、マイナス側に大きな負のピーク電圧が発生することがわかる。

図１１は、本発明のレギュレータ回路の変形例を示すブロック図である。
ここでは、電流制御回路３０は、トランジスタＭＰ１のゲートと直流電源の電源電圧ＶＳＳとにそれぞれドレインとソースが接続されたトランジスタＭＮ４がスイッチング回路３１として設けられ、ノードＮｄをこのトランジスタＭＮ４のゲートと接続して、ノードＮｄの電位Ｖｎｄによってスイッチング制御している。この電流制御回路３０の他の構成は、例えば図８に示す実施の形態５のものと同じであり、演算増幅器１１の内部ノードＮｃの電位を検出して、出力制御用トランジスタ回路を構成するトランジスタＭＰ１のゲート電圧を制御している。ただし、内部ノードＮｃの極性は、図８の場合とは逆になる。

このとき、無負荷時から最大負荷を引く場合には、内部ノードＮｃはプラス側に変動する。そこで、ノードＮｄにおける電圧Ｖｎｄについては、前述した各式（８）、（９）と同様に、加算器１７の出力信号によって規定され、次式（２４）、（２５）の関係が成り立つ。ここで、Ｖｇｓ４ｍａｘは、負荷部ＬＯＡＤが最大負荷時におけるトランジスタＭＮ４のゲート−ソース間の電圧値、Ｉｏｕｔ４はトランジスタＭＮ４に流れるドレイン電流、τ２は加算器１７の時定数である。
Ｖｎｄ（ｔ）＝Ｖｂｉａｓｄｃ＋Ｖｇｓ４ｍａｘ×ｅ^{−ｔ／τ２} ……（２４）
Ｉｏｕｔ４（ｔ）＝α×（Ｖｎｄ（ｔ）−Ｖｔｈ１）^２ ……（２５）
図１２には、負荷電流Ｉｌｏａｄと出力電圧Ｖｏｕｔとの波形図を示している。実線は、上述した図１１のレギュレータ回路における動作波形であり、破線によって従来回路（図１３）の場合の波形を示す。

ここでは、負荷部ＬＯＡＤへのピーク電圧ΔＶをトランジスタＭＮ４に流れるドレイン電流Ｉ１によって放電させるものとし、このトランジスタＭＮ４のゲート−ソース間の電圧値Ｖｇｓ１をＶｔｈ１分だけ変動させるのに必要な時間（安定時間）をτ６とする。

このとき、トランジスタＭＰ１のピーク電圧ΔＶｇｓ１とゲート容量Ｃｇｓ１との間には、次式（２６）の関係が成り立つ。

実施の形態６のレギュレータ回路では、トランジスタＭＰ１のしきい値電圧Ｖｔｈ１分だけを放電させればよい。すなわち、ΔＶｇｓ１＝Ｖｔｈ１であって、しかもできるだけ安定時間τ６が短くなるような回路定数を設定する。このとき、負荷電流Ｉｌｏａｄと出力電圧Ｖｏｕｔの各波形は、図１３に示すようになって、応答速度が向上していることがわかる。

ただし、安定時間τ６は、加算器１７の時定数τ２との間で、式（１１）の関係、すなわちτ２＜τ６が絶対に成り立たないといけない。
以上のレギュレータ回路では、出力制御用トランジスタ回路としてＰチャネル型ＭＯＳＦＥＴを用いるものについて説明したが、Ｎチャネル型ＭＯＳＦＥＴによる通常のレギュレータ回路についても本発明を適用できることはいうまでもない。

本発明のレギュレータ回路の原理的な構成を示すブロック図である。 図１の回路において回路定数が適切に設定された場合の電圧波形を示す図である。 図１の回路において回路定数が適切に設定されなかった場合の電圧波形を示す図である。 本発明の実施の形態１に係るレギュレータ回路の構成を示すブロック図である。 実施の形態２に係るレギュレータ回路の構成を示すブロック図である。 実施の形態３に係るレギュレータ回路の構成を示すブロック図である。 実施の形態４に係るレギュレータ回路の構成を示すブロック図である。 実施の形態５に係るレギュレータ回路の構成を示すブロック図である。 従来の負荷電流Ｉｌｏａｄと出力電圧Ｖｏｕｔとの波形を示す図である。 従来の負荷電流Ｉｌｏａｄと出力電圧Ｖｏｕｔとの波形を示す図である。 実施の形態６に係るレギュレータ回路の原理的な構成を示すブロック図である。 図１１における負荷電流Ｉｌｏａｄと出力電圧Ｖｏｕｔとの波形を示す図である。 従来のレギュレータ回路の一例を示すブロック図である。 従来のボルテージレギュレータの一例を示す回路図である。 従来回路において負荷が急激に変動した場合の負荷電流Ｉｌｏａｄと出力電圧Ｖｏｕｔの波形を示す図である。

符号の説明

１０……電流制御回路、１１……演算増幅器（ＯＴＡ）、１２……参照電圧端子、１３……出力端子、１４……ゲイン設定抵抗、１５……出力キャパシタ、１６……ハイパスフィルタ（ＨＰＦ）、１７……加算器（ＤＣＡＣ信号加算器）、１８……スイッチング回路、１９……電源端子、ＬＯＡＤ……負荷部、Ｓ１……制御信号、ＭＮ１〜ＭＮ４……Ｎチャネル型ＭＯＳＦＥＴ（トランジスタ）、ＭＰ１，ＭＰ２……Ｐチャネル型ＭＯＳＦＥＴ（トランジスタ）、Ｎａ〜Ｎｄ……ノード、ＶＤＤ，ＶＳＳ……直流電源の電源電圧、Ｃｌｏａｄ……キャパシタ、ＥＳＲ１……等価直列抵抗

Claims (7)

1. 直流電源により変動負荷要素を含む負荷回路に対して定電圧化された出力電圧を供給する定電圧電源回路において、
   前記負荷回路が接続される出力端子と、
   前記出力端子のゲインを設定するゲイン設定抵抗と、
   前記出力端子に前記直流電源から制御信号に応じた大きさで定電圧化された出力電圧を生成する出力制御用のトランジスタスイッチと、
   前記ゲイン設定抵抗によって分圧された出力電圧と参照電圧との差分信号に基づいて、前記制御信号を前記トランジスタスイッチへ出力する制御回路と、
   前記負荷回路での負荷変動に起因して前記差分信号、または前記差分信号に比例した大きさで生じる交流信号成分を検出するハイパスフィルタと、
   前記ハイパスフィルタの検出信号に所定の大きさの直流バイアスを加算して出力する加算器と、
   前記ゲイン設定抵抗と並列に接続され、前記加算器の出力信号によって前記ゲイン設定抵抗に流れる電流値を制御するスイッチング回路と、
   を備えたことを特徴とする定電圧電源回路。
2. 前記トランジスタスイッチは、前記直流電源と前記出力端子にそれぞれソースとドレインが接続され、前記制御信号がゲートに供給されているＰチャネル型ＭＯＳＦＥＴからなることを特徴とする請求項１記載の定電圧電源回路。
3. 前記ハイパスフィルタは、前記Ｐチャネル型ＭＯＳＦＥＴのゲートの制御信号に基づいて前記交流信号成分を検出することを特徴とする請求項２記載の定電圧電源回路。
4. 前記スイッチング回路は、Ｎチャネル型ＭＯＳＦＥＴからなることを特徴とする請求項１記載の定電圧電源回路。
5. 前記加算器は、前記負荷回路で増加方向に負荷変動が生じた場合にのみ、前記直流バイアスを加算することを特徴とする請求項１記載の定電圧電源回路。
6. 前記加算器において、前記トランジスタスイッチに流れる電流値に比例する大きさで前記直流バイアスを設定したことを特徴とする請求項１記載の定電圧電源回路。
7. 前記スイッチング回路は、前記トランジスタスイッチのゲートと接地電圧との間に接続され、前記交流信号成分の大きさに基づいて前記ゲイン設定抵抗に流れる電流値を制御するようにしたことを特徴とする請求項１記載の定電圧電源回路。

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