JP4389681B2 - 定電圧電源回路 - Google Patents
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Description
図13のレギュレータ回路は、PMOS低ドロップアウト電圧レギュレータを構成するものであって、その制御回路として演算増幅器(OTA:Operational Transconductance Amplifier)11を備え、その反転入力端子は参照電圧Vrefが供給される参照電圧端子12に接続され、その非反転入力端子は直列接続された抵抗素子R1と抵抗素子R2との接続点ノードに接続されている。これらの抵抗素子R1と抵抗素子R2の直列回路は、出力端子13のゲインを設定するためのゲイン設定抵抗14を構成している。
Vout=Vref×{(R1+R2)/R2} ……(1)
このようなレギュレータ回路では、その出力段にPチャネルのトランジスタMP1を用いているために、電源電圧VDDからわずかにドロップした電圧まで出力することができる。しかし、その伝達コンダクタンスgmが出力端子13に接続された負荷部LOADの負荷変動に応じて変わるため、位相補償が困難である。また、とくに、携帯電話などの携帯用電子機器に適用されるレギュレータ回路では、その消費電流を低減するためにゲイン設定抵抗14に高い抵抗値の抵抗が使用されることから、負荷部LOADの負荷値が急激、かつ大幅に変化した場合には過渡応答性が著しく悪化するという問題を生じる。
図14は、従来のボルテージレギュレータの一例を示す回路図である。
時刻t1で負荷部LOADにおいて負荷変動が生じると、負荷電流Iloadはその最大負荷電流Imaxから最小電流値Imin(0≦Imin<Imax)まで低減する。このとき、負荷変動直後の出力電圧Voutの傾きは、次式(2)によって表される。
図1は、本発明のレギュレータ回路の原理的な構成を示すブロック図である。
レギュレータ回路では、負荷部LOADに対して前述した式(1)で示す出力電圧Voutを安定して出力するように、出力制御用トランジスタ回路を構成するトランジスタMP1のゲート電圧を演算増幅器11によって制御している。ここで、出力端子13に接続されている負荷部LOADは、その負荷変動によって、無負荷の状態から、規定された最大電流までの大きさで急激に変化するものとする。
Vna=Vnadc+Vnaac ……(3)
ここで、VnadcはノードNaのDC電圧成分、VnaacはノードNaのAC電圧成分である。
I1=K×(W1/L1)×(Vna−Vth1)2 ……(4)
ここで、Kは固有の定数、W1とL1はそれぞれトランジスタMN1のゲート幅とゲート長である。
I1=K×(W1/L1)×(Vnadc−Vth1)2 ……(5)
この式(5)では、ノードNaのDC電圧成分VnadcとトランジスタMN1のしきい値電圧Vth1とが等しい大きさに設定されているとすれば、トランジスタMN1のドレイン電流はゼロになることを示している。そこで、電源端子19には直流バイアス(Vbais)としてトランジスタMN1のしきい値電圧Vth1に相当する大きさの電圧が印加される。
図2は、最大負荷から無負荷状態に急激に変動した場合の負荷電流Iloadと出力電圧Voutの波形を示す図である。実線は、上述した図1のレギュレータ回路における信号波形であり、点線によって従来回路(図12)における信号波形を示す。
ΔV=(τ1×Imax)/Cload ……(6)
従来のレギュレータ回路(図13)では、出力電圧Voutが定常状態になるまでに必要な時間T1は、次のように計算できる。すなわち、ピーク電圧(V0+ΔV)がレギュレータ回路の定常状態における基準電圧(目標電圧)V0に戻るまでの時間T1は、キャパシタCloadの電荷がゲイン設定抵抗14に流れる電流だけで放電されることから、次式(7)で示される大きさになる。
T1={(R1+R2)/Vout}×(τ1×Imax) ……(7)
この式(7)からわかるように、ゲイン設定抵抗14の抵抗R1と抵抗R2が高抵抗値のものであれば、ΔVがゼロになるまでの時間T1は非常に大きな値となってしまう。負荷部LOADが無負荷状態であれば、トランジスタMP1のドレイン電流が0になるからである。
Vna(t)≒Vnadc+Vgs1max×e−(t/τ2) ……(8)
ここで、τ2は加算器17の時定数である。また、式(4)と式(7)から、トランジスタMN1のドレイン電流I1についての次式(9)が導かれる。
I1(t)=α×(Vna(t)−Vth1)2 ……(9)
(ただし、α=K×(W1/L1))
いま、式(6)で示されるピーク電圧ΔVを式(9)のドレイン電流I1によって放電させるものとし、レギュレータ回路が定常状態になるまでにかかる時間(安定時間)をτ3とする。このとき、ピーク電圧ΔVと出力キャパシタ15のキャパシタCloadの容量値との間には、次式(10)の関係が成り立つ。
τ2<τ3 ……(11)
図3は、上記条件を満たさない場合の過渡状態におけるノードNbの電圧Vnbと出力電圧Voutとの波形を示す図である。
〔実施の形態1〕
図4は、本発明の実施の形態1に係るレギュレータ回路の構成を示すブロック図である。
Vnb(S)=Vgs1max/S ……(13)
また、電源端子19から供給されている直流バイアスVbiasについては、所定の時定数τ4をもつ定電源電圧であると仮定すると、直流バイアスVbiasは、その定常状態での大きさをVbiasdcすれば、次式(14)のように記述できる。
つぎに、実施の形態2のレギュレータ回路について説明する。
図5は、実施の形態2に係るレギュレータ回路の構成を示すブロック図である。
Vna(t)=Vbiasdc ……(21)
このことは、実施の形態2のレギュレータ回路における電流制御回路10の利点でもある。先の実施の形態1では、負荷部LOADで無負荷状態から最大負荷まで引かれた場合に、交流信号成分によってノードNbの電位変動はマイナス側に発生するから、それが定常状態に戻るまでに一定の時間がかかる。このとき、定常状態になるまえに無負荷への変動が起こってしまうと、上述した各式は成り立たなくなるため、電流制御回路10が十分な効果を奏することができなくなる。これに対して実施の形態2では、負荷部LOADで増加方向に負荷変動が生じた場合にだけ直流バイアスVbiasを加算することによって、ノードNbの電圧Vnbにマイナス側の変動が起こった場合であっても常に式(21)で示す関係が成り立つものである。
つぎに、実施の形態3のレギュレータ回路について説明する。
実施の形態3ではダイオードD1が必ずしも理想的な動作を行わない。すなわち、ダイオードD1のインピーダンス分だけ電圧ドロップが発生するため、現実にはノードNaの電圧Vnaが式(20)とは異なる大きさで発生するからである。
この実施の形態3の電流制御回路10は、ハイパスフィルタ16として第1のコンデンサC0がノードNbとトランジスタMN1のゲートの間に接続され、また、加算器17が定電流源20と2つのNチャネル型MOSFET(以下、トランジスタMN2、MN3という。)と抵抗R4と第2のコンデンサC3から構成されている。
つぎに、実施の形態4のレギュレータ回路について説明する。
図7は、実施の形態4に係るレギュレータ回路の構成を示すブロック図である。
(1)0<t<τ5のとき(ただし、βは電流比を示す)
Vna(t)=Vth1 ……(23)
式(22)で示すように、定常状態で流れていたドレイン電流値Ioutに応じて電圧Vna(t)が大きくなるため、無負荷時での電流を全く流さずに実施の形態3と同様の効果を得ることができる。したがって、このレギュレータ回路は携帯電話用途などの低消費電流が要求されるものに利用するとき、さらに有効なものとなる。
つぎに、実施の形態5のレギュレータ回路について説明する。
ここまでに説明した実施の形態では、いずれも演算増幅器11から出力される制御信号S1の交流信号成分を検出して、加算器17で直流バイアス(Vbais)と足し合わせていたが、もし、演算増幅器11の内部ノードに制御信号S1と同じ方向へ変動をするノードの電位があれば、そのノードの電位から交流信号成分を検出するように電流制御回路10を構成することができる。
ここでは、分圧された出力電圧Voutと参照電圧Vrefとの差分信号を演算する演算増幅器11の内部ノードNcから、電流制御回路10が負荷部LOADでの急激かつ大幅な負荷変動をモニタして、この交流信号成分のみを検出している。そのため、レギュレータ回路の定常的な消費電流を増加させないで、負荷応答の高速化を実現できるという利点がある。
つぎに、実施の形態6のレギュレータ回路について説明する。
これまでの実施の形態における説明は、いずれの電流制御回路10も負荷応答が最大負荷から無負荷へ変動が生じた場合に、その過渡応答を高速化するためのものとして構成されていた。ところが、負荷部LOADでの負荷変動には、過渡応答中の無負荷時から最大負荷を引く場合もあって、その高速化も同様に要求される。
ここでは、電流制御回路30は、トランジスタMP1のゲートと直流電源の電源電圧VSSとにそれぞれドレインとソースが接続されたトランジスタMN4がスイッチング回路31として設けられ、ノードNdをこのトランジスタMN4のゲートと接続して、ノードNdの電位Vndによってスイッチング制御している。この電流制御回路30の他の構成は、例えば図8に示す実施の形態5のものと同じであり、演算増幅器11の内部ノードNcの電位を検出して、出力制御用トランジスタ回路を構成するトランジスタMP1のゲート電圧を制御している。ただし、内部ノードNcの極性は、図8の場合とは逆になる。
Vnd(t)=Vbiasdc+Vgs4max×e−t/τ2 ……(24)
Iout4(t)=α×(Vnd(t)−Vth1)2 ……(25)
図12には、負荷電流Iloadと出力電圧Voutとの波形図を示している。実線は、上述した図11のレギュレータ回路における動作波形であり、破線によって従来回路(図13)の場合の波形を示す。
以上のレギュレータ回路では、出力制御用トランジスタ回路としてPチャネル型MOSFETを用いるものについて説明したが、Nチャネル型MOSFETによる通常のレギュレータ回路についても本発明を適用できることはいうまでもない。
Claims (7)
- 直流電源により変動負荷要素を含む負荷回路に対して定電圧化された出力電圧を供給する定電圧電源回路において、
前記負荷回路が接続される出力端子と、
前記出力端子のゲインを設定するゲイン設定抵抗と、
前記出力端子に前記直流電源から制御信号に応じた大きさで定電圧化された出力電圧を生成する出力制御用のトランジスタスイッチと、
前記ゲイン設定抵抗によって分圧された出力電圧と参照電圧との差分信号に基づいて、前記制御信号を前記トランジスタスイッチへ出力する制御回路と、
前記負荷回路での負荷変動に起因して前記差分信号、または前記差分信号に比例した大きさで生じる交流信号成分を検出するハイパスフィルタと、
前記ハイパスフィルタの検出信号に所定の大きさの直流バイアスを加算して出力する加算器と、
前記ゲイン設定抵抗と並列に接続され、前記加算器の出力信号によって前記ゲイン設定抵抗に流れる電流値を制御するスイッチング回路と、
を備えたことを特徴とする定電圧電源回路。 - 前記トランジスタスイッチは、前記直流電源と前記出力端子にそれぞれソースとドレインが接続され、前記制御信号がゲートに供給されているPチャネル型MOSFETからなることを特徴とする請求項1記載の定電圧電源回路。
- 前記ハイパスフィルタは、前記Pチャネル型MOSFETのゲートの制御信号に基づいて前記交流信号成分を検出することを特徴とする請求項2記載の定電圧電源回路。
- 前記スイッチング回路は、Nチャネル型MOSFETからなることを特徴とする請求項1記載の定電圧電源回路。
- 前記加算器は、前記負荷回路で増加方向に負荷変動が生じた場合にのみ、前記直流バイアスを加算することを特徴とする請求項1記載の定電圧電源回路。
- 前記加算器において、前記トランジスタスイッチに流れる電流値に比例する大きさで前記直流バイアスを設定したことを特徴とする請求項1記載の定電圧電源回路。
- 前記スイッチング回路は、前記トランジスタスイッチのゲートと接地電圧との間に接続され、前記交流信号成分の大きさに基づいて前記ゲイン設定抵抗に流れる電流値を制御するようにしたことを特徴とする請求項1記載の定電圧電源回路。
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