JP2005258644A - 定電圧電源回路 - Google Patents
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Abstract
【課題】電源電圧や負荷の変動があった場合であっても安定した電圧を供給できる定電圧電源回路を提供する。
【解決手段】入力された制御信号および電源電圧に応じた電圧を出力する出力用トランジスタＭＰ１と、出力用トランジスタＭＰ１による出力電圧と参照電圧との差に基づいて制御信号を出力するＯＴＡと、出力用トランジスタＭＰ１とＯＴＡとの間のノードｎａと、電源電圧ＶＤＤとの間に、直列接続された位相補償用のためのキャパシタＣｃ１および抵抗素子ＲＶとを有し、抵抗素子ＲＶは、当該抵抗素子の抵抗値、トランジスタＭＰ１の伝達コンダクタンスｇｍ、および位相補償用キャパシタＣｃ１のキャパシタンスにより規定される位相特性のゼロ点を消去するように、当該抵抗素子ＲＶの抵抗値が設定されている。
【選択図】図６
【解決手段】入力された制御信号および電源電圧に応じた電圧を出力する出力用トランジスタＭＰ１と、出力用トランジスタＭＰ１による出力電圧と参照電圧との差に基づいて制御信号を出力するＯＴＡと、出力用トランジスタＭＰ１とＯＴＡとの間のノードｎａと、電源電圧ＶＤＤとの間に、直列接続された位相補償用のためのキャパシタＣｃ１および抵抗素子ＲＶとを有し、抵抗素子ＲＶは、当該抵抗素子の抵抗値、トランジスタＭＰ１の伝達コンダクタンスｇｍ、および位相補償用キャパシタＣｃ１のキャパシタンスにより規定される位相特性のゼロ点を消去するように、当該抵抗素子ＲＶの抵抗値が設定されている。
【選択図】図６
Description
本発明は、例えば、電源電圧や負荷の変動があった場合でも安定した電圧を供給する定電圧電源回路に関する。
近年、例えば携帯型端末装置等の回路の小型化、高性能化により、電源回路にも小型化、高性能化が求められている。例えば、安定した電圧を供給する定電圧電源回路が知られている。
定電圧電源回路、例えば、低ドロップアウトレギュレータ回路は、一般的に出力段にＰ型ＭＯＳＦＥＴ（Metal oxide semiconductor field effect transistor、単にトランジスタとも言う）が用いられ、電源電圧からわずかにドロップした電圧まで出力できる。
図１は、定電圧電源回路に係る第１具体例を示す回路図である。
定電圧電源回路１ｇは、例えば図１に示すように、演算増幅回路としてのＯＴＡ（Operational trans conductance amp）、出力制御用のＰ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＰ１、分圧回路１２、および出力キャパシタ（平滑キャパシタとも言う）Ｃを有する。
定電圧電源回路１ｇは、例えば図１に示すように、演算増幅回路としてのＯＴＡ（Operational trans conductance amp）、出力制御用のＰ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＰ１、分圧回路１２、および出力キャパシタ（平滑キャパシタとも言う）Ｃを有する。
出力制御用トランジスタＭＰ１は、ゲートに入力された制御信号ＳOTA に応じた出力電圧を供給する。
また、トランジスタＭＰ１は、例えば負荷部ＬＯＡＤの負荷値に応じて伝達コンダクタンスｇｍ１（Ｇｍ１）が変化する特性を有する。
また、トランジスタＭＰ１の伝達コンダクタンスｇｍ１は、内部電流に応じて変動する特性を有する。
分圧回路１２は、例えば抵抗素子Ｒ１，Ｒ２を有し，トランジスタＭＰ１の出力電圧を検出する。
また、トランジスタＭＰ１は、例えば負荷部ＬＯＡＤの負荷値に応じて伝達コンダクタンスｇｍ１（Ｇｍ１）が変化する特性を有する。
また、トランジスタＭＰ１の伝達コンダクタンスｇｍ１は、内部電流に応じて変動する特性を有する。
分圧回路１２は、例えば抵抗素子Ｒ１，Ｒ２を有し，トランジスタＭＰ１の出力電圧を検出する。
ＯＴＡの反転入力端子は、参照電圧Ｖｒｅｆが供給される参照電圧端子Ｔｒｅｆに接続され、ＯＴＡの非反転入力端子は直列接続された抵抗素子Ｒ１と抵抗素子Ｒ２間のノードｎ１２に接続され、ＯＴＡの出力端子はトランジスタＭＰ１のゲートに接続されている。
トランジスタＭＰ１のソースは電源電圧ＶＤＤに接続され、ドレインはノードｎｂおよび直列接続された抵抗素子Ｒ１，Ｒ２を介して基準電位ＧＮＤに接続されている。またトランジスタＭＰ１のドレインは出力端子Ｔｏに接続されている。
例えば、不図示の参照電圧生成回路により参照電圧Ｖｒｅｆが生成され参照電圧端子Ｔｒｅｆに供給される。
トランジスタＭＰ１のソースは電源電圧ＶＤＤに接続され、ドレインはノードｎｂおよび直列接続された抵抗素子Ｒ１，Ｒ２を介して基準電位ＧＮＤに接続されている。またトランジスタＭＰ１のドレインは出力端子Ｔｏに接続されている。
例えば、不図示の参照電圧生成回路により参照電圧Ｖｒｅｆが生成され参照電圧端子Ｔｒｅｆに供給される。
出力端子Ｔｏにはレギュレート動作を安定させる出力キャパシタＣを介して基準電位ＧＮＤが接続され、また出力端子Ｔｏは負荷変動する負荷部ＬＯＡＤを介して基準電位ＧＮＤが接続されている
出力キャパシタＣは、詳細には、容量成分であるキャパシタＣｌｏａｄ、および抵抗成分である等価直列抵抗ＥＳＲ１を有し、それらが出力端子Ｔｏと基準電位ＧＮＤ間に直列接続されている。
出力キャパシタＣは、詳細には、容量成分であるキャパシタＣｌｏａｄ、および抵抗成分である等価直列抵抗ＥＳＲ１を有し、それらが出力端子Ｔｏと基準電位ＧＮＤ間に直列接続されている。
ＯＴＡは、詳細には、参照電圧端子Ｔｒｅｆの参照電圧Ｖｒｅｆ、および直列接続された抵抗素子Ｒ１，Ｒ２間のノードｎ１２の電圧との電圧の差に応じた信号ＳOTA をトランジスタＭＰ１に出力する。また、ＯＴＡは伝達コンダクタンスｇｍの特性を有する。
例えばＯＴＡは、出力端子Ｔｏの出力電圧Ｖｏｕｔが、数式（１）に示すような電圧となるように、制御信号ＳOTA をトランジスタＭＰ１に出力する。
例えばＯＴＡは、出力端子Ｔｏの出力電圧Ｖｏｕｔが、数式（１）に示すような電圧となるように、制御信号ＳOTA をトランジスタＭＰ１に出力する。
〔数１〕
Ｖｏｕｔ＝Ｖｒｅｆ×｛（Ｒ１＋Ｒ２）／Ｒ２｝ …（１）
Ｖｏｕｔ＝Ｖｒｅｆ×｛（Ｒ１＋Ｒ２）／Ｒ２｝ …（１）
上述した定電圧電源回路１ｇでは、出力段にＰ型ＭＯＳトランジスタＭＰ１を用いているために、電源電圧ＶＤＤからわずかにドロップした電圧まで出力することができる。しかし、トラジスタＭＰ１の伝達コンダクタンスｇｍ１が負荷部ＬＯＡＤの負荷に応じて変動するので位相補償が困難である。また、Ｃｌｏａｄの値に応じて負荷変動特性が大きく影響を受ける。
また、定電圧電源回路１ｇでは、ＯＴＡおよびトランジスタＭＰ１により実質的に３段アンプ構成となるために、出力電圧Ｖｏｕｔが不安定になりやすい。
また、トランジスタ出力段のトランジスタＭＰ１は負荷に応じて伝達コンダクタンスｇｍ１が変動することから位相補償が難しく、事実上３段アンプになるために不安定となりやすい。
また、定電圧電源回路１ｇでは、ＯＴＡおよびトランジスタＭＰ１により実質的に３段アンプ構成となるために、出力電圧Ｖｏｕｔが不安定になりやすい。
また、トランジスタ出力段のトランジスタＭＰ１は負荷に応じて伝達コンダクタンスｇｍ１が変動することから位相補償が難しく、事実上３段アンプになるために不安定となりやすい。
ところで、位相補償を行う位相補償回路が知られている（例えば、特許文献１参照）。
図２は、定電圧電源回路に係る第２具体例を示す回路図である。
図２に示す定電圧電源回路１ｈと第１具体例の定電圧電源回路１ｇとの相違点は、定電圧電源回路１ｈに位相補償を行っている点である。相違点を中心に説明する。
図２は、定電圧電源回路に係る第２具体例を示す回路図である。
図２に示す定電圧電源回路１ｈと第１具体例の定電圧電源回路１ｇとの相違点は、定電圧電源回路１ｈに位相補償を行っている点である。相違点を中心に説明する。
詳細には、定電圧電源回路１ｈは、図２に示すように、演算増幅回路としてのＯＴＡ、出力制御用のＰ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＰ１、トランジスタＭＰ２〜ＭＰ５、トランジスタＭＮ６，ＭＮ７、位相補償用キャパシタＣｃ、分圧回路１２、および平滑キャパシタＣを有する。
上記構成の定電圧電源回路１ｈは、負荷の値に応じて、出力段のトランジスタＭＰ１の伝達コンダクタンスｇｍ１が変動してもその変動に応じて、位相補償用キャパシタＣｃに直列に接続したトランジスタＭＰ５の抵抗を変動させており、位相特性（ＡＣ特性とも言う）を良好に保つ。
しかし、上述した図２に示した回路構成の定電圧電源回路１ｈには後述する問題点がある。
図３（Ａ），（Ｂ）は、図１，２に示した定電圧電源回路の周波数特性を説明するための図である。図３（Ａ）は利得（ゲイン）の周波数特性を説明するための図、図３（Ｂ）は電源電圧変動除去比（ＰＳＲＲ：Power Supply Rejection Ratio）の周波数特性を説明するための図である。図３（Ａ）において縦軸はゲイン、横軸は周波数の対数を示し、図３（Ｂ）において縦軸はＰＳＲＲ、横軸は周波数の対数を示す。
図３（Ａ），（Ｂ）は、図１，２に示した定電圧電源回路の周波数特性を説明するための図である。図３（Ａ）は利得（ゲイン）の周波数特性を説明するための図、図３（Ｂ）は電源電圧変動除去比（ＰＳＲＲ：Power Supply Rejection Ratio）の周波数特性を説明するための図である。図３（Ａ）において縦軸はゲイン、横軸は周波数の対数を示し、図３（Ｂ）において縦軸はＰＳＲＲ、横軸は周波数の対数を示す。
１．図２において出力端子Ｔｏの電圧は、基準電位ＧＮＤ側を基準にしており、一方、出力段のトランジスタＭＰ１のゲート電圧自体は電源電圧ＶＤＤを基準としている。ところが、位相補償用キャパシタＣｃは、これらの間に接続されているため、電源電圧ＶＤＤが変動した場合には高周波領域においてその変動成分（変動信号）が、出力電圧Ｖｏｕｔに影響を与えるため、電源電圧変動除去比（ＰＳＲＲ）が悪化する。また、位相補償用キャパシタはハイパスフィルタの機能を果たす。ここでＰＳＲＲは電源電圧ＶＤＤの変化によって、出力電圧Ｖｏｕｔが増減する割合を示す値である。
詳細には、利得（ゲイン）は図３（Ａ）に示すように、周波数０〜周波数Ｐ１では略一定値、本具体例では８０デシベル（ｄＢ）である。上述した構成の回路では周波数Ｐ１において第１の極が存在し、周波数Ｐ２において第２の極が存在する。利得は、周波数Ｐ１〜Ｐ２は略一定の割合で減少し、本具体例では−２０デシベル／デカード（ｄＢ／Ｄｅｃとも言う）で減少し、周波数ｆｇｏａで利得が０ｄＢになる。周波数Ｐ２より大きい周波数では利得は、より大きな割合で減少する。
ここでデカードは１０倍の周波数幅である。
ここでデカードは１０倍の周波数幅である。
一方、ＰＳＲＲは図３（Ｂ）に示すように、周波数０〜周波数Ｐ１において略一定値、本具体例では−８０ｄＢであり、周波数Ｐ１〜周波数Ｐ２では略一定の割合、本具体例では２０ｄＢ／Ｄｅｃで増加し、周波数Ｐ２においてＰＳＲＲは０ｄＢになる。
上述したように、第１の極付近から高周波では、急激にＰＳＲＲ特性が悪化する。
上述したように、第１の極付近から高周波では、急激にＰＳＲＲ特性が悪化する。
２．上述した定電圧電源回路１ｈでは、可変抵抗としてＭＯＳトランジスタＭＰ５を用いているが、そのためにバイアス回路を別途設けている。このバイアス回路は、出力段のトランジスタＭＰ１に流れる電流をモニタしているために余計な電流を消費してしまう。例えば携帯電話やＰＤＡ（Personal Digital Assistant）等の携帯型情報処理装置では、低消費電流化が要求されている。
本発明は、かかる事情に鑑みてなされたものであり、その目的は、電源電圧や負荷の変動があった場合であっても安定した電圧を供給できる定電圧電源回路を提供することにある。
また、本発明の他の目的は、低消費電流の定電圧電源回路を提供することにある。
また、本発明の他の目的は、低消費電流の定電圧電源回路を提供することにある。
前記目的を達成するために、本発明の第１の観点の定電圧電源回路は、入力された制御信号および電源電圧に応じた電圧を出力する出力回路と、前記出力回路による出力電圧と参照電圧との差に基づいて前記制御信号を出力する制御回路と、前記出力回路と前記制御回路との間のノードと、前記電源電圧との間に、直列接続された位相補償用キャパシタおよび抵抗素子とを有し、前記抵抗素子は、当該抵抗素子の抵抗値、前記出力回路の内部電流に応じて変動する伝達コンダクタンス、および位相補償用キャパシタのキャパシタンスにより規定される位相特性のゼロ点を消去するように、当該抵抗素子の抵抗値が設定されている。
本発明の第１の観点の定電圧電源回路では、抵抗素子は、当該抵抗素子の抵抗値、出力回路の内部電流に応じて変動する伝達コンダクタンス、および位相補償用キャパシタのキャパシタンスにより規定される位相特性のゼロ点を消去するように、当該抵抗素子の抵抗値が設定されるのでゼロ点の影響が減少し、出力回路は安定化した電圧を供給する。
さらに、前記目的を達成するために、本発明の第２の観点の定電圧電源回路は、電源電圧と出力端子間に接続され、入力された制御信号および前記電源電圧に応じた電圧を出力する出力制御用トランジスタと、前記出力制御用トランジスタによる出力電圧と参照電圧との差に基づいて前記制御信号を出力する制御回路と、前記出力制御用トランジスタと前記制御回路との間のノードと、前記電源電圧との間に、直列接続された位相補償用キャパシタおよび抵抗素子とを有し、前記抵抗素子は、当該抵抗素子の抵抗値、前記出力制御用トランジスタの内部電流に応じて変動する伝達コンダクタンス、および位相補償用キャパシタのキャパシタンスにより規定される位相特性のゼロ点を消去するように、当該抵抗素子の抵抗値を設定されている。
さらに、前記目的を達成するために、本発明の第３の観点の定電圧電源回路は、電源電圧と出力端子間に接続され、ゲートに入力された制御信号に応じた安定化された出力電圧を供給するＰ型ＭＯＳトランジスタと、出力制御用トランジスタの出力電圧を分圧する分圧回路と、前記分圧回路による出力電圧の分圧と、参照電圧に基づいて前記制御信号を生成する演算増幅回路と、前記出力制御用トランジスタと、前記演算増幅回路との間のノードと、前記電源電圧との間に、直列接続された位相補償用キャパシタおよび抵抗素子とを有し、前記抵抗素子は、当該抵抗素子の抵抗値、負荷に応じて変動する前記Ｐ型ＭＯＳトランジスタの伝達コンダクタンス、および位相補償用キャパシタのキャパシタンスにより規定される位相特性のゼロ点を消去するように、当該抵抗素子の抵抗値が設定されている。
本発明によれば、電源電圧や負荷の変動があった場合であっても安定した電圧を供給でき、低消費電流の定電圧電源回路を提供することができる。
図４は、本発明の定電圧電源回路の第１実施形態を示す回路図である。
本発明の第１実施形態に係る定電圧電源回路（低ドロップアウトレギュレータ回路とも言う）１は、例えば図４に示すように、演算増幅回路１１としてのＯＴＡ（Operational trans conductance amp）、出力制御用のＰ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＰ１、分圧回路１２、可変抵抗素子ＲＶ、位相補償用キャパシタＣｃ１、出力キャパシタ（平滑キャパシタ）Ｃを有する。
出力制御用トランジスタＭＰ１は本発明に係る出力回路に相当し、演算増幅回路１１としてのＯＴＡは本発明に係る制御回路に相当し、可変抵抗素子ＲＶは本発明に係る抵抗素子に相当し、位相補償用キャパシタＣｃ１は本発明に係る位相補償用キャパシタに相当する。
以下、上述した具体例との相違点を中心に説明する。
本発明の第１実施形態に係る定電圧電源回路（低ドロップアウトレギュレータ回路とも言う）１は、例えば図４に示すように、演算増幅回路１１としてのＯＴＡ（Operational trans conductance amp）、出力制御用のＰ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＰ１、分圧回路１２、可変抵抗素子ＲＶ、位相補償用キャパシタＣｃ１、出力キャパシタ（平滑キャパシタ）Ｃを有する。
出力制御用トランジスタＭＰ１は本発明に係る出力回路に相当し、演算増幅回路１１としてのＯＴＡは本発明に係る制御回路に相当し、可変抵抗素子ＲＶは本発明に係る抵抗素子に相当し、位相補償用キャパシタＣｃ１は本発明に係る位相補償用キャパシタに相当する。
以下、上述した具体例との相違点を中心に説明する。
例えばＯＴＡ、トランジスタＭＰ１、分圧回路１２、可変抵抗素子ＲＶ、および位相補償用キャパシタＣｃ１は、ＩＣ化（半導体基板上に集積化）されている。
出力制御用トランジスタＭＰ１は、ゲートに入力された制御信号ＳOTA に応じた出力電圧を出力端子Ｔ０に供給する。
また、トランジスタＭＰ１は、例えば負荷部ＬＯＡＤの負荷に応じて伝達コンダクタンスｇｍ１が変化する特性を有する。
また、トランジスタＭＰ１は、例えば負荷部ＬＯＡＤの負荷の変動に応じた内部電流が流れ、内部電流に応じて伝達コンダクタンスｇｍ１が変化する特性を有する。
分圧回路１２は、例えば抵抗素子Ｒ１，Ｒ２を有し，トランジスタＭＰ１の出力電圧を検出する。
また、トランジスタＭＰ１は、例えば負荷部ＬＯＡＤの負荷に応じて伝達コンダクタンスｇｍ１が変化する特性を有する。
また、トランジスタＭＰ１は、例えば負荷部ＬＯＡＤの負荷の変動に応じた内部電流が流れ、内部電流に応じて伝達コンダクタンスｇｍ１が変化する特性を有する。
分圧回路１２は、例えば抵抗素子Ｒ１，Ｒ２を有し，トランジスタＭＰ１の出力電圧を検出する。
ＯＴＡの反転入力端子は参照電圧Ｖｒｅｆが供給される参照電圧端子Ｔｒｅｆに接続され、ＯＴＡの非反転入力端子は分圧回路１２内の直列接続された抵抗素子Ｒ１，Ｒ２間のノードｎ１２に接続されている。
ＯＴＡの出力端はノードｎａを介して出力段のトランジスタＭＰ１のゲートに接続されている。
トランジスタＭＰ１のソースは電源電圧ＶＤＤに接続され、ドレインはノードｎｂおよび分圧回路１２を介して基準電位ＧＮＤに接続されている。また、トランジスタＭＰ１のドレインは出力端子Ｔｏに接続されている。
ＯＴＡの出力端はノードｎａを介して出力段のトランジスタＭＰ１のゲートに接続されている。
トランジスタＭＰ１のソースは電源電圧ＶＤＤに接続され、ドレインはノードｎｂおよび分圧回路１２を介して基準電位ＧＮＤに接続されている。また、トランジスタＭＰ１のドレインは出力端子Ｔｏに接続されている。
出力端子Ｔｏにはレギュレート動作を安定させる出力キャパシタＣを介して基準電位ＧＮＤが接続され、また出力端子Ｔｏは負荷変動する負荷部ＬＯＡＤを介して基準電位ＧＮＤが接続されている
出力キャパシタＣは、詳細には、容量成分であるキャパシタＣｌｏａｄ、および抵抗成分である等価直列抵抗ＥＳＲ１を有し、それらが出力端子Ｔｏと基準電位ＧＮＤ間に直列接続されている。この出力端子Ｔｏからは、負荷ＬＯＡＤが無負荷から設定された最大電流まで出力することがきる。
出力キャパシタＣは、詳細には、容量成分であるキャパシタＣｌｏａｄ、および抵抗成分である等価直列抵抗ＥＳＲ１を有し、それらが出力端子Ｔｏと基準電位ＧＮＤ間に直列接続されている。この出力端子Ｔｏからは、負荷ＬＯＡＤが無負荷から設定された最大電流まで出力することがきる。
ＯＴＡは、詳細には、参照電圧端子Ｔｒｅｆの参照電圧Ｖｒｅｆ、および直列接続された抵抗素子Ｒ１，Ｒ２間のノードｎ１２の電圧との電圧の差に応じた信号ＳOTA をトランジスタＭＰ１に出力する。また、ＯＴＡは伝達コンダクタンスｇｍの特性を有する。
例えばＯＴＡは、出力端子Ｔｏの出力電圧Ｖｏｕｔが上述した数式（１）に示すような電圧となるように、制御信号ＳOTA をトランジスタＭＰ１に出力する。
例えばＯＴＡは、出力端子Ｔｏの出力電圧Ｖｏｕｔが上述した数式（１）に示すような電圧となるように、制御信号ＳOTA をトランジスタＭＰ１に出力する。
また、出力制御用トランジスタＭＰ１とＯＴＡとの間のノードｎａと、電源電圧ＶＤＤとの間に、位相補償用キャパシタＣｃ１および可変抵抗素子ＲＶが直列接続されている。
つまり、位相補償用キャパシタＣｃ１の一端はノードｎａに接続されており、他端は可変抵抗素子ＲＶを介して電源電圧ＶＤＤに接続されている。
本実施形態に係る定電圧電源回路１は、位相補償用キャパシタＣｃ１および可変抵抗素子ＲＶを、ＡＣ特性（位相特性）のゼロ点を消去するように制御する。例えばＡＣ特性（位相特性）のゼロ点は、数式（２）により示される。
〔数２〕
Ｚ＝Ｇｍ１／α （αは定数） …（２）
Ｚ＝Ｇｍ１／α （αは定数） …（２）
数式（２）においてＣｃ１はキャパシタＣｃ１のキャパシタンスを示す。
可変抵抗素子ＲＶの値を１／ｇｍ１となるように制御するとゼロ点の影響を消去することができる。数式（２）は可変抵抗素子ＲＶの抵抗値ＲＶを考慮すると、数式（３）により表すことができる。
可変抵抗素子ＲＶの値を１／ｇｍ１となるように制御するとゼロ点の影響を消去することができる。数式（２）は可変抵抗素子ＲＶの抵抗値ＲＶを考慮すると、数式（３）により表すことができる。
〔数３〕
Ｚ＝１／α｛（１／ｇｍ１−ＲＶ）｝ （αは定数） …（３）
Ｚ＝１／α｛（１／ｇｍ１−ＲＶ）｝ （αは定数） …（３）
出力負荷の状態により、例えば負荷ＬＯＡＤの状態により、出力段のトランジスタＭＰ１の伝達コンダクタンスｇｍ１が変動し、ＡＣ特性（位相特性）上のゼロ点も変動する。
本実施形態に係る定電圧電源回路１は、負荷ＬＯＡＤの状態をモニタし、詳細には出力段のトランジスタＭＰ１の伝達コンダクタンスｇｍ１をモニタして、位相特性に係るゼロ点を消去するように可変抵抗素子ＲＶの抵抗値を制御する（ゼロ点を消去するように可変抵抗素子ＲＶの抵抗値が設定されている）、つまり可変抵抗素子ＲＶの抵抗値ＲＶが１／ｇｍ１となるように制御するので、出力負荷の値が変動した場合であっても、安定したＡＣ特性（位相特性）を実現でき、高品質の電圧を出力することができる。
数式（３）に示すように１／ｇｍ１と抵抗値ＲＶとの差を小さくすると、ゼロ点Ｚは無限遠に移動する。このためゼロ点の影響を少なくすることができる。
本実施形態に係る定電圧電源回路１は、負荷ＬＯＡＤの状態をモニタし、詳細には出力段のトランジスタＭＰ１の伝達コンダクタンスｇｍ１をモニタして、位相特性に係るゼロ点を消去するように可変抵抗素子ＲＶの抵抗値を制御する（ゼロ点を消去するように可変抵抗素子ＲＶの抵抗値が設定されている）、つまり可変抵抗素子ＲＶの抵抗値ＲＶが１／ｇｍ１となるように制御するので、出力負荷の値が変動した場合であっても、安定したＡＣ特性（位相特性）を実現でき、高品質の電圧を出力することができる。
数式（３）に示すように１／ｇｍ１と抵抗値ＲＶとの差を小さくすると、ゼロ点Ｚは無限遠に移動する。このためゼロ点の影響を少なくすることができる。
また、上述した実施形態の定電圧電源回路１は、ゼロ点を消去するように可変抵抗素子ＲＶの抵抗値を制御したが、位相補償の観点から、ゼロ点を完全に消去することなく、小さな値の所定値となるように制御することが好ましい。こうすることにより位相補償処理を高精度に行うことができ、より高品質の電圧を供給することができる。
また、定電圧電源回路１はゼロ点Ｚを所定値よりも大きくなるように、具体的にはゼロ点の大きさを、位相特性のゼロ点の影響がなくなる程度に、抵抗値と１／ｇｍ１の差を所定値よりも小さくするように制御してもよい。
また、定電圧電源回路１はゼロ点Ｚを所定値よりも大きくなるように、具体的にはゼロ点の大きさを、位相特性のゼロ点の影響がなくなる程度に、抵抗値と１／ｇｍ１の差を所定値よりも小さくするように制御してもよい。
上述した数式やゼロ点に関しては、例えば下記の文献を参照。
１．Analog Integrated Circuit Design Chapter 5: DAVID A. JOHNS & KEN MARTIN 著 ISBN 0-471-14448-7
２．CMOS Circuit Design, Layout, Simulation Chapter 25 : R.Jacob Baker Harry W.Li David E.Boyce 著 ISBN 0-7803-3416-7
１．Analog Integrated Circuit Design Chapter 5: DAVID A. JOHNS & KEN MARTIN 著 ISBN 0-471-14448-7
２．CMOS Circuit Design, Layout, Simulation Chapter 25 : R.Jacob Baker Harry W.Li David E.Boyce 著 ISBN 0-7803-3416-7
図５（Ａ），（Ｂ）は、図４に示した定電圧電源回路のゼロ点がある場合と、ゼロ点を消去した場合の周波数特性を示す図である。図５（Ａ）は利得（ゲイン）の周波数特性を示す図、図５（Ｂ）は位相の周波数特性を示す図である。
図５（Ａ），（Ｂ）を参照しながら、定電圧電源回路１において、負荷部ＬＯＡＤが高負荷時にＡＣ特性（位相特性）に係るゼロ点が存在する場合ＬＯＡＤＨと、負荷部ＬＯＡＤが低負荷時にＡＣ特性（位相特性）に係るゼロ点が存在する場合ＬＯＡＤＬと、負荷部ＬＯＡＤが低負荷時にＡＣ特性（位相特性）に係るゼロ点を消去するように制御した場合ＬＯＡＤＬｎｚと、負荷部ＬＯＡＤが高負荷時にＡＣ特性（位相特性）に係るゼロ点を消去するように制御した場合ＬＯＡＤＨｎｚを説明する。
利得は、例えば図５（Ａ）に示すように、周波数０〜周波数Ｐ１間で略一定値、本具体例では８０ｄＢである。
利得は、周波数Ｐ１よりも大きい周波数では、図５（Ａ）に示すように略一定の割合で減少するが、ＬＯＡＤＬでは周波数ｆＬＯＡＤＬ１〜ｆＬＯＡＤＬ２ではゼロ点の影響のため略一定値となり、周波数ｆＬＯＡＤＬ２よりも大きい周波数では略一定の割合で減少する。その際、周波数ｆＬＯＡＤＬ０で利得は０ｄＢとなる。
利得は、周波数Ｐ１よりも大きい周波数では、図５（Ａ）に示すように略一定の割合で減少するが、ＬＯＡＤＬでは周波数ｆＬＯＡＤＬ１〜ｆＬＯＡＤＬ２ではゼロ点の影響のため略一定値となり、周波数ｆＬＯＡＤＬ２よりも大きい周波数では略一定の割合で減少する。その際、周波数ｆＬＯＡＤＬ０で利得は０ｄＢとなる。
また、ＬＯＡＤＨでは、利得は図５（Ａ）に示すように、周波数ｆＬＡＯＤＨ１〜ｆＬＯＡＤＨ２ではゼロ点の影響のため略一定値となり、周波数ｆＬＯＡＤＨ２よりも大きい周波数では略一定の割合で減少する。その際、周波数ｆＬＯＡＤＨ０で利得は０ｄＢとなる。
上述したように一般的な定電圧電源回路の場合には、ゼロ点は数式（２）で示される値で発生し、そのゼロ点の影響のためＬＯＡＤＬ時とＬＯＡＤＨ時には、ゼロ点付近の利得の周波数特性が悪化する。
上述したように一般的な定電圧電源回路の場合には、ゼロ点は数式（２）で示される値で発生し、そのゼロ点の影響のためＬＯＡＤＬ時とＬＯＡＤＨ時には、ゼロ点付近の利得の周波数特性が悪化する。
一方、本実施形態に係る定電圧電源回路１は、ＬＯＡＤＨｎｚでは、利得は、例えば図５（Ａ）に示すように、周波数０〜周波数Ｐ１間で略一定値、本具体例では８０ｄＢであり、周波数Ｐ１よりも大きい周波数では略一定の割合で減少し、周波数ｆＬＯＡＤＨｎｚ０で利得が０ｄＢとなり、より高周波ではさらに利得が減少する。
位相は、図５（Ｂ）に示すように、周波数０から周波数Ｐ１付近までは１８０°（度）であり、第１の極が存在する周波数Ｐ１付近では位相が１８０°から９０°に減少し、周波数ｆＬＯＡＤＨｎｚ０までは略９０°であり、周波数ｆＬＯＡＤＨｎｚ付近で位相がさらに９０°まわりはじめるが、位相余裕は略８０°ある。
位相は、図５（Ｂ）に示すように、周波数０から周波数Ｐ１付近までは１８０°（度）であり、第１の極が存在する周波数Ｐ１付近では位相が１８０°から９０°に減少し、周波数ｆＬＯＡＤＨｎｚ０までは略９０°であり、周波数ｆＬＯＡＤＨｎｚ付近で位相がさらに９０°まわりはじめるが、位相余裕は略８０°ある。
また、本実施形態に係る定電圧電源回路１は、ＬＯＡＤＬｎｚでは、利得は、例えば図５（Ａ）に示すように、周波数０〜周波数Ｐ１間で略一定値、本具体例では８０ｄＢであり、周波数Ｐ１〜周波数ｆＬＯＡＤＬｎｚ１間では略一定の割合で減少し、周波数ｆＬＯＡＤＬｎｚ１よりも大きい周波数では、より大きな割合で利得が減少する。この際、周波数ｆＬＯＡＤＬｎｚ０で利得が０ｄＢとなる。
位相は、図５（Ｂ）に示すように、周波数０から周波数Ｐ１付近までは１８０°（度）であり、第１の極が存在する周波数Ｐ１付近では位相が１８０°から９０°に減少し、周波数ｆＬＯＡＤＬｎｚ０までは略９０°であり、周波数ｆＬＯＡＤＬｎｚ付近で位相がさらに９０°まわり始めるが、位相余裕は略４５°ある。
位相は、図５（Ｂ）に示すように、周波数０から周波数Ｐ１付近までは１８０°（度）であり、第１の極が存在する周波数Ｐ１付近では位相が１８０°から９０°に減少し、周波数ｆＬＯＡＤＬｎｚ０までは略９０°であり、周波数ｆＬＯＡＤＬｎｚ付近で位相がさらに９０°まわり始めるが、位相余裕は略４５°ある。
上述したように、本実施形態に係る定電圧電源回路１は、ＡＣ特性に係るゼロ点を消去するように、可変抵抗素子ＲＶの抵抗値を制御するので、出力負荷が変化した場合であっても、一般的な定電圧電源回路と比べて、安定した電圧を供給することができる。
また、上述した形態に限られるものではなく、例えばキャパシタＣｃ１を負荷の状態に応じてゼロ点を消去するように制御してもよい。
図６は、本発明の定電圧電源回路の第２実施形態に係る回路図である。
本実施形態に係る定電圧電源回路１ａと、第１実施形態に係る定電圧電源回路１との相違点は、可変抵抗素子ＲＶ２の制御に関する。同一の機能の構成については同一の符号を付して説明を省略し、相違点を中心に説明する。
第２実施形態に係る定電圧電源回路１ａは、例えば図６に示すように、演算増幅回路１１としてのＯＴＡ、出力制御用のＰ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＰ１、分圧回路１２、可変抵抗素子ＲＶ、位相補償用キャパシタＣｃ１、出力キャパシタ（平滑キャパシタ）Ｃを有する。
本実施形態に係る定電圧電源回路１ａと、第１実施形態に係る定電圧電源回路１との相違点は、可変抵抗素子ＲＶ２の制御に関する。同一の機能の構成については同一の符号を付して説明を省略し、相違点を中心に説明する。
第２実施形態に係る定電圧電源回路１ａは、例えば図６に示すように、演算増幅回路１１としてのＯＴＡ、出力制御用のＰ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＰ１、分圧回路１２、可変抵抗素子ＲＶ、位相補償用キャパシタＣｃ１、出力キャパシタ（平滑キャパシタ）Ｃを有する。
定電圧電源回路１ａの出力段のトランジスタＭＰ１の伝達コンダクタンスｇｍ１は、出力負荷の状態により変動する。もし、可変抵抗素子ＲＶ２がない場合には、低負荷時には伝達コンダクタンスｇｍ１は小さくなり、ＡＣ特性に係るゼロ点も低域側に近づく。
本実施形態に係る定電圧電源回路１ａは、図６に示すように可変抵抗素子ＲＶ２の抵抗値を、出力電流に基づいて、ＡＣ特性に係るゼロ点を消去するように制御する。
詳細には、定電圧電源回路１ａは、可変抵抗素子ＲＶ２の抵抗値を、出力段のトランジスタＭＰ１のゲート電圧に基づいて、ＡＣ特性に係るゼロ点を消去するように制御する。
本実施形態に係る定電圧電源回路１ａは、図６に示すように可変抵抗素子ＲＶ２の抵抗値を、出力電流に基づいて、ＡＣ特性に係るゼロ点を消去するように制御する。
詳細には、定電圧電源回路１ａは、可変抵抗素子ＲＶ２の抵抗値を、出力段のトランジスタＭＰ１のゲート電圧に基づいて、ＡＣ特性に係るゼロ点を消去するように制御する。
具体的には、定電圧電源回路１ａは、出力段のトランジスタＭＰ１のゲート電圧が高い場合（出力負荷が小さい場合）には、可変抵抗素子ＲＶ２の抵抗値が高くなるように制御する。つまり出力段のトランジスタＭＰ１の伝達コンダクタンスｇｍ１と、可変抵抗素子ＲＶ２の抵抗値の逆数１／Ｒが略同じになるように制御する。
また、定電圧電源回路１ａは、出力段のトランジスタＭＰ１のゲート電圧が上述した場合より小さい場合（出力負荷が上述した場合より大きい場合）には、可変抵抗素子ＲＶ２の抵抗値が上述した場合よりも低くなるように制御する。つまり出力段のトランジスタＭＰ１の伝達コンダクタンスｇｍ１と１／Ｒが略同じになるように制御する。
また、定電圧電源回路１ａは、出力段のトランジスタＭＰ１のゲート電圧が上述した場合より小さい場合（出力負荷が上述した場合より大きい場合）には、可変抵抗素子ＲＶ２の抵抗値が上述した場合よりも低くなるように制御する。つまり出力段のトランジスタＭＰ１の伝達コンダクタンスｇｍ１と１／Ｒが略同じになるように制御する。
上述したように、本実施形態に係る定電圧電源回路１ａは、出力段のトランジスタＭＰ１のゲート電圧に応じて、可変抵抗素子ＲＶ２の抵抗値を、ＡＣ特性に係るゼロ点を消去するように、つまり出力段のトランジスタＭＰ１の伝達コンダクタンスｇｍ１と１／Ｒが略同じになるように制御するので、負荷変動があった場合でも、ＡＣ特性が良好である。
また、ゲート電圧に応じて可変抵抗素子ＲＶ２の抵抗値の制御を行うため、追加の電流を必要とせず、低消費電力を要求される低電源電圧回路に有効である。
また、ゲート電圧に応じて可変抵抗素子ＲＶ２の抵抗値の制御を行うため、追加の電流を必要とせず、低消費電力を要求される低電源電圧回路に有効である。
図７は、本発明の定電圧電源回路の第３実施形態に係る回路図である。
本実施形態に係る定電圧電源回路１ｂは、第２実施形態に係る定電圧電源回路１ａと比べて、可変抵抗素子ＲＶ２の替わりに、Ｐ型ＭＯＳＦＥＴＭＰ１２（トランジスタＭＰ１２とも言う）を用いている点である。その他の同一の機能の構成については説明を省略し、第２実施形態と第３実施形態との相違点を中心に説明する。
本実施形態に係る定電圧電源回路１ｂは、第２実施形態に係る定電圧電源回路１ａと比べて、可変抵抗素子ＲＶ２の替わりに、Ｐ型ＭＯＳＦＥＴＭＰ１２（トランジスタＭＰ１２とも言う）を用いている点である。その他の同一の機能の構成については説明を省略し、第２実施形態と第３実施形態との相違点を中心に説明する。
本実施形態に係る定電圧電源回路１ｂは、例えば図７に示すように、演算増幅回路１１としてのＯＴＡ、出力制御用のＰ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＰ１、Ｐ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＰ１２、分圧回路１２、可変抵抗素子ＲＶ、位相補償用キャパシタＣｃ１、出力キャパシタ（平滑キャパシタ）Ｃを有する。
本実施形態に係る定電圧電源回路１ｂは、位相補償用キャパシタＣｃ１と、可変抵抗として機能するトランジスタＭＰ１２が電源電圧ＶＤＤと出力段のトランジスタＭＰ１のゲートに接続されている。
詳細には、トランジスタＭＰ１２のソースは電源電圧ＶＤＤに接続され、ゲートはトランジスタＭＰ１のゲートに接続され、ドレインが位相補償用キャパシタＣｃ１の一端に接続され、位相補償用キャパシタＣｃ１の他端は、ノードｎａを介してトランジスタＭＰ１のゲートおよびＯＴＡの出力端に接続されている。
本実施形態に係る定電圧電源回路１ｂは、位相補償用キャパシタＣｃ１と、可変抵抗として機能するトランジスタＭＰ１２が電源電圧ＶＤＤと出力段のトランジスタＭＰ１のゲートに接続されている。
詳細には、トランジスタＭＰ１２のソースは電源電圧ＶＤＤに接続され、ゲートはトランジスタＭＰ１のゲートに接続され、ドレインが位相補償用キャパシタＣｃ１の一端に接続され、位相補償用キャパシタＣｃ１の他端は、ノードｎａを介してトランジスタＭＰ１のゲートおよびＯＴＡの出力端に接続されている。
本実施形態に係る定電圧電源回路１ｂは、出力電流をモニタするのではなく、出力段のトランジスタＭＰ１のゲート電圧をモニタする。
ＭＰ１２とＭＰ１のゲート電圧が共通なので、可変抵抗に相当するトランジスタＭＰ１２の伝達コンダクタンスｇｍ１２は、出力段のトランジスタＭＰ１の伝達コンダクタンスｇｍ１と同じように変動する。
伝達コンダクタンスｇｍ１とｇｍ１２が同じ値になるように、トランジスタＭＰ１２を形成することで、ＡＣ特性に係るゼロ点の影響を少なくすることができる。
ＭＰ１２とＭＰ１のゲート電圧が共通なので、可変抵抗に相当するトランジスタＭＰ１２の伝達コンダクタンスｇｍ１２は、出力段のトランジスタＭＰ１の伝達コンダクタンスｇｍ１と同じように変動する。
伝達コンダクタンスｇｍ１とｇｍ１２が同じ値になるように、トランジスタＭＰ１２を形成することで、ＡＣ特性に係るゼロ点の影響を少なくすることができる。
また、上述した構成要素、具体的にはＯＴＡ、トランジスタＭＰ１、トランジスタＭＰ２、分圧回路１２、可変抵抗素子ＲＶ、および位相補償用キャパシタＣｃ１を、ＩＣ化（半導体基板上に集積化）して形成した際に、製造プロセスによるばらつきによるトランジスタの閾値電圧Ｖｔｈの絶対ばらつきがあった場合であっても、同じＰＭＯＳであるためにＶｔｈの相対ばらつきを相殺することができ、出力負荷が変動したばあいであっても、高精度に安定した電圧を供給することができる。
図８は、本発明の定電圧電源回路の第４実施形態に係る回路図である。
本実施形態に係る定電圧電源回路１ｃは、例えば図８に示すように、演算増幅回路１１としてのＯＴＡ、出力制御用のＰ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＰ１、Ｐ型ＭＯＳＦＥＴ（トランジスタ）ＭＰ１２〜１４、Ｎ型ＭＯＳＦＥＴ（トランジスタ）ＭＮ１５、定電流源Ｉｂ１、分圧回路１２、位相補償用キャパシタＣｃ１、および出力キャパシタ（平滑キャパシタ）Ｃを有する。
本実施形態に係る定電圧電源回路１ｃは、例えば図８に示すように、演算増幅回路１１としてのＯＴＡ、出力制御用のＰ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＰ１、Ｐ型ＭＯＳＦＥＴ（トランジスタ）ＭＰ１２〜１４、Ｎ型ＭＯＳＦＥＴ（トランジスタ）ＭＮ１５、定電流源Ｉｂ１、分圧回路１２、位相補償用キャパシタＣｃ１、および出力キャパシタ（平滑キャパシタ）Ｃを有する。
本実施形態に係る定電圧電源回路１ｃは、第１〜第３実施形態との相違点は、バッファ回路Ｂｕｆとして動作するソースフォロワ回路（ＳＦ回路）ＭＰ１４および定電流源Ｉｂ１と、ミラー補償として回路を形成している点である。同一の機能の構成については、同一の符号を付して説明を省略し、相違点を中心に説明する。
トランジスタＭＰ１のソースは電源電圧ＶＤＤに接続され、ドレインがノードｎｂおよび分圧回路１２を介して基準電位ＧＮＤに接続され、ゲートはノードｎ２１に接続されている。
定電流源の入力端は電源電圧ＶＤＤに接続され、出力端はノードｎ２１を介してトランジスタＭＰ１のゲート、およびトランジスタＭＰ１４のソースに接続されている。
トランジスタＭＰ１４のドレインは基準電位ＧＮＤに接続され、ゲートはノードｎａに接続されている。
トランジスタＭＰ１３のソースは、電源電圧ＶＤＤに接続され、ドレインはノードｎａを介して、トランジスタＭＮ１５のドレインに接続され、ゲートはＯＴＡの第１の出力端およびトランジスタＭＰ１２のソースに接続されている。
トランジスタＭＰ１２のゲートおよびドレイン間には、ノードｎａを介して位相補償用キャパシタＣｃ１が接続されている。
トランジスタＭＮ１５のソースは基準電位ＧＮＤに接続され、ゲートはＯＴＡの第２の出力端に接続されている。
ＯＴＡの反転入力端子は、参照電圧Ｖｒｅｆが供給される参照電圧端子Ｔｒｅｆに接続され、ＯＴＡの非反転入力端子は直列接続された抵抗素子Ｒ１と抵抗素子Ｒ２間のノードｎ１２に接続されている。
その他の構成は第１〜第３実施形態と略同様であるので説明を省略する。
トランジスタＭＰ１４のドレインは基準電位ＧＮＤに接続され、ゲートはノードｎａに接続されている。
トランジスタＭＰ１３のソースは、電源電圧ＶＤＤに接続され、ドレインはノードｎａを介して、トランジスタＭＮ１５のドレインに接続され、ゲートはＯＴＡの第１の出力端およびトランジスタＭＰ１２のソースに接続されている。
トランジスタＭＰ１２のゲートおよびドレイン間には、ノードｎａを介して位相補償用キャパシタＣｃ１が接続されている。
トランジスタＭＮ１５のソースは基準電位ＧＮＤに接続され、ゲートはＯＴＡの第２の出力端に接続されている。
ＯＴＡの反転入力端子は、参照電圧Ｖｒｅｆが供給される参照電圧端子Ｔｒｅｆに接続され、ＯＴＡの非反転入力端子は直列接続された抵抗素子Ｒ１と抵抗素子Ｒ２間のノードｎ１２に接続されている。
その他の構成は第１〜第３実施形態と略同様であるので説明を省略する。
上述したように、トランジスタＭＰ１４で形成されたソースフォロワ回路（ＳＦ回路）による電圧のドロップ分を考慮して、可変抵抗として機能するトランジスタＭＰ１２のソースが、ＯＴＡの第１の出力端に接続され、ゲートはＳＦ回路のトランジスタＭＰ１４のゲートに接続されている。
ノードｎａのＤＣ電位Ｖａは、トランジスタＭＰ１のゲート−ソース間電圧Ｖｇｓ１と、トランジスタＭＰ１４のゲート−ソース間電圧Ｖｇｓ１４と、数式（４）に示す関係がある。
〔数４〕
Ｖａ＝Ｖｇｓ１＋Ｖｇｓ１４ …（４）
Ｖａ＝Ｖｇｓ１＋Ｖｇｓ１４ …（４）
一方、可変抵抗として機能するトランジスタＭＰ１２のゲート−ソース間電圧Ｖｇｓ１２は、トランジスタＭＰ１３のゲート−ソース間電圧Ｖｇｓ１３と、数式（５）に示す関係がある。
〔数５〕
Ｖｇｓ１２＝Ｖａ−Ｖｇｓ１３ …（５）
Ｖｇｓ１２＝Ｖａ−Ｖｇｓ１３ …（５）
トランジスタＭＰ１の伝達コンダクタンスｇｍ１は、定数Ａ、出力段のトランジスタＭＰ１のデバイスパラメータ、詳細にはチャネルの幅Ｗ１とチャネルの長さＬ１と、数式（６）の関係がある。
〔数６〕
ｇｍ１＝Ａ×（Ｗ１／Ｌ１）×（Ｖｇｓ１−Ｖｔｈ） …（６）
ｇｍ１＝Ａ×（Ｗ１／Ｌ１）×（Ｖｇｓ１−Ｖｔｈ） …（６）
トランジスタＭＰ１２の伝達コンダクタンスｇｍ１２は、定数Ａ、出力段のトランジスタＭＰ１のデバイスパラメータ、詳細にはチャネルの幅Ｗ１２とチャネルの長さＬ１２と、数式（７）の関係がある。
〔数７〕
ｇｍ１２＝Ａ×（Ｗ１２／Ｌ１２）×（Ｖｇｓ１２−Ｖｔｈ） …（７）
ｇｍ１２＝Ａ×（Ｗ１２／Ｌ１２）×（Ｖｇｓ１２−Ｖｔｈ） …（７）
本実施形態に係る定電圧電源回路１ｃは、ＡＣ特性に係るゼロ点の影響を少なくするように、例えばｇｍ１＝ｇｍ１２となるように、各パラメータを制御して設定する。
詳細には、定電圧電源回路１ｃは、数式（４）〜（７）に基づいて、数式（８）が成り立つように各パラメータを制御して設定する。
詳細には、定電圧電源回路１ｃは、数式（４）〜（７）に基づいて、数式（８）が成り立つように各パラメータを制御して設定する。
〔数８〕
（Ｗ１／Ｌ１）×（Ｖｇｓ１−Ｖｔｈ）＝（Ｗ１２／Ｌ１２）×（Ｖｇｓ１＋Ｖｇｓ１２−Ｖｇｓ１３−Ｖｔｈ） …（８）
（Ｗ１／Ｌ１）×（Ｖｇｓ１−Ｖｔｈ）＝（Ｗ１２／Ｌ１２）×（Ｖｇｓ１＋Ｖｇｓ１２−Ｖｇｓ１３−Ｖｔｈ） …（８）
こうすることにより、定電圧電源回路１ｃは、出力負荷があった場合でも、ＡＣ特性に係るゼロ点の影響が少なくなり、高精度に安定した電圧を供給することができる。
また、本実施形態に係る定電圧電源回路１ｃは、ミラー補償も行っているために位相補償用キャパシタＣｃ１のキャパシタンスを、第２〜第３実施形態に係る位相補償用キャパシタＣｃ１のキャパシタンスよりも小さくすることができる。
図９は、本発明の定電圧電源回路の第５実施形態に係る回路図である。
本実施形態に係る定電圧電源回路１ｄは、第４実施形態との大きな相違点としては、演算増幅回路１１としてのＯＴＡを具体的な回路により構成した点である。同一の機能の構成については同じ符号を付して説明を省略し、相違点を中心に説明する。
本実施形態に係る定電圧電源回路１ｄは、第４実施形態との大きな相違点としては、演算増幅回路１１としてのＯＴＡを具体的な回路により構成した点である。同一の機能の構成については同じ符号を付して説明を省略し、相違点を中心に説明する。
本実施形態に係る定電圧電源回路１ｄは、例えば図９に示すように、出力制御用のＰ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＰ１２〜ＭＰ１４，ＭＰ３１〜ＭＰ３３、Ｎ型ＭＯＳＦＥＴ（トランジスタ）ＭＮ３４〜ＭＮ３９、定電流源Ｉｂ１、定電流源Ｉｂ２、位相補償用キャパシタＣｃ１、分圧回路１２、および出力キャパシタ（平滑キャパシタ）Ｃを有する。
トランジスタＭＰ１２は本発明に係る抵抗素子に相当する。
トランジスタＭＰ１２は本発明に係る抵抗素子に相当する。
定電圧電源回路１ｄは、機能的には例えば図９に示すように、差動型増幅回路ＯＰ１１１として、差動対のトランジスタＭＰ３１，ＭＰ３２、および定電流源Ｉｂ２を有する。
定電流源Ｉｂ２の入力端は電源電圧ＶＤＤに接続され、出力端はトランジスタＭＰ３１，ＭＰ３２のソースに接続されている。
トランジスタＭＰ３１のゲートは、参照電圧Ｖｒｅｆが供給される参照電圧端子Ｔｒｅｆに接続され、ドレインはノードｎ３１に接続されている。
トランジスタＭＰ３２のゲートは、分圧回路１２内のノードｎ１２に接続され、ドレインはノードｎ３２に接続されている。
この差動型増幅回路ＯＰ１１１は、参照電圧Ｖｒｅｆと分圧回路１２内のノードｎ１２の電圧との差に応じた出力を行う。
定電流源Ｉｂ２の入力端は電源電圧ＶＤＤに接続され、出力端はトランジスタＭＰ３１，ＭＰ３２のソースに接続されている。
トランジスタＭＰ３１のゲートは、参照電圧Ｖｒｅｆが供給される参照電圧端子Ｔｒｅｆに接続され、ドレインはノードｎ３１に接続されている。
トランジスタＭＰ３２のゲートは、分圧回路１２内のノードｎ１２に接続され、ドレインはノードｎ３２に接続されている。
この差動型増幅回路ＯＰ１１１は、参照電圧Ｖｒｅｆと分圧回路１２内のノードｎ１２の電圧との差に応じた出力を行う。
第１のカレントミラー回路ＣＭ１として機能するトランジスタＭＮ３４，ＭＮ３５のゲートは、ノードｎ３１に接続され、トランジスタＭＮ３４，ＭＮ３５のソースは基準電位ＧＮＤに接続されている。トランジスタＭＮ３５のドレインはノードｎ３１に接続されている。トランジスタＭＮ３４のドレインは、トランジスタＭＮ３８のソースに接続されている。
第１のカレントミラー回路ＣＭ１は、例えば差動型増幅回路ＯＰ１１１のトランジスタＭＰ３１のドレインから出力された信号Ｓ３１を所定の電流倍率で電流増幅してトランジスタＭＮ３８のソースに出力する。
第１のカレントミラー回路ＣＭ１は、例えば差動型増幅回路ＯＰ１１１のトランジスタＭＰ３１のドレインから出力された信号Ｓ３１を所定の電流倍率で電流増幅してトランジスタＭＮ３８のソースに出力する。
第２のカレントミラー回路ＣＭ２として機能するトランジスタＭＮ３６，ＭＮ３７のゲートは、ノードｎ３２に接続され、トランジスタＭＮ３６，ＭＮ３７のソースは基準電位ＧＮＤに接続されている。トランジスタＭＮ３６のドレインはノードｎ３２に接続されている。トランジスタＭＮ３７のドレインは、トランジスタＭＮ３９のソースに接続されている。
第２のカレントミラー回路ＣＭ１は、例えば差動型増幅回路ＯＰ１１１のトランジスタＭＰ３２のドレインから出力された信号Ｓ３２を所定の電流倍率で電流増幅してトランジスタＭＮ３９のソースに出力する。
第２のカレントミラー回路ＣＭ１は、例えば差動型増幅回路ＯＰ１１１のトランジスタＭＰ３２のドレインから出力された信号Ｓ３２を所定の電流倍率で電流増幅してトランジスタＭＮ３９のソースに出力する。
トラジスタＭＮ３８，ＭＮ３９のゲートは、バイアス電圧Ｂｉａｓ１が供給される端子ＴＢに接続されている。また、トラジスタＭＮ３８のドレインは、ノードｎ３４に接続されている。トラジスタＭＮ３９のドレインは、ノードｎａと接続されている。
トラジスタＭＮ３８と第１のカレントミラー回路ＣＭ１とはカスコード接続している。また、トラジスタＭＮ３９と第２のカレントミラー回路ＣＭ２とはカスコード接続している。
第３のカレントミラー回路ＣＭ３として機能するトランジスタＭＰ３３，ＭＰ１３のゲートは、ノードｎ３４に接続されている。
トランジスタＭＰ３３，ＭＰ１３のソースは電源電圧ＶＤＤに接続されている。
トランジスタＭＰ３３，ＭＰ１３のソースは電源電圧ＶＤＤに接続されている。
トランジスタＭＰ１３ゲートは、トランジスタＭＰ１２のソースに接続され、トランジスタＭＰ１２のゲートはノードｎａおよびトランジスタＭＰ１３のドレインに接続されている。また、トランジスタＭＰ１２のゲート−ドレイン間には位相補償用キャパシタＣｃ１が接続されている。
第３のカレントミラー回路ＣＭ３は、トランジスタＭＮ３８のドレインから入力された信号Ｓ３８を所定の電流倍率で電流増幅してトランジスタＭＰ１３のドレインからノードｎａに出力する。
トランジスタＭＰ１４のゲートには、ノードｎａが接続され、ドレインが基準電位ＧＮＤに接続され、ソースがノードｎ２１を介して、定電流源Ｉｂ１の出力端およびトランジスタＭＰ１のゲートに接続される。
トランジスタＭＰ１のソースおよび定電流源Ｉｂ１は、電源電圧ＶＤＤに接続されている。
トランジスタＭＰ１のソースおよび定電流源Ｉｂ１は、電源電圧ＶＤＤに接続されている。
トランジスタＭＰ１のドレインは、ノードｎｂおよび分圧回路１２を介して基準電位ＧＮＤに接続されている。
トランジスタＭＰ１のドレインは、ノードｎｂおよび端子Ｔｏを介して、平滑キャパシタＣおよび負荷部ＬＯＡＤに接続されている。
平滑ャパシタＣおよび負荷部ＬＯＡＤそれぞれの他端は基準電位ＧＮＤに接続されている。
また、本実施形態では基準電位ＧＮＤはソース電源電圧ＶＳＳに相当する。
トランジスタＭＰ１のドレインは、ノードｎｂおよび端子Ｔｏを介して、平滑キャパシタＣおよび負荷部ＬＯＡＤに接続されている。
平滑ャパシタＣおよび負荷部ＬＯＡＤそれぞれの他端は基準電位ＧＮＤに接続されている。
また、本実施形態では基準電位ＧＮＤはソース電源電圧ＶＳＳに相当する。
上述した構成の定電圧電源回路１ｄの動作は、第４実施形態に係る定電圧電源回路１ｃの作用、効果と同じである。
詳細には、本発明に係る可変抵抗として機能するトランジスタＭＰ１２は、バッファ回路Ｂｕｆとして機能するトランジスタＭＰ１４による電圧低下分を考慮して、出力段のトランジスタＭＰ１のゲート電圧に基づいて、ＡＣ特性に係るゼロ点による影響を少なくするように、伝達コンダクタンスｇｍ１２の値を制御する。
詳細には、本発明に係る可変抵抗として機能するトランジスタＭＰ１２は、バッファ回路Ｂｕｆとして機能するトランジスタＭＰ１４による電圧低下分を考慮して、出力段のトランジスタＭＰ１のゲート電圧に基づいて、ＡＣ特性に係るゼロ点による影響を少なくするように、伝達コンダクタンスｇｍ１２の値を制御する。
図１０は、本発明の定電圧電源回路の第６実施形態に係る回路図である。
本実施形態に係る定電圧電源回路１ｅは、第５実施形態と異なる点は、第１の位相補償用キャパシタＣｃ１と、新たに第２の位相補償用キャパシタＣｃ２を有する点である。
その他の同様な機能を有する構成要素については同一の符号を付して説明を省略し、相違点を中心に説明する。
本実施形態に係る定電圧電源回路１ｅは、第５実施形態と異なる点は、第１の位相補償用キャパシタＣｃ１と、新たに第２の位相補償用キャパシタＣｃ２を有する点である。
その他の同様な機能を有する構成要素については同一の符号を付して説明を省略し、相違点を中心に説明する。
第１の位相補償用キャパシタＣｃ１は、上述したようにノードｎａとトランジスタＭＰ１２のドレイン間に接続されている。
第２の位相補償用キャパシタＣｃ２は、トランジスタＭＮ３９のソースとトランジスタＭＮ３７のドレイン間のノードｎｃと、ノードｎｂ間に接続されている。
第２の位相補償用キャパシタＣｃ２は、トランジスタＭＮ３９のソースとトランジスタＭＮ３７のドレイン間のノードｎｃと、ノードｎｂ間に接続されている。
定電圧電源回路１ｅの通常の帰還ループは、ノードｎ１２から差動型増幅回路ＯＰ１１１に入力され、第１〜第３のカレントミラー回路ＣＭ１〜ＣＭ３、ノードｎａ、バッファ回路Ｂｕｆ、およびトランジスタＭＰ１により形成される。
また、本実施形態に係る定電圧電源回路１ｅの高速な帰還ループは、ノードｎｂ、位相補償用キャパシタＣｃ２、ノードｎｃ、トランジスタＭＮ３９、ノードｎａ、バッファ回路Ｂｕｆ、およびトランジスタＭＰ１により形成される。
この高速な帰還ループにより、急激な負荷変動が起こった場合であっても最適な位相補償を行い、安定した電圧を供給することができる。また、高速な帰還ループにおいては、トランジスタＭＮ３９による増幅作用があり、またトランジスタＭＮ３９がゲート接地回路として動作するため負荷変動特性が良好である。
また、第２の位相補償用キャパシタＣｃ２がグランド基準のノードｎｃに接続してミラー位相補償を施し、ＯＴＡに極分離を伴う位相補償を行うので、高周波領域においても高性能のＰＳＲＲ特性を実現することができ、安定した電圧を供給することができる。
図１１は、本発明の定電圧電源回路の第７実施形態に係る回路図である。
上述した第１〜第６実施形態に係る定電圧電源回路は、正電源電圧ＶＤＤを用いていたが、例えば図１１に示すような負電圧電源（−ＶＤＤ）により動作する回路構成にしてもよい。
例えば本実施形態に係る定電圧電源回路１ｆは、図１１に示すように、演算増幅回路１１としてのＯＴＡ、出力制御用のＮ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＮ４１、分圧回路１２、可変抵抗素子ＲＶ、位相補償用キャパシタＣｃ１、出力キャパシタ（平滑キャパシタ）Ｃを有する。
上述した第１〜第６実施形態に係る定電圧電源回路は、正電源電圧ＶＤＤを用いていたが、例えば図１１に示すような負電圧電源（−ＶＤＤ）により動作する回路構成にしてもよい。
例えば本実施形態に係る定電圧電源回路１ｆは、図１１に示すように、演算増幅回路１１としてのＯＴＡ、出力制御用のＮ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＮ４１、分圧回路１２、可変抵抗素子ＲＶ、位相補償用キャパシタＣｃ１、出力キャパシタ（平滑キャパシタ）Ｃを有する。
出力制御用トランジスタＭＮ４１のソースは、電源電圧（−ＶＤＤ）に接続し、ドレインがノードｎｂおよび分圧回路１２を介して基準電位ＧＮＤに接続され、ゲートがノードｎａを介してＯＴＡの出力端に接続されている。
ＯＴＡの反転入力端子は、参照電圧Ｖｒｅｆが供給される参照電圧端子Ｔｒｅｆに接続し、非反転入力端子は、分圧回路１２内の直列接続された抵抗素子Ｒ１，Ｒ２間のノードｎ１１に接続されている。
ＯＴＡの反転入力端子は、参照電圧Ｖｒｅｆが供給される参照電圧端子Ｔｒｅｆに接続し、非反転入力端子は、分圧回路１２内の直列接続された抵抗素子Ｒ１，Ｒ２間のノードｎ１１に接続されている。
また、トランジスタＭＮ４１のドレインは、ノードｎｂ、出力端子Ｔｏ、および平滑キャパシタＣｃを介して基準電位ＧＮＤに接続されている。また、トランジスタＭＮ４１のドレインは、ノードｎｂ、出力端子Ｔｏ、および負荷部ＬＯＡＤを介して基準電位ＧＮＤに接続されている。
また、可変抵抗素子ＲＶと位相補償用キャパシタＣｃ１がトランジスタＭＮ４１のゲート−ソース間に、直列に接続されている。
可変抵抗素子ＲＶは、上述したように負荷部ＬＯＡＤの負荷変動に応じて、抵抗値をＡＣ特性に係るゼロ点を消去するように設定される。
具体的には、可変抵抗素子ＲＶは、図１１に示すように、トランジスタＭＮ４２により構成され、トランジスタＭＮ４１のゲート電圧に基づいて、抵抗値をＡＣ特性に係るゼロ点を消去するように設定する。
より具体的には、トランジスタＭＮ４２は、図１１に示すようにドレインおよびゲートがトランジスタＭＮ４１のゲートに接続され、ソースが位相補償用キャパシタＣｃ１の一端に接続され、位相補償用キャパシタＣｃ１の他端がトランジスタＭＮ４１のソースおよび電源電圧（−ＶＤＤ）に接続されている。
可変抵抗素子ＲＶは、上述したように負荷部ＬＯＡＤの負荷変動に応じて、抵抗値をＡＣ特性に係るゼロ点を消去するように設定される。
具体的には、可変抵抗素子ＲＶは、図１１に示すように、トランジスタＭＮ４２により構成され、トランジスタＭＮ４１のゲート電圧に基づいて、抵抗値をＡＣ特性に係るゼロ点を消去するように設定する。
より具体的には、トランジスタＭＮ４２は、図１１に示すようにドレインおよびゲートがトランジスタＭＮ４１のゲートに接続され、ソースが位相補償用キャパシタＣｃ１の一端に接続され、位相補償用キャパシタＣｃ１の他端がトランジスタＭＮ４１のソースおよび電源電圧（−ＶＤＤ）に接続されている。
以上の構成の動作は、第１〜第６実施形態と同様であるので説明を省略する。
なお、本発明は本実施形態に限られるものではなく、任意好適な改変が可能である。
このように負電源電圧を用いた場合であっても、本発明に係る機能を有する回路を構成することができ、負荷変動があった場合であっても、高品質の電圧を供給することができる。
また、負電圧電源を用いた回路構成は、上述した形態に限られるものではない。例えば第１〜第６実施形態に係る定電圧電源回路を、負電圧電源回路を用いるような回路構成をとることにより、本発明に係る機能を実現することができる。
このように負電源電圧を用いた場合であっても、本発明に係る機能を有する回路を構成することができ、負荷変動があった場合であっても、高品質の電圧を供給することができる。
また、負電圧電源を用いた回路構成は、上述した形態に限られるものではない。例えば第１〜第６実施形態に係る定電圧電源回路を、負電圧電源回路を用いるような回路構成をとることにより、本発明に係る機能を実現することができる。
本発明に係る定電圧電源回路は、負荷変動があった場合であっても、安定化した電圧を供給することができるので、例えば携帯型の通信装置や情報処理装置等に適用できる。
１…定電圧電源回路（低ドロップアウトレギュレータ回路）、１１…演算増幅回路（ＯＴＡ：Operational trans conductance amp）、１２…分圧回路、Ｃｃ１，Ｃｃ２…位相補償用キャパシタ、Ｃ…出力キャパシタ（平滑キャパシタ）、ｇｍ，ｇｍ１，ｇｍ２，ｇｍ３，ｇｍ１２…伝達コンダクタンス（トランスコンダクタンス），ＲＶ…可変抵抗、ＭＰ１…出力制御用トランジスタ。
Claims (9)
- 入力された制御信号および電源電圧に応じた電圧を出力する出力回路と、
前記出力回路による出力電圧と参照電圧との差に基づいて前記制御信号を出力する制御回路と、
前記出力回路と前記制御回路との間のノードと、前記電源電圧との間に、直列接続された位相補償用キャパシタおよび抵抗素子とを有し、
前記抵抗素子は、当該抵抗素子の抵抗値、前記出力回路の内部電流に応じて変動する伝達コンダクタンス、および位相補償用キャパシタのキャパシタンスにより規定される位相特性のゼロ点を消去するように、当該抵抗素子の抵抗値が設定されている
定電圧電源回路。 - 電源電圧と出力端子間に接続され、入力された制御信号および前記電源電圧に応じた電圧を出力する出力制御用トランジスタと、
前記出力制御用トランジスタによる出力電圧と参照電圧との差に基づいて前記制御信号を出力する制御回路と、
前記出力制御用トランジスタと前記制御回路との間のノードと、前記電源電圧との間に、直列接続された位相補償用キャパシタおよび抵抗素子とを有し、
前記抵抗素子は、当該抵抗素子の抵抗値、前記出力制御用トランジスタの内部電流に応じて変動する伝達コンダクタンス、および位相補償用キャパシタのキャパシタンスにより規定される位相特性のゼロ点を消去するように、当該抵抗素子の抵抗値を設定されている
定電圧電源回路。 - 前記抵抗素子は、前記抵抗素子の抵抗値、および前記伝達コンダクタンスの逆数に応じて、前記位相特性のゼロ点を消去するように、当該抵抗素子の抵抗値が設定されている
請求項１または２に記載の定電圧電源回路。 - 前記出力制御用トランジスタは、前記電源電圧と出力端子間にソース−ドレインが接続され、ゲートから入力された制御信号および前記電源電圧に応じた電圧を出力し、
前記抵抗素子は、前記出力制御用トランジスタのゲート電圧に基づいて、前記当該出力制御用トランジスタの伝達コンダクタンスの逆数と等しくなるように、当該抵抗素子の抵抗値が設定されている
請求項２に記載の定電圧電源回路。 - 前記抵抗素子は、前記電源電圧と前記位相補償用キャパシタとの間に接続され、前記出力制御用トランジスタのゲート電圧に基づいて、前記当該出力制御用トランジスタの伝達コンダクタンスの逆数と等しくなるように、内部抵抗値を設定するトランジスタを含む
請求項２に記載の定電圧電源回路。 - 前記出力制御用トランジスタのゲートと、前記抵抗素子としてのトランジスタのゲートが接続され、
前記出力制御用トランジスタおよび前記抵抗素子としてのトランジスタの伝達コンダクタンスが等しくなるように、前記抵抗素子としてのトランジスタのデバイスパラメータが設定されている
請求項５に記載の定電圧電源回路。 - 前記制御回路から出力される制御信号をバッファして、前記出力制御用トランジスタのゲートに入力するバッファ回路を有し、
前記抵抗素子は、前記バッファ回路を介した前記出力制御用トランジスタのゲート電圧に基づいて、前記位相特性のゼロ点を消去するように、当該抵抗素子の抵抗値が設定されている
請求項２に記載の定電圧電源回路。 - 前記出力端子と、前記制御回路内部のグランド基準のノードとの間に接続され、ミラー位相補償を行う第２の位相補償用キャパシタを含む
請求項２に記載の定電圧電源回路。 - 電源電圧と出力端子間に接続され、ゲートに入力された制御信号に応じた安定化された出力電圧を供給するＰ型ＭＯＳトランジスタと、
出力制御用トランジスタの出力電圧を分圧する分圧回路と、
前記分圧回路による出力電圧の分圧と、参照電圧に基づいて前記制御信号を生成する演算増幅回路と、
前記出力制御用トランジスタと、前記演算増幅回路との間のノードと、前記電源電圧との間に、直列接続された位相補償用キャパシタおよび抵抗素子とを有し、
前記抵抗素子は、当該抵抗素子の抵抗値、負荷に応じて変動する前記Ｐ型ＭＯＳトランジスタの伝達コンダクタンス、および位相補償用キャパシタのキャパシタンスにより規定される位相特性のゼロ点を消去するように、当該抵抗素子の抵抗値が設定されている
定電圧電源回路。
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-
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