JP2009003660A

JP2009003660A - ボルテージレギュレータ

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Publication number: JP2009003660A
Application number: JP2007163279A
Authority: JP
Inventors: Takashi Imura; 多加志井村
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2007-06-21
Filing date: 2007-06-21
Publication date: 2009-01-08
Anticipated expiration: 2027-06-21
Also published as: JP5008472B2; CN101329587B; CN101329587A; US20090021231A1; TW200919130A; US7932707B2; TWI437403B; KR20080112966A; KR101248338B1

Abstract

【課題】過渡応答特性が良いボルテージレギュレータを提供する。
【解決手段】 NMOS１６〜１７のドレイン電流の変化（ΔＩ）に基づいた電圧（ΔＩＲ）の２乗に基づいてPMOS２５及びNMOS２４はドレイン電流（PMOS２６のゲートに対する充放電電流）を流すので、充放電電流の最大値Imaxが大きくなり、PMOS２６のゲート電圧の遷移時間ｔが短くなり、ボルテージレギュレータの過渡応答特性が良くなる。
【選択図】図１

Description

本発明は、ボルテージレギュレータに関する。

従来のボルテージレギュレータについて説明する。図４は、従来のボルテージレギュレータを示す回路図である。

NMOS４６〜４７、PMOS４８〜４９、NMOS５３〜５４、PMOS５２及びPMOS５５は、差動増幅回路を構成する。この差動増幅回路では、NMOS４６〜４７のゲートが入力端子であり、PMOS５５及びNMOS５４のドレインが出力端子である。PMOS５５及びNMOS５４は、プッシュプル回路を構成する。NMOS４４〜４５は、カレントミラー回路を構成し、定電流特性を有し、定電流回路５８及びNMOS４４〜４５は、差動増幅回路への電流供給手段として機能する。

また、入力端子４２は、電源電圧である入力電圧Vinが入力される。PMOS５６は、入力電圧Vin及び差動増幅回路の出力電圧に基づき、所定の定電圧に制御された出力電圧Voutを出力端子４３に出力する。出力端子４３は、所定の定電圧に制御された出力電圧Voutを出力する。分圧回路５７は、出力端子４３の出力電圧Voutが入力され、その出力電圧Voutを分圧し、分圧電圧Vfbを出力する。定電流回路５８は、差動増幅回路に定電流Ibiasを供給する。基準電圧回路５９は、NMOS４６のゲートに基準電圧Vrefを印加する。差動増幅回路は、基準電圧Vrefと分圧電圧Vfbとが入力され、これらの差分電圧Vdiffの増幅を行い、差分電圧Vdiffに基づいた出力電圧Voutを出力する。この差動増幅回路は、基準電圧Vrefと分圧電圧Vfbとが等しくなるようPMOS５６のゲート電圧を制御することにより、出力電圧Voutが所定の定電圧になるよう制御している（例えば、特許文献１参照）。

ここで、PMOS４８〜４９、PMOS５２及びPMOS５５の特性は同一であり、NMOS４６〜４７の特性は同一であり、NMOS５３〜５４によるカレントミラー回路のミラー比は１：１であるとする。

基準電圧Vrefと分圧電圧Vfbとの差分電圧Vdiffが０になる場合、NMOS４６〜４７のゲート電圧の値は同一になり、NMOS４６〜４７のドレイン電流の値も同一になる。よって、このドレイン電流の値と、PMOS４８〜４９、PMOS５２及びPMOS５５のドレイン電流の値は同一になり、NMOS５３〜５４のドレイン電流の値も同一になる。それぞれのドレイン電流は、NMOS４５のドレイン電流Itailの半分の電流である。

次に、各トランジスタのドレイン電流について説明する。図５は、従来の各トランジスタのドレイン電流を示す図である。

図５の（Ａ）は、差分電圧Vdiffと差動増幅回路の入力段のトランジスタであるNMOS４６〜４７のドレイン電流の絶対値との関係を示している。差分電圧Vdiffが０になる場合、NMOS４６〜４７のドレイン電流の値は同一であり、それぞれのドレイン電流はNMOS４５のドレイン電流Itailの半分の電流である。差分電圧Vdiffが変動すると、NMOS４６〜４７における一方のMOSのドレイン電流の絶対値が増え、その分、他方のMOSのドレイン電流の絶対値が減る。

図５の（Ｂ）は、差分電圧VdiffとPMOS５５及びNMOS５４のドレイン電流の絶対値（出力トランジスタであるPMOS５６のゲートに対する充放電電流の絶対値）との関係を示している。差分電圧Vdiffが０になる場合、PMOS５５及びNMOS５４のドレイン電流の値は同一であり、それぞれのドレイン電流はNMOS４５のドレイン電流Itailの半分の電流である。差分電圧Vdiffが変動すると、PMOS５５及びNMOS５４における一方のMOSのドレイン電流の絶対値が増え、その分、他方のMOSのドレイン電流の絶対値が減る。このドレイン電流（PMOS５６のゲートに対する充放電電流）の最大値Imaxは、NMOS４５のドレイン電流Itailの値になっている。
特開２００１−２７３０４２号公報（図２）

ここで、携帯電子機器などの電子機器は、内部の電子回路が低消費電力で動作する待機状態と待機状態以外の通常動作状態との２つの状態を持つことにより、消費電力を低くすることがある。よって、電子機器に電源電圧を供給するボルテージレギュレータも、消費電力を低くすることがある。

しかし、一般的なボルテージレギュレータにおいて、消費電力が低くなると、過渡応答特性が悪くなってしまう。

本発明は、上記課題に鑑みてなされ、過渡応答特性が良いボルテージレギュレータを提供する。

本発明は、上記課題を解決するため、ボルテージレギュレータにおいて、入力電圧が入力される入力端子と、前記入力電圧及び差動増幅回路の出力電圧に基づき、所定の定電圧に制御された出力電圧を出力端子に出力する出力トランジスタと、前記出力電圧を出力する前記出力端子と、前記出力電圧が入力され、前記出力電圧を分圧し、分圧電圧を出力する分圧回路と、前記差動増幅回路に定電流を供給する定電流回路と、基準電圧を発生する基準電圧回路と、入力段のトランジスタに前記基準電圧と前記分圧電圧とが入力され、前記入力段のトランジスタのドレイン電流の変化に基づいた電圧の２乗に基づいて前記出力トランジスタのゲートに対する充放電電流を流し、前記基準電圧と前記分圧電圧とが等しくなるよう前記出力トランジスタのゲート電圧を制御することにより、前記出力電圧が前記所定の定電圧になるよう制御する前記差動増幅回路と、を備えていることを特徴とするボルテージレギュレータを提供する。

本発明では、差動増幅回路が入力段のトランジスタのドレイン電流の変化に基づいた電圧の２乗に基づいて出力トランジスタのゲートに対する充放電電流を流すので、充放電電流の最大値が大きくなり、出力トランジスタのゲート電圧の遷移時間が短くなり、ボルテージレギュレータの過渡応答特性が良くなる。

以下、本発明の実施形態を、図面を参照して説明する。

まず、ボルテージレギュレータの構成について説明する。図１は、ボルテージレギュレータを示す回路図である。

ボルテージレギュレータは、接地端子１１、入力端子１２、出力端子１３、NMOS１４〜１７、抵抗２０〜２１、NMOS２３〜２４、PMOS１８〜１９、PMOS２２、PMOS２５〜２６、分圧回路２７、定電流回路２８及び基準電圧回路２９を備えている。

入力端子１２とNMOS１４のドレインとの間に、定電流回路２８が設けられている。NMOS１４は、ソースが接地端子１１に接続され、ゲートがドレイン及びNMOS１５のゲートに接続されている。NMOS１５は、ソースが接地端子１１に接続され、ドレインがNMOS１６〜１７のソースに接続されている。接地端子１１とNMOS１６のゲートとの間に、基準電圧回路２９が設けられている。NMOS１６は、ドレインがPMOS１８のドレインに接続されている。NMOS１７は、ゲートが分圧回路２７に接続され、ドレインがPMOS１９のドレインに接続されている。PMOS１８は、ゲートがPMOS１９のゲートに接続され、ソースが入力端子１２に接続されている。PMOS１９は、ソースが入力端子１２に接続されている。PMOS１８のゲートとドレインとの間に、抵抗２０が設けられ、PMOS１９のゲートとドレインとの間に、抵抗２１が設けられている。

PMOS２２は、ゲートがPMOS１８のドレインに接続され、ソースが入力端子１２に接続され、ドレインがNMOS２３のドレインに接続されている。NMOS２３は、ゲートがNMOS２４のゲートに接続され、ソースが接地端子１１に接続され、ドレインがゲートに接続されている。NMOS２４は、ソースが接地端子１１に接続され、ドレインがPMOS２５のドレインに接続されている。PMOS２５は、ゲートがPMOS１９のドレインに接続され、ソースが入力端子１２に接続されている。出力端子１３と接地端子１１との間に、分圧回路２７が設けられている。PMOS２６は、ゲートがPMOS２５のドレインに接続され、ソースが入力端子１２に接続され、ドレインが出力端子１３に接続されている。

ここで、NMOS１６〜１７、PMOS１８〜１９、抵抗２０〜２１、NMOS２３〜２４、PMOS２２及びPMOS２５は、差動増幅回路を構成する。この差動増幅回路では、NMOS１６〜１７のゲートが入力端子であり、PMOS２５及びNMOS２４のドレインが出力端子である。PMOS２５及びNMOS２４は、プッシュプル回路を構成する。NMOS１４〜１５は、カレントミラー回路を構成し、定電流特性を有し、定電流回路２８及びNMOS１４〜１５は、差動増幅回路への電流供給手段として機能する。

また、入力端子１２は、電源電圧である入力電圧Vinが入力される。出力トランジスタであるPMOS２６は、入力電圧Vin及び差動増幅回路の出力電圧に基づき、所定の定電圧に制御された出力電圧Voutを出力端子１３に出力する。出力端子１３は、出力電圧Voutを出力する。分圧回路２７は、出力端子１３の出力電圧Voutが入力され、その出力電圧Voutを分圧し、分圧電圧Vfbを出力する。定電流回路２８は、差動増幅回路に定電流Ibiasを供給する。基準電圧回路２９は、基準電圧Vrefを発生し、NMOS１６のゲートに基準電圧Vrefを印加する。差動増幅回路は、入力段のトランジスタに基準電圧Vrefと分圧電圧Vfbとが入力され、これらの差分電圧Vdiffの増幅を行い、差分電圧Vdiffに基づいた出力電圧をPMOS２６のゲートに出力する。この差動増幅回路は、基準電圧Vrefと分圧電圧Vfbとが等しくなるようPMOS２６のゲート電圧を制御することにより、出力電圧Voutが所定の定電圧になるよう制御している。

次に、ボルテージレギュレータの動作について説明する。

ここで、PMOS１８〜１９、PMOS２２及びPMOS２５の特性は同一であり、NMOS１６〜１７の特性は同一であり、NMOS２３〜２４によるカレントミラー回路のミラー比は１：１であるとする。

基準電圧Vrefと分圧電圧Vfbとの差分電圧Vdiffが０になる場合、NMOS１６〜１７のゲート電圧の値は同一になり、NMOS１６〜１７のドレイン電流の値も同一になる。カレントミラー回路により、PMOS１８〜１９のドレイン電流の値は同一である。それぞれのドレイン電流は、NMOS１５のドレイン電流Itailの半分の電流である。接続点Ａ及び接続点Ｂの電圧の値は同一になるので、接続点Ａと接続点Ｂとの間の抵抗２０〜２１に電流が流れない。よって、接続点Ａ、接続点Ｂ及び接続点Ｃの電圧の値は同一になる。この時、PMOS１８〜１９、PMOS２２及びPMOS２５のゲート・ソース間電圧の値は同一になり、PMOS１８〜１９、PMOS２２及びPMOS２５のドレイン電流の値も同一になる。PMOS１８〜１９、PMOS２２及びPMOS２５は、それぞれ電流Itail／２を流すので、差動増幅回路は、電流２Itailを流すことになる。

出力電流が過渡的に変動し、出力電圧Voutが所定電圧よりも低くなると、NMOS１７のゲート電圧はNMOS１６のゲート電圧よりも低くなり、NMOS１７のドレイン電流はNMOS１６のドレイン電流よりも電流２ΔＩだけ少なくなる。この時、NMOS１７のドレイン電流が電流ΔＩだけ少なくなり、NMOS１６のドレイン電流が電流ΔＩだけ多くなっている。ここで、抵抗２０及び抵抗２１の値は同一であるので、接続点Ｃの電圧は変化せず、PMOS１８〜１９のゲート電圧も変化しないので、PMOS１８〜１９のドレイン電流も変化しない。また、カレントミラー回路により、PMOS１８〜１９のドレイン電流の値は同一である。よって、前述の電流２ΔＩは接続点Ｂから接続点Ａに流れる。抵抗２０〜２１の値を抵抗値Ｒとすると、抵抗２０〜２１で電圧降下が発生するので、接続点Ｂの電圧は電圧ΔＩＲだけ高くなり、PMOS２５のゲート・ソース電圧は電圧ΔＩＲだけ低くなり、また、接続点Ａの電圧は電圧ΔＩＲだけ低くなり、PMOS２２のゲート・ソース電圧は電圧ΔＩＲだけ高くなる。ここで、PMOS２２及びPMOS２５は飽和領域で動作していて、PMOS２２及びPMOS２５におけるドレイン電流はゲート・ソース間電圧の２乗に比例する。よって、PMOS２５のドレイン電流は電圧ΔＩＲの２乗に比例して少なくなり、PMOS２２及びNMOS２３〜２４のドレイン電流は電圧ΔＩＲの２乗に比例して多くなる。PMOS２２のドレイン電流は、NMOS２３〜２４によるカレントミラー回路を介し、PMOS２５及びNMOS２４をプッシュプル動作させる。よって、PMOS２５のドレイン電圧、NMOS２４のドレイン電圧及びPMOS２６のゲート電圧が低くなり、PMOS２６のドレイン電流（出力電流）が多くなり、出力電圧Voutが高くなる。

出力電流が過渡的に変動し、出力電圧Voutが所定電圧よりも高くなると、NMOS１７のゲート電圧はNMOS１６のゲート電圧よりも高くなり、NMOS１７のドレイン電流はNMOS１６のドレイン電流よりも電流２ΔＩだけ多くなる。前述の電流２ΔＩは接続点Ａから接続点Ｂに流れる。接続点Ｂの電圧は電圧ΔＩＲだけ低くなり、PMOS２５のゲート・ソース電圧は電圧ΔＩＲだけ高くなり、また、接続点Ａの電圧は電圧ΔＩＲだけ高くなり、PMOS２２のゲート・ソース電圧は電圧ΔＩＲだけ低くなる。PMOS２５のドレイン電流は電圧ΔＩＲの２乗に比例して多くなり、PMOS２２及びNMOS２３〜２４のドレイン電流は電圧ΔＩＲの２乗に比例して少なくなる。よって、PMOS２５のドレイン電圧、NMOS２４のドレイン電圧及びPMOS２６のゲート電圧が高くなり、PMOS２６のドレイン電流（出力電流）が少なくなり、出力電圧Voutが低くなる。

次に、各トランジスタのドレイン電流について説明する。図２は、各トランジスタのドレイン電流を示す図である。

図２の（Ａ）は、差分電圧Vdiffと差動増幅回路の入力段のトランジスタであるNMOS１６〜１７のドレイン電流の絶対値との関係を示している。差分電圧Vdiffが０になる場合、NMOS１６〜１７のドレイン電流の値は同一であり、それぞれのドレイン電流はNMOS１５のドレイン電流Itailの半分の電流である。差分電圧Vdiffが変動すると、NMOS１６〜１７における一方のMOSのドレイン電流の絶対値が増え、その分、他方のMOSのドレイン電流の絶対値が減る。

図２の（Ｂ）は、差分電圧VdiffとPMOS２５及びNMOS２４のドレイン電流の絶対値（出力トランジスタであるPMOS２６のゲートに対する充放電電流の絶対値）との関係を示している。差分電圧Vdiffが０になる場合、PMOS２５及びNMOS２４のドレイン電流の値は同一であり、それぞれのドレイン電流はNMOS１５のドレイン電流Itailの半分の電流である。差分電圧Vdiffが変動すると、PMOS２５及びNMOS２４における一方のMOSのドレイン電流の絶対値が増え、その分、他方のMOSのドレイン電流の絶対値が減る。このドレイン電流（PMOS２６のゲートに対する充放電電流）の最大値Imaxは、NMOS１５のドレイン電流Itailの値よりも大きな値になっている。

ここで、PMOS２６において、ゲートに比較的大きなゲート寄生容量が存在するので、ゲート電圧の遷移に一定の遷移時間が発生する。ゲート電圧の遷移幅をΔＶｇ、ゲート寄生容量をＣｇ、ゲートに対する充放電電流の最大値をImaxとすると、ゲート電圧の遷移時間ｔは、
ｔ＝ΔＶｇ×Ｃｇ／Imax
によって算出される。ゲート電圧の遷移幅ΔＶｇは出力電流及び出力電圧Voutの変動幅によって定まり、ゲート寄生容量ＣｇはPMOS２６のドライブ能力及びゲート絶縁膜の膜厚によって定まるので、ゲートに対する充放電電流の最大値Imaxが大きくなれば、ゲート電圧の遷移時間ｔは短くなり、ボルテージレギュレータの過渡応答特性は良くなる。

このようにすると、NMOS１６〜１７のドレイン電流の変化（ΔＩ）に基づいた電圧（ΔＩＲ）の２乗に基づいてPMOS２５及びNMOS２４はドレイン電流（PMOS２６のゲートに対する充放電電流）を流すので、充放電電流の最大値Imaxが大きくなり、PMOS２６のゲート電圧の遷移時間ｔが短くなり、ボルテージレギュレータの過渡応答特性が良くなる。すると、負荷の状態が遷移する遷移時において、出力電流が過渡的に変動しても、ボルテージレギュレータは過渡応答特性が良くて正常に動作でき、ボルテージレギュレータの出力電圧Voutは所定の定電圧になる。

また、ボルテージレギュレータの過渡応答特性が良くなった分、消費電力が抑制されても良くなる。

なお、図１では、定電流回路２８及びNMOS１４〜１５が差動増幅回路への電流供給手段になっているが、図３に示すように、定電流回路３２〜３３及び抵抗３１が電流供給手段になってもよい。

また、図示しないが、トランジスタが追加されることにより、NMOS２３〜２４によるカレントミラー回路はウィルソン型カレントミラー回路やカスコードカレントミラー回路になってもよい。

ボルテージレギュレータを示す回路図である。各トランジスタのドレイン電流を示す図である。ボルテージレギュレータを示す回路図である。従来のボルテージレギュレータを示す回路図である。従来の各トランジスタのドレイン電流を示す図である。

符号の説明

１１接地端子１２入力端子
１３出力端子１４〜１７、２３〜２４ NMOS
２０〜２１抵抗１８〜１９、２２、２５〜２６ PMOS
２７分圧回路２８定電流回路
２９基準電圧回路Ａ、Ｂ、Ｃ接続点

Claims

ボルテージレギュレータにおいて、
入力電圧が入力される入力端子と、
前記入力電圧及び差動増幅回路の出力電圧に基づき、所定の定電圧に制御された出力電圧を出力端子に出力する出力トランジスタと、
前記出力電圧を出力する前記出力端子と、
前記出力電圧が入力され、前記出力電圧を分圧し、分圧電圧を出力する分圧回路と、
前記差動増幅回路に定電流を供給する定電流回路と、
基準電圧を発生する基準電圧回路と、
入力段のトランジスタに前記基準電圧と前記分圧電圧とが入力され、前記入力段のトランジスタのドレイン電流の変化に基づいた電圧の２乗に基づいて前記出力トランジスタのゲートに対する充放電電流を流し、前記基準電圧と前記分圧電圧とが等しくなるよう前記出力トランジスタのゲート電圧を制御することにより、前記出力電圧が前記所定の定電圧になるよう制御する前記差動増幅回路と、
を備えていることを特徴とするボルテージレギュレータ。
前記差動増幅回路は、
ゲートが前記基準電圧回路に接続され、ソースが前記定電流回路に接続された、第一の第一導電型トランジスタと、
ゲートが前記分圧回路に接続され、ソースが前記定電流回路に接続された、第二の第一導電型トランジスタと、
ソースが前記入力端子に接続され、ドレインが前記第一の第一導電型トランジスタのドレインに接続された、第一の第二導電型トランジスタと、
ゲートが前記第一の第二導電型トランジスタのゲートに接続され、ソースが前記入力端子に接続され、ドレインが前記第二の第一導電型トランジスタのドレインに接続された、第二の第二導電型トランジスタと、
一端が前記第一の第二導電型トランジスタのゲートに接続され、他端が前記第一の第二導電型トランジスタのドレインに接続された、第一抵抗と、
一端が前記第二の第二導電型トランジスタのゲートに接続され、他端が前記第二の第二導電型トランジスタのドレインに接続された、第二抵抗と、
ゲートが前記第一抵抗の他端に接続され、ソースが前記入力端子に接続された、第三の第二導電型トランジスタと、
ゲートがドレインに接続され、ソースが接地端子に接続され、ドレインが前記第三の第二導電型トランジスタのドレインに接続された、第三の第一導電型トランジスタと、
ゲートが前記第三の第一導電型トランジスタのゲートに接続され、ソースが前記接地端子に接続され、ドレインが前記出力トランジスタのゲートに接続された、第四の第一導電型トランジスタと、
ゲートが前記第二抵抗の他端に接続され、ソースが前記入力端子に接続され、ドレインが前記出力トランジスタのゲートに接続された、第四の第二導電型トランジスタと、
を有していることを特徴とする請求項１記載のボルテージレギュレータ。
前記差動増幅回路は、
ゲートが前記基準電圧回路に接続され、ソースが前記定電流回路に接続された、第一の第一導電型トランジスタと、
ゲートが前記分圧回路に接続され、ソースが前記定電流回路に接続された、第二の第一導電型トランジスタと、
ソースが前記入力端子に接続され、ドレインが前記第一の第一導電型トランジスタのドレインに接続された、第一の第二導電型トランジスタと、
ゲートが前記第一の第二導電型トランジスタのゲートに接続され、ソースが前記入力端子に接続され、ドレインが前記第二の第一導電型トランジスタのドレインに接続された、第二の第二導電型トランジスタと、
一端が前記第一の第二導電型トランジスタのゲートに接続され、他端が前記第一の第二導電型トランジスタのドレインに接続された、第一抵抗と、
一端が前記第二の第二導電型トランジスタのゲートに接続され、他端が前記第二の第二導電型トランジスタのドレインに接続された、第二抵抗と、
ゲートが前記第一抵抗の他端に接続され、ソースが前記入力端子に接続された、第三の第二導電型トランジスタと、
二つの端子を持ち、一端に前記第三の第二導電型トランジスタのドレイン電流に基づいたカレントミラー電流が流れ、他端が前記カレントミラー電流に基づいた電流を前記出力トランジスタのゲートに流すカレントミラー回路と、
ゲートが前記第二抵抗の他端に接続され、ソースが前記入力端子に接続され、ドレインが前記出力トランジスタのゲートに接続された、第四の第二導電型トランジスタと、
を有していることを特徴とする請求項１記載のボルテージレギュレータ。