TWI652904B - 高速內遲滯型比較器 - Google Patents

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Abstract

一種高速內遲滯型比較器。高速內遲滯型比較器的差動放大器的主動負載的電晶體控制端設置有阻抗提供單元，以提高電晶體工作在主動區時的增益，加快高速內遲滯型比較器的響應速度。

Description

高速內遲滯型比較器
本發明是有關於一種比較器，且特別是有關於一種高速內遲滯型比較器。
在數種不同的類比/數位轉換器(A/D Converter)電路中(例如Flash ADC、Interpolation ADC、Pipeline ADC及Two Step ADC)以及高速的信號接收器(high-speed receiver for RX signal)，常會需要高速的比較器電路，以因應目前數位電路之高速操作的要求。一般來說，高傳輸速率的輸入信號中的信號成分與雜訊成份的信號振幅差異較小，為了使比較器能對應輸入信號中的信號成分輸出正確的比較結果，通常可藉由增大比較器中的電流源的電流或於比較器電路中另外設置預緩衝器來達到目的。然習知的技術方案具有功率消耗大、成本高以及增加電路面積等問題。
本發明提供一種高速內遲滯型比較器，可正確地獲取高傳輸速率的輸入信號中的信號成分，而不會有功率消耗大、成本高以及增加電路面積等問題。
本發明的高速內遲滯型比較器包括差動放大器，差動放大器的主動負載耦接差動放大器的電源端以及輸出端。主動負載包括第一電晶體至第四電晶體、第一阻抗提供單元以及第二阻抗提供單元。第一電晶體的第一端與第二端分別耦接差動放大器的電源端與差動放大器的第一輸出端。第二電晶體的第一端與第二端分別耦接差動放大器的電源端與差動放大器的第二輸出端，第二電晶體的控制端更耦接第一電晶體的第二端。第一阻抗提供單元耦接於第一電晶體的控制端與第二電晶體的控制端之間，第一阻抗提供單元用以提供第一阻抗。第三電晶體的第一端與第二端分別耦接差動放大器的電源端與差動放大器的第二輸出端。第四電晶體的第一端與第二端分別耦接差動放大器的電源端與差動放大器的第一輸出端，第四電晶體的控制端更耦接第三電晶體的第二端。第二阻抗提供單元耦接於第三電晶體的控制端與第四電晶體的控制端之間，第二阻抗提供單元用以提供第二阻抗。
在本發明的一實施例中，上述的第一阻抗提供單元以及第二阻抗提供單元使得差動放大器的一輸出阻抗於小信號模型中具有電感性負載的特性。
在本發明的一實施例中，上述的第一阻抗提供單元與第二阻抗提供單元分別包括電阻。
在本發明的一實施例中，上述的第一阻抗提供單元與第二阻抗提供單元分別包括電晶體。
在本發明的一實施例中，上述的差動放大器更包括差動對，其耦接主動負載以及差動放大器的電流端，接收差動輸入信號。
在本發明的一實施例中，上述的差動輸入信號的傳輸速率大於等於6Gb/s。
在本發明的一實施例中，上述的高速內遲滯型比較器更包括，電流源電路，其耦接差動放大器的電流端。
在本發明的一實施例中，上述的高速內遲滯型比較器更包括，輸出级電路，其耦接差動放大器的第一輸出端與差動放大器的第二輸出端，依據差動放大器的第一輸出端與差動放大器的第二輸出端的信號於差動放大器的輸出端輸出比較信號。
基於上述，本發明的實施例藉由在差動放大器的主動負載的電晶體控制端設置阻抗提供單元，可使電晶體帶有電感的特性以提高主動負載的電晶體工作在主動區時的高頻阻抗，因而增加高速內遲滯型比較器的高頻增益與加快其響應速度，對應高傳輸速率的輸入信號輸出正確的比較結果，而不會有功率消耗大、成本高以及增加電路面積等問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明的實施例的一種高速內遲滯型比較器的示意圖，請參照圖1。高速內遲滯型比較器可例如包括差動放大器102、電流源電路104以及輸出级電路106。其中差動放大器102可例如包括主動負載以及差動對，主動負載可例如包括電晶體M1~M4以及阻抗提供單元IM1、IM2，而差動對則可例如包括電晶體M5與M6。在本實施例中，電晶體M1~M4為P型電晶體，電晶體M5與M6為N型電晶體，此外，阻抗提供單元IM1、IM2可例如分別以電阻R1、R2來實施，在部分實施例中，阻抗提供單元IM1、IM2可例如以電晶體來實施。其中，電晶體M1耦接於電源電壓VDD(亦即耦接差動放大器102的電源端以接收電源電壓VDD)與差動放大器102的第一輸出端之間，電晶體M1的控制端(閘極)透過阻抗提供單元IM1耦接至電晶體M2的閘極。電晶體M2耦接於電源電壓VDD與差動放大器102的第二輸出端之間，且電晶體M2的閘極更耦接至差動放大器102的第一輸出端。電晶體M3耦接於電源電壓VDD與差動放大器102的第二輸出端之間，電晶體M3的閘極透過阻抗提供單元IM2耦接至電晶體M4的閘極。電晶體M4耦接於電源電壓VDD與差動放大器102的第一輸出端之間，且電晶體M4的閘極更耦接至差動放大器102的第二輸出端。此外，差動對中的電晶體M5耦接於電晶體M1與差動放大器102的電源端(亦即耦接至電流源電路104)之間，電晶體M6則耦接於電晶體M3與差動放大器102的電源端之間，電晶體M5與M6的閘極用以接收差動輸入信號Vi1與Vi2。其中差動輸入信號Vi1與Vi2可例如為應用於序列先進附件(Serial Advanced Technology Attachment, SATA)標準的信號，然並不以此為限，差動輸入信號Vi1與Vi2亦可例如為其它傳輸速率大於等於6Gb/s的信號或小於6Gb/s的信號。
在本實施例中，電流源電路104可包括電晶體M7，其耦接於差動放大器102的電源端與接地之間，電晶體M7的閘極則用以接收偏壓電壓Vb。此外，本實施例的輸出级電路可包括電晶體M8~M11，其中電晶體M8、M10為P型電晶體，電晶體M9、M11為N型電晶體，電晶體M8、M9串接於電源電壓VDD與接地之間，電晶體M8的閘極耦接差動放大器102的第一輸出端，電晶體M9的閘極耦接電晶體M11的閘極且與電晶體M9的汲極相耦接。電晶體M10與M11耦接於電源電壓VDD與接地之間，電晶體M10的閘極耦接差動放大器102的第二輸出端，且電晶體M10與M11的共同接點作為高速內遲滯型比較器的輸出端。
高速內遲滯型比較器可比較差動放大器102所接收的差動輸入信號Vi1、Vi2，而於其輸出端輸出比較信號Vout。其中，藉由在差動放大器102的主動負載的電晶體M1與M3的閘極分別設置阻抗提供單元IM1與IM2，以提高電晶體M6工作在主動區時的高頻增益，加快高速內遲滯型比較器的響應速度，而對應高傳輸速率的輸入信號輸出正確的比較結果，因此不需如習知技術般增大電流源的電流或設置預緩衝器，不會產生功率消耗大、成本高以及增加電路面積等問題。值得注意的是，在部分實施例中，高速內遲滯型比較器亦可應用於傳輸速率低於6Gb/s的輸入信號，同樣具有提高高速內遲滯型比較器的響應速度的效果。
圖2是依照本發明一實施例的電晶體與阻抗提供單元構成的電路的小訊號模型與簡化網路的示意圖，請參照圖2。圖2為電晶體M3與電阻R2所構成的電路的小信號模型，其中依據克西荷夫電流定律與克西荷夫電壓定律可分別得到下列式(1)與式(2)： (1) (2)
其中C GS為電晶體M3的閘極與源極間的寄生電容，V1為電容C GS上的跨壓，gm為電晶體M3的轉導，Ix為測試電流，Vx為測試電壓。由式(1)與式(2)可得出差動放大器102的輸出端的等效阻抗Zout如式(3)所示： (3)
此外，簡化網路可包括電阻RA、RB以及電感L，其中電阻RB與並聯的電阻RA、電感L進行串聯，簡化網路的等效阻抗為Zout。其中電阻RA、RB以及電感L可以下列式子表示： (4) (5) (6)
上述式(3)為經拉普拉斯轉換運算(Laplace transformation)後的輸出電阻的特性方程式，其中在分子具有一個極點，且在分母具有一個零點。其中當s等於0時，等效阻抗Zout的電阻值等於1/gm，而當s等於無窮大時，等效阻抗Zout的電阻值等於R2。此外，若電阻R2的電阻值遠大於1/gm，等效阻抗Zout將具有電感性負載的特性，也就是說等效阻抗Zout會隨著頻率增加而增加。因此，當高速內遲滯型比較器接收高傳輸速率時，差動放大器102的輸出端將相對地具有較大高頻電阻值的等效阻抗Zout，如此可有效提高電晶體M6工作在主動區時的增益，進而加快高速內遲滯型比較器的響應速度，而輸出正確的比較結果。
在部分實施例中，高速內遲滯型比較器的輸出端可耦接至數位邏輯電路，如圖3所示，圖3實施例的數位邏輯電路為由串接的兩個反相器A1與A2所構成，其中反相器A1的輸入端用以接收比較信號Vout，反相器A2的輸出端則用以輸出經兩次反相處理後的輸出信號Vout2。圖4A是依照本發明一實施例的差動輸入信號的波形示意圖，圖4B是依照本發明實施例與習知技術的高速內遲滯型比較器輸出信號的波形示意圖，圖4C是依照本發明實施例與習知技術的數位邏輯電路輸出信號的波形示意圖，請參照圖4A~圖4C。如圖4A所示，在本實施例中，輸入信號Vi1與Vi2互為反相信號，而在圖4B中，Vout’為未設置阻抗提供單元IM1、IM2的習知技術的比較器所輸出的比較信號，由圖4B可看出，本實施例的高速內遲滯型比較器藉由在電晶體M1與M3的閘極分別設置阻抗提供單元IM1與IM2可響應高傳輸速率的差動輸入信號Vi1與Vi2正確地輸出全擺幅的波形，而習知技術的比較器則無法響應高傳輸速率的差動輸入信號Vi1與Vi2輸出全擺幅的波形。此外，習知技術的比較器輸出的比較信號Vout’的在經由反相器A1與A2的反相處理後，其振幅更進一步衰減至接近0V(Vout2’)，而無法輸出正確的波形，而本實施例的高速內遲滯型比較器輸出的比較信號Vout經由反相器A1與A2的反相處理後，則仍可保持全擺幅的輸出，且保有50%的工作週期(Vout2)，而可確保輸出正確的資料。
此外，本實施例的高速內遲滯型比較器除了具有上述優點外，更可提高比較器在線性區操作時的頻寬，並且可改善輸入信號的頻率對比較器的門檻電壓的影響。如圖5與圖6所示，在圖5中，曲線Cuv1為對應本實施例的高速內遲滯型比較器的頻率響應曲線，而曲線Cuv1’為對應習知技術的比較器的頻率響應曲線，由圖5可看出本實施例的高速內遲滯型比較器明顯具有較佳的頻寬表現。此外，在圖6中，Vth代表本實施例的高速內遲滯型比較器的門檻電壓，而Vth’代表習知技術的比較器的門檻電壓，門檻電壓是指輸入電壓差須大於此值才能使比較器經過數位邏輯電路的輸出結果為正確。由圖6可看出本實施例的高速內遲滯型比較器輸入信號的傳輸頻率自1.5GHz增加至6GHz時所對應的門檻電壓變化值小於習知技術的比較器的門檻電壓變化值，因此本實施例的高速內遲滯型比較器的特性較習知技術的比較器更接近理想的比較器。
值得注意的是，高速內遲滯型比較器所包括的差動放大器102、電流源電路104以及輸出级電路106的實施方式並不以上述實施例為限。舉例來說，圖7是依照本發明另一實施例的一種高速內遲滯型比較器的示意圖，請參照圖7。在本實施例中，差動放大器102、電流源電路104以及輸出级電路106可利用與圖1實施例不同類型的電晶體來實施，舉例來說，在本實施例中主動負載可利用N型電晶體Q1~Q4來實施，差動對可利用P型電晶體Q5與Q6來實施，電流源電路104可利用P型電晶體Q7來實施，輸出级電路106可利用P型電晶體Q8、Q10以及N型電晶體Q9、Q11來實施。由於本實施例與圖1實施例的實施方式的不同之處僅在於改變電晶體的類型(亦即將P型電晶體與N型電晶體分別改為N型電晶體與P型電晶體)，整體的電路架構與圖1實施例類似，本領域具通常知識者應可依據上述實施例以及圖式的內容理解其實施方式，因此在此不再贅述其耦接關係。
類似於圖2實施例，圖8是依照本發明另一實施例的電晶體與阻抗提供單元構成的電路的小訊號模型與簡化網路的示意圖，請參照圖8，圖8為電晶體Q3與電阻R2所構成的電路的小信號模型，且依據克西荷夫電流定律與克西荷夫電壓定律也可得到如式(1)、式(2)的關係式，差動放大器102的第二輸出端的等效阻抗Zout也可如式(3)所示。因此，本實施例的差動放大器102的等效阻抗Zout亦與圖1實施例的差動放大器102的等效阻抗Zout相同，可具有電感性負載的特性，而可有效提高電晶體Q6工作在主動區時的高頻增益，進而加快高速內遲滯型比較器的響應速度，輸出正確的比較結果。此外，本實施例的簡化網路結構與圖2實施例的簡化網路結構相同，如圖8所示，電阻RB與並聯的電阻RA、電感L進行串聯，簡化網路的等效阻抗為Zout，其中電阻RA、RB以及電感L亦可以上述式(4)、式(5)以及式(6)表示，在此不再贅述。
綜上所述，本發明的實施例藉由在差動放大器的主動負載的電晶體控制端設置阻抗提供單元，可使電晶體帶有電感的特性以提高主動負載的電晶體工作在主動區時的高頻阻抗，因而增加高速內遲滯型比較器的高頻增益與加快其響應速度，對應高傳輸速率的輸入信號輸出正確的比較結果，而不會有功率消耗大、成本高以及增加電路面積等問題，此外更具有提高高速內遲滯型比較器在線性區操作時的頻寬，以及改善輸入信號的頻率對比較器的門檻電壓的影響的優點。
102‧‧‧差動放大器
104‧‧‧電流源電路
106‧‧‧輸出级電路
M1~M11、Q1~Q11‧‧‧電晶體
IM1、IM2‧‧‧阻抗提供單元
VDD‧‧‧電源電壓
Vb‧‧‧偏壓電壓
Vout、Vout’‧‧‧比較信號
R1、R2、RA、RB‧‧‧電阻
CGS‧‧‧電容
V1‧‧‧電壓
Vx‧‧‧測試電壓
gm‧‧‧轉導
Ix‧‧‧測試電流
Zout‧‧‧阻抗
A1、A2‧‧‧反相器
Vout2、Vout2’‧‧‧輸出信號
Cuv1、Cuv1’‧‧‧曲線
Vth、Vth’ ‧‧‧門檻電壓
圖1是依照本發明的實施例的一種高速內遲滯型比較器的示意圖。 圖2是依照本發明一實施例的電晶體與阻抗提供單元構成的電路的小訊號模型與簡化網路的示意圖。 圖3是依照本發明一實施例的數位邏輯電路的電路示意圖。 圖4A是依照本發明一實施例的差動輸入信號的波形示意圖。 圖4B是依照本發明實施例與習知技術的高速內遲滯型比較器輸出信號的波形示意圖。 圖4C是依照本發明實施例與習知技術的數位邏輯電路輸出信號的波形示意圖 圖5是依照本發明一實施例的高速內遲滯型比較器與習知比較器的頻率響應的示意圖。 圖6是依照本發明一實施例的高速內遲滯型比較器與習知比較器的門檻電壓的示意圖。 圖7是依照本發明另一實施例的一種高速內遲滯型比較器的示意圖。 圖8是依照本發明另一實施例的電晶體與阻抗提供單元構成的電路的小訊號模型與簡化網路的示意圖。

Claims (8)

  1. 一種高速內遲滯型比較器，包括： 一差動放大器，包括： 一主動負載，耦接該差動放大器的電源端以及輸出端，該主動負載包括： 一第一電晶體，其第一端與第二端分別耦接該差動放大器的電源端與該差動放大器的第一輸出端； 一第二電晶體，其第一端與第二端分別耦接該差動放大器的電源端與該差動放大器的第二輸出端，該第二電晶體的控制端更耦接該第一電晶體的第二端； 一第一阻抗提供單元，耦接於該第一電晶體的控制端與該第二電晶體的控制端之間，提供一第一阻抗； 一第三電晶體，其第一端與第二端分別耦接該差動放大器的電源端與該差動放大器的第二輸出端； 一第四電晶體，其第一端與第二端分別耦接該差動放大器的電源端與該差動放大器的第一輸出端，該第四電晶體的控制端更耦接該第三電晶體的第二端；以及 一第二阻抗提供單元，耦接於該第三電晶體的控制端與該第四電晶體的控制端之間，提供一第二阻抗。
  2. 如申請專利範圍第1項所述的高速內遲滯型比較器，其中該第一阻抗提供單元以及該第二阻抗提供單元使得該差動放大器的該輸出端的一輸出阻抗於小信號模型中具有電感性負載的特性。
  3. 如申請專利範圍第1項所述的高速內遲滯型比較器，其中該第一阻抗提供單元與該第二阻抗提供單元分別包括一電阻。
  4. 如申請專利範圍第1項所述的高速內遲滯型比較器，其中該第一阻抗提供單元與該第二阻抗提供單元分別包括一電晶體。
  5. 如申請專利範圍第1項所述的高速內遲滯型比較器，其中該差動放大器更包括： 一差動對，耦接該主動負載以及該差動放大器的電流端，接收一差動輸入信號。
  6. 如申請專利範圍第5項所述的高速內遲滯型比較器，其中該差動輸入信號的傳輸速率大於等於6Gb/s。
  7. 如申請專利範圍第1項所述的高速內遲滯型比較器，更包括： 一電流源電路，耦接該差動放大器的電流端。
  8. 如申請專利範圍第1項所述的高速內遲滯型比較器，更包括： 一輸出级電路，耦接該差動放大器的第一輸出端與該差動放大器的第二輸出端，依據該差動放大器的第一輸出端與該差動放大器的第二輸出端的信號於該差動放大器的輸出端輸出一比較信號。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10763840B1 (en) * 2019-10-23 2020-09-01 Lite-On Singapore Pte. Ltd. Comparator circuit with hysteresis function and a semiconductor device thereof
CN113556103B (zh) * 2020-04-26 2023-07-04 智原微电子(苏州)有限公司 具迟滞功能的比较电路与比较模块

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764086A (en) 1995-09-04 1998-06-09 Kabushiki Kaisha Toshiba Comparator circuit with wide dynamic range
US20020030542A1 (en) 2000-09-14 2002-03-14 Fujitsu Limited Active load circuit, and operational amplifier and comparator having the same
US6400219B1 (en) 2000-08-16 2002-06-04 Texas Instruments Incorporated High-speed offset comparator
US20130120025A1 (en) 2010-09-15 2013-05-16 Fumihiro Inoue Comparator and ad converter provided therewith

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3382128B2 (ja) * 1997-07-10 2003-03-04 東芝マイクロエレクトロニクス株式会社 差動増幅器
CN100574101C (zh) * 2006-11-24 2009-12-23 华中科技大学 一种迟滞比较器
US20080228139A1 (en) * 2007-02-06 2008-09-18 Cook Incorporated Angioplasty Balloon With Concealed Wires
JP5008472B2 (ja) * 2007-06-21 2012-08-22 セイコーインスツル株式会社 ボルテージレギュレータ
US7843230B1 (en) * 2008-03-03 2010-11-30 Marvell International Ltd. Differential hysteresis comparator circuits and methods
CN106292813B (zh) * 2015-05-14 2018-11-16 快捷半导体(苏州)有限公司 迟滞比较器、集成电路及电压比较方法
CN106612112B (zh) * 2015-10-21 2022-02-08 恩智浦美国有限公司 具有共享有源负载的轨对轨比较器
US10116470B2 (en) * 2015-10-28 2018-10-30 Futurewei Technologies, Inc. Combined low and high frequency continuous-time linear equalizers
IT201600076746A1 (it) * 2016-07-21 2018-01-21 St Microelectronics Srl Circuito comparatore a tempo continuo ad alta velocita'

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764086A (en) 1995-09-04 1998-06-09 Kabushiki Kaisha Toshiba Comparator circuit with wide dynamic range
US6400219B1 (en) 2000-08-16 2002-06-04 Texas Instruments Incorporated High-speed offset comparator
US20020030542A1 (en) 2000-09-14 2002-03-14 Fujitsu Limited Active load circuit, and operational amplifier and comparator having the same
US20130120025A1 (en) 2010-09-15 2013-05-16 Fumihiro Inoue Comparator and ad converter provided therewith

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