JP2010178094A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】NMOSトランジスタ23に対応してレプリカ回路32と差動アンプ41とを設ける。レプリカ回路32は、テブナン終端回路5と外部信号配線4とNMOSトランジスタ21、23とからなる回路の複製であり、基準電圧VREF1を生成する。差動アンプ41は、NMOSトランジスタ21と共にノードN26の電圧を制御する負帰還回路を構成する。PTVばらつきによりNMOSトランジスタ23のしきい値が高くなると、NMOSトランジスタ37のしきい値も高くなり、NMOSトランジスタ37の能力も下がり、基準電圧VREF1が低下し、ノード26の電圧が低下し、L側出力電圧VOLが低下する。これにより、L側出力電圧VOLのばらつきを小さく抑える。
【選択図】図1
Description
図1は本発明の第1実施形態を含むデータ伝送システムの一例の一部分を示す回路図である。図1中、1は本発明の第1実施形態、2は本発明の第1実施形態1が有する出力バッファ回路、3は本発明の第1実施形態1が有する外部出力端子である。外部出力端子3には出力バッファ回路2からの出力信号が与えられる。4は本発明の第1実施形態1が搭載されるプリント基板に形成された外部信号配線である。外部信号配線4は本発明の第1実施形態1の外部出力端子3に接続される。
図4は本発明の第2実施形態を含むデータ伝送システムの一例の一部分を示す回路図である。図4に示すデータ伝送システムは、本発明の第1実施形態1の代わりに本発明の第2実施形態48を備えるようにし、その他については、図1に示すデータ伝送システムと同様に構成したものである。本発明の第2実施形態48は、本発明の第1実施形態1が設ける出力バッファ回路2と回路構成の異なる出力バッファ回路49を設け、その他については、本発明の第1実施形態1と同様に構成したものである。
図5は本発明の第3実施形態を含むデータ伝送システムの一例の一部分を示す回路図である。図5に示すデータ伝送システムは、本発明の第1実施形態1の代わりに本発明の第3実施形態68を備えるようにし、その他については、図1に示すデータ伝送システムと同様に構成したものである。本発明の第3実施形態68は、本発明の第1実施形態1が設ける出力バッファ回路2と回路構成の異なる出力バッファ回路69を設け、その他については、本発明の第1実施形態1と同様に構成したものである。
図6は本発明の第4実施形態を含むデータ伝送システムの一例の一部分を示す回路図である。図6中、72は本発明の第4実施形態、73は本発明の第4実施形態72が有する出力バッファ回路、74、75は本発明の第4実施形態72が有する外部出力端子である。外部出力端子74には出力バッファ回路73からの正相出力信号が与えられ、外部出力端子75には出力バッファ回路73からの逆相出力信号が与えられる。
前記テブナン終端回路と、前記外部信号配線と、前記出力トランジスタと、前記電流源トランジスタとからなる回路のレプリカ回路と、
第1入力端子を前記出力トランジスタのソースに接続し、第2入力端子を前記出力トランジスタに対応する前記レプリカ回路内のトランジスタのソースに接続し、出力端子を前記電流源トランジスタのゲートに接続した差動アンプとを有することを特徴とする半導体集積回路装置。
前記出力バッファ回路は、
ソースを第1電源に接続し、ゲートに第1バイアス電圧が印加される第1導電形の第1電流源トランジスタと、
ソースを前記第1電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに第1内部信号が印加される第1導電形の第1出力トランジスタと、
ソースを第2電源に接続した第2導電形の第2電流源トランジスタと、
ソースを前記第2電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに前記第1内部信号と逆相の第2内部信号が印加される第2導電形の第2出力トランジスタと、
前記テブナン終端回路と、前記外部信号配線と、前記第2出力トランジスタと、前記第2電流源トランジスタとからなる回路の複製である第1レプリカ回路と、
第1入力端子を前記第2出力トランジスタのソースに接続し、第2入力端子を前記第2出力トランジスタに対応する前記第1レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第2電流源トランジスタのゲートに接続した第1差動アンプとを有することを特徴とする半導体集積回路装置。
一端を前記第1電源に接続し、他端を前記外部信号配線に接続した第1抵抗と、
一端を前記外部信号配線に接続し、他端を前記第2電源に接続した第2抵抗とを有し、
前記第1レプリカ回路は、
一端を前記第1電源に接続した第3抵抗と、
一端を前記第3抵抗の他端に接続し、他端を前記第2電源に接続した第4抵抗と、
ドレインを前記第3抵抗と前記第4抵抗の接続点に接続し、ゲートを前記第1電源に接続した前記第2出力トランジスタのレプリカトランジスタと、
前記第2出力トランジスタのレプリカトランジスタのソースと前記第2電源との間に接続された第5抵抗とを有することを特徴とする付記2に記載の半導体集積回路装置。
前記出力バッファ回路は、
ソースを第1電源に接続した第1導電形の第1電流源トランジスタと、
ソースを前記第1電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに第1内部信号が印加される第1導電形の第1出力トランジスタと、
ソースを第2電源に接続し、ゲートに第2バイアス電圧が印加される第2導電形の第2電流源トランジスタと、
ソースを前記第2電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに前記第1内部信号と逆相の第2内部信号が印加される第2導電形の第2出力トランジスタと、
前記テブナン終端回路と、前記外部信号配線と、前記第1出力トランジスタと、前記第1電流源トランジスタとからなる回路の複製である第2レプリカ回路と、
第1入力端子を前記第1出力トランジスタのソースに接続し、第2入力端子を前記第1出力トランジスタに対応する前記第2レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第1電流源トランジスタのゲートに接続した第2差動アンプとを有することを特徴とする半導体集積回路装置。
一端を前記第1電源に接続し、他端を前記外部信号配線に接続した第1抵抗と、
一端を前記外部信号配線に接続し、他端を前記第2電源に接続した第2抵抗とを有し、
前記第2レプリカ回路は、
一端を前記第1電源に接続した第6抵抗と、
一端を前記第6抵抗の他端に接続し、他端を前記第2電源に接続した第7抵抗と、
ドレインを前記第6抵抗と前記第7抵抗の接続点に接続し、ゲートを前記第2電源に接続した前記第1出力トランジスタのレプリカトランジスタと、
前記第1出力トランジスタのレプリカトランジスタのソースと前記第1電源との間に接続された第8抵抗とを有することを特徴とする付記5に記載の半導体集積回路装置。
前記出力バッファ回路は、
ソースを第1電源に接続した第1導電形の第1電流源トランジスタと、
ソースを前記第1電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに第1内部信号が印加される第1導電形の第1出力トランジスタと、
ソースを第2電源に接続した第2導電形の第2電流源トランジスタと、
ソースを前記第2電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに前記第1内部信号と逆相の第2内部信号が印加される第2導電形の第2出力トランジスタと、
前記テブナン終端回路と、前記外部信号配線と、前記第2出力トランジスタと、前記第2電流源トランジスタとからなる回路の複製である第1レプリカ回路と、
第1入力端子を前記第2出力トランジスタのソースに接続し、第2入力端子を前記第2出力トランジスタに対応する前記第1レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第2電流源トランジスタのゲートに接続した第1差動アンプと、
前記テブナン終端回路と、前記外部信号配線と、前記第1出力トランジスタと、前記第1電流源トランジスタとからなる回路の複製である第2レプリカ回路と、
第1入力端子を前記第1出力トランジスタのソースに接続し、第2入力端子を前記第1出力トランジスタに対応する前記第2レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第1電流源トランジスタのゲートに接続した第2差動アンプとを有することを特徴とする半導体集積回路装置。
一端を前記第1電源に接続し、他端を前記外部信号配線に接続した第1抵抗と、
一端を前記外部信号配線に接続し、他端を前記第2電源に接続した第2抵抗とを有し、
前記第1レプリカ回路は、
一端を前記第1電源に接続した第3抵抗と、
一端を前記第3抵抗の他端に接続し、他端を前記第2電源に接続した第4抵抗と、
ドレインを前記第3抵抗と前記第4抵抗の接続点に接続し、ゲートを前記第1電源に接続した前記第2出力トランジスタのレプリカトランジスタと、
前記第2出力トランジスタのレプリカトランジスタのソースと前記第2電源との間に接続された第5抵抗とを有し、
前記第2レプリカ回路は、
一端を前記第1電源に接続した第6抵抗と、
一端を前記第6抵抗の他端に接続し、他端を前記第2電源に接続した第7抵抗と、
ドレインを前記第6抵抗と前記第7抵抗の接続点に接続し、ゲートを前記第2電源に接続した前記第1出力トランジスタのレプリカトランジスタと、
前記第1出力トランジスタのレプリカトランジスタと前記第1電源との間に接続された第8抵抗とを有することを特徴とする付記8に記載の半導体集積回路装置。
2…出力バッファ回路
3…外部出力端子
4…外部信号配線
5…テブナン終端回路
6…VDE電源線
7…VSS電源線
8、9…抵抗
10…インバータ
11…VDE電源線
12…VSS電源線
13…PMOSトランジスタ
14…NMOSトランジスタ
15…入力ノード
16…出力ノード
17…インバータ
18…VDE電源線
19…VSS電源線
20…PMOSトランジスタ
21…NMOSトランジスタ
22…PMOSトランジスタ
23…NMOSトランジスタ
24…入力ノード
25…出力ノード
26…ノード
27…バイアス回路
28…VDE電源線
29…VSS電源線
30…PMOSトランジスタ
31…抵抗
32…レプリカ回路
33…VDE電源線
34…VSS電源線
35、36…抵抗
37…NMOSトランジスタ
38…抵抗
39…ノード
40…基準電圧出力ノード
41…差動アンプ
44…参考例の半導体集積回路装置
45…出力バッファ回路
48…本発明の第2実施形態
49…出力バッファ回路
50…バイアス回路
51…レプリカ回路
52…差動アンプ
53…VDE電源線
54…VSS電源線
55…抵抗
56…NMOSトランジスタ
57…VDE電源線
58…VSS電源線
59、60…抵抗
61…PMOSトランジスタ
62…抵抗
63…ノード
64…基準電圧出力ノード
65…ノード
68…本発明の第3実施形態
69…出力バッファ回路
72…本発明の第4実施形態
73…出力バッファ回路
74、75…外部出力端子
76、77…外部信号配線
78…テブナン終端回路
79…VDE電源線
80…VSS電源線
81、82…抵抗
83…インバータ
84…PMOSトランジスタ
85…NMOSトランジスタ
86…VDE電源線
87…VSS電源線
88…PMOSトランジスタ
89…NMOSトランジスタ
90…入力ノード
91…出力ノード
92…入力ノード
93…出力ノード
Claims (5)
- ドレインを外部出力端子に接続し、ゲートに内部信号が与えられる出力トランジスタと、ドレインを前記出力トランジスタのソースに接続し、ソースを電源に接続した電流源トランジスタとを有する出力バッファ回路を有し、テブナン終端回路が接続された外部信号配線に前記外部出力端子が接続される半導体集積回路装置であって、
前記テブナン終端回路と、前記外部信号配線と、前記出力トランジスタと、前記電流源トランジスタとからなる回路のレプリカ回路と、
第1入力端子を前記出力トランジスタのソースに接続し、第2入力端子を前記出力トランジスタに対応する前記レプリカ回路内のトランジスタのソースに接続し、出力端子を前記電流源トランジスタのゲートに接続した差動アンプとを有すること
を特徴とする半導体集積回路装置。 - テブナン終端回路が接続された外部信号配線に外部出力端子を介して接続される出力バッファ回路を有する半導体集積回路装置において、
前記出力バッファ回路は、
ソースを第1電源に接続し、ゲートに第1バイアス電圧が印加される第1導電形の第1電流源トランジスタと、
ソースを前記第1電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに第1内部信号が印加される第1導電形の第1出力トランジスタと、
ソースを第2電源に接続した第2導電形の第2電流源トランジスタと、
ソースを前記第2電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに前記第1内部信号と逆相の第2内部信号が印加される第2導電形の第2出力トランジスタと、
前記テブナン終端回路と、前記外部信号配線と、前記第2出力トランジスタと、前記第2電流源トランジスタとからなる回路の複製である第1レプリカ回路と、
第1入力端子を前記第2出力トランジスタのソースに接続し、第2入力端子を前記第2出力トランジスタに対応する前記第1レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第2電流源トランジスタのゲートに接続した第1差動アンプとを有すること
を特徴とする半導体集積回路装置。 - 前記テブナン終端回路は、
一端を前記第1電源に接続し、他端を前記外部信号配線に接続した第1抵抗と、
一端を前記外部信号配線に接続し、他端を前記第2電源に接続した第2抵抗とを有し、
前記第1レプリカ回路は、
一端を前記第1電源に接続した第3抵抗と、
一端を前記第3抵抗の他端に接続し、他端を前記第2電源に接続した第4抵抗と、
ドレインを前記第3抵抗と前記第4抵抗の接続点に接続し、ゲートを前記第1電源に接続した前記第2出力トランジスタのレプリカトランジスタと、
前記第2出力トランジスタのレプリカトランジスタのソースと前記第2電源との間に接続された第5抵抗とを有することを特徴とする請求項2に記載の半導体集積回路装置。 - テブナン終端回路が接続された外部信号配線に外部出力端子を介して接続される出力バッファ回路を有する半導体集積回路装置において、
前記出力バッファ回路は、
ソースを第1電源に接続した第1導電形の第1電流源トランジスタと、
ソースを前記第1電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに第1内部信号が印加される第1導電形の第1出力トランジスタと、
ソースを第2電源に接続し、ゲートに第2バイアス電圧が印加される第2導電形の第2電流源トランジスタと、
ソースを前記第2電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに前記第1内部信号と逆相の第2内部信号が印加される第2導電形の第2出力トランジスタと、
前記テブナン終端回路と、前記外部信号配線と、前記第1出力トランジスタと、前記第1電流源トランジスタとからなる回路の複製である第2レプリカ回路と、
第1入力端子を前記第1出力トランジスタのソースに接続し、第2入力端子を前記第1出力トランジスタに対応する前記第2レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第1電流源トランジスタのゲートに接続した第2差動アンプとを有すること
を特徴とする半導体集積回路装置。 - テブナン終端回路が接続された外部信号配線に外部出力端子を介して接続される出力バッファ回路を有する半導体集積回路装置において、
前記出力バッファ回路は、
ソースを第1電源に接続した第1導電形の第1電流源トランジスタと、
ソースを前記第1電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに第1内部信号が印加される第1導電形の第1出力トランジスタと、
ソースを第2電源に接続した第2導電形の第2電流源トランジスタと、
ソースを前記第2電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに前記第1内部信号と逆相の第2内部信号が印加される第2導電形の第2出力トランジスタと、
前記テブナン終端回路と、前記外部信号配線と、前記第2出力トランジスタと、前記第2電流源トランジスタとからなる回路の複製である第1レプリカ回路と、
第1入力端子を前記第2出力トランジスタのソースに接続し、第2入力端子を前記第2出力トランジスタに対応する前記第1レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第2電流源トランジスタのゲートに接続した第1差動アンプと、
前記テブナン終端回路と、前記外部信号配線と、前記第1出力トランジスタと、前記第1電流源トランジスタとからなる回路の複製である第2レプリカ回路と、
第1入力端子を前記第1出力トランジスタのソースに接続し、第2入力端子を前記第1出力トランジスタに対応する前記第2レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第1電流源トランジスタのゲートに接続した第2差動アンプとを有すること
を特徴とする半導体集積回路装置。
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Application Number | Priority Date | Filing Date | Title |
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2009
- 2009-01-30 JP JP2009018897A patent/JP2010178094A/ja active Pending
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