JPH11163715A - デュアルゲートトランジスタデバイスを持つ定電流ｃｍｏｓ出力ドライバ回路 - Google Patents
デュアルゲートトランジスタデバイスを持つ定電流ｃｍｏｓ出力ドライバ回路Info
- Publication number
- JPH11163715A JPH11163715A JP10273680A JP27368098A JPH11163715A JP H11163715 A JPH11163715 A JP H11163715A JP 10273680 A JP10273680 A JP 10273680A JP 27368098 A JP27368098 A JP 27368098A JP H11163715 A JPH11163715 A JP H11163715A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- drain
- stage
- driver circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 定電流用途のためのドレイン電流制御された
ＣＭＯＳ出力ドライバ回路を提供する。 【解決手段】 第１バイアス電圧は、抵抗性終端負荷と
関連した基準電圧の関数であり、そしてデュアルゲート
ゲートｐＦＥＴデバイスのドレイントランジスタによっ
て抵抗性終端負荷に提供される電流の量を実質的に制御
する。第２出力端子は、デュアルゲートｎＦＥＴデバイ
スのドレイントランジスタのゲート端子に動作的に結合
し、そしてドレイントランジスタに第２バイアス電圧を
提供する。第２バイアス電圧は抵抗性終端負荷に関連す
る基準電圧の関数であり、そして抵抗性終端負荷によっ
てデュアルゲートｎＦＥＴデバイスのドレイントランジ
スタに提供される電流の量を実質的に制御する。
ＣＭＯＳ出力ドライバ回路を提供する。 【解決手段】 第１バイアス電圧は、抵抗性終端負荷と
関連した基準電圧の関数であり、そしてデュアルゲート
ゲートｐＦＥＴデバイスのドレイントランジスタによっ
て抵抗性終端負荷に提供される電流の量を実質的に制御
する。第２出力端子は、デュアルゲートｎＦＥＴデバイ
スのドレイントランジスタのゲート端子に動作的に結合
し、そしてドレイントランジスタに第２バイアス電圧を
提供する。第２バイアス電圧は抵抗性終端負荷に関連す
る基準電圧の関数であり、そして抵抗性終端負荷によっ
てデュアルゲートｎＦＥＴデバイスのドレイントランジ
スタに提供される電流の量を実質的に制御する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイス間の
データ伝送に、そしてより特定すれば、定電流用途のた
めのドレイン電流制御されたＣＭＯＳ出力ドライバ回路
に関する。
データ伝送に、そしてより特定すれば、定電流用途のた
めのドレイン電流制御されたＣＭＯＳ出力ドライバ回路
に関する。
【０００２】
【従来の技術】高い周波数でのデータ伝送用途において
は、信号反射を避けるため、標準的には伝送ラインおよ
び終端抵抗器を用いてデータ伝送が行われている。信号
反射は入力／出力信号に歪みおよび／またはリンギング
を生じさせることがある。特に、終端抵抗器は、伝送ラ
インの端末のいずれかに、または終端および始端の両方
に設けられる。そのような単数または複数の終端抵抗器
の値は固定されていないが、標準的な値は５０、６０、
７５または１００オームである。そのような単数または
複数の終端抵抗器はスタブシリーズターミネーテッドロ
ジック（ＳＳＴＬ）ＥＩＡ／ＪＥＤＥＣ標準に説明され
ているように、グランドに、デバイス電源に、または外
部的に設けられた基準電圧に接続される。
は、信号反射を避けるため、標準的には伝送ラインおよ
び終端抵抗器を用いてデータ伝送が行われている。信号
反射は入力／出力信号に歪みおよび／またはリンギング
を生じさせることがある。特に、終端抵抗器は、伝送ラ
インの端末のいずれかに、または終端および始端の両方
に設けられる。そのような単数または複数の終端抵抗器
の値は固定されていないが、標準的な値は５０、６０、
７５または１００オームである。そのような単数または
複数の終端抵抗器はスタブシリーズターミネーテッドロ
ジック（ＳＳＴＬ）ＥＩＡ／ＪＥＤＥＣ標準に説明され
ているように、グランドに、デバイス電源に、または外
部的に設けられた基準電圧に接続される。
【０００３】たとえば、図１はチップＡ内に設けられ
た、そして出力バッファとして考慮される１つのオフチ
ップドライバ（ＯＣＤ）回路を描いている。ＯＣＤの標
準的な用途は、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）デバイスのような半導体メモリデバイスか
ら他のデバイス（レシーバ）への出力データビットを駆
動することである。そのようなＯＣＤは標準的に、デー
タ伝送システムの適切な動作を確実にするため、データ
ビットを受け取るデバイスの入力段においてスイングす
る特定の電圧が与えられるべきである。そのような特定
の電圧スイングを確実にするため、制御可能な電流ソー
ス（ｐチャンネルトランジスタ）および電流シンク（ｎ
チャンネルトランジスタ）を設けることはＯＣＤにとっ
て好都合である。そのような場合においては、制御され
た電流は終端抵抗器ＲＴの両端に電圧降下を生じさせ、
これが入力回路（レシーバ／チップＢ）の入力電圧ＶＩ
Ｎとして用いられる。
た、そして出力バッファとして考慮される１つのオフチ
ップドライバ（ＯＣＤ）回路を描いている。ＯＣＤの標
準的な用途は、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）デバイスのような半導体メモリデバイスか
ら他のデバイス（レシーバ）への出力データビットを駆
動することである。そのようなＯＣＤは標準的に、デー
タ伝送システムの適切な動作を確実にするため、データ
ビットを受け取るデバイスの入力段においてスイングす
る特定の電圧が与えられるべきである。そのような特定
の電圧スイングを確実にするため、制御可能な電流ソー
ス（ｐチャンネルトランジスタ）および電流シンク（ｎ
チャンネルトランジスタ）を設けることはＯＣＤにとっ
て好都合である。そのような場合においては、制御され
た電流は終端抵抗器ＲＴの両端に電圧降下を生じさせ、
これが入力回路（レシーバ／チップＢ）の入力電圧ＶＩ
Ｎとして用いられる。
【０００４】出力電流制御されたドライバ回路を開発す
る試みが行われてきた。たとえば、１９９６年２月２７
日出願の（デス・ロジエルズ他による）米国特許第５，
４９５，１８４号は、高速低電力ＣＭＯＳポジティブシ
フトＥＣＬ Ｉ／Ｏトランスミッタを開示している。こ
のトランスミッタは、４つのＣＭＯＳトランジスタのト
ーテムポール構造を含んでいる。上部２つのＣＭＯＳト
ランジスタは、ＰＭＯＳデバイスであり、そして下部の
２つのトランジスタは、ＮＭＯＳデバイスである。上部
および下部トランジスタは、ソース電圧電源ＶＳＳか、
またはドレイン電圧電源のいずれかから、抵抗性終端負
荷Ｒｔに流れる電流を交互的にターンオンおよびオフす
る出力電流スイッチとして機能する。中間の２つのデバ
イスは、ＤＣ電圧基準に接続されている。このＤＣ電圧
は、精密電流ソースを用いて負荷に供給される、そして
精密電流シンクを用いて負荷から失われる電流の精密な
量を制御する。精密電流ソースおよび電流シンクのため
の基準電圧は、バンドギャップ基準源によって制御され
る抵抗ラダーおよび電流ソースとして知られる負フィー
ドバック回路を用いる。デス・ロジエルズ他のトランス
ミッタにおける配置は、ＥＣＬレベルのオンチップ基準
を可能とし、そしてプロセス、電圧および温度における
変化に関わりなく、基準電圧および電流の制御を可能と
する。内部ＥＣＬ基準レベル信号ＶＯＬおよびＶＯＨは
出力レベルを制御するのに用いられる。オペアンプは、
それぞれのトランジスタを駆動し、電流ソースおよびシ
ンクトランジスタのドレインにおける電圧をＥＣＬ基準
入力ＶＯＨおよびＶＯＬに等しくさせる。これらの制御
電圧は、レプリカ段を通精密な電流を発生させ、そして
また出力段にも加えられる。基準制御回路における全て
のデバイスは、ＤＣ電力消費を節減するよう定められ
る。しかし、デス・ロジエルズ他のトランスミッタによ
って発生されるＤＣ電圧基準は、負荷に供給される、そ
して負荷から失われる電流を制御するものであり、抵抗
性終端負荷Ｒｔに結合された外部基準電圧を考慮してい
ないという不都合がある。結果としてデス・ロジエルズ
他による出力ドライバは、種々のデータ伝送標準に適応
する上で厳しく制限される。
る試みが行われてきた。たとえば、１９９６年２月２７
日出願の（デス・ロジエルズ他による）米国特許第５，
４９５，１８４号は、高速低電力ＣＭＯＳポジティブシ
フトＥＣＬ Ｉ／Ｏトランスミッタを開示している。こ
のトランスミッタは、４つのＣＭＯＳトランジスタのト
ーテムポール構造を含んでいる。上部２つのＣＭＯＳト
ランジスタは、ＰＭＯＳデバイスであり、そして下部の
２つのトランジスタは、ＮＭＯＳデバイスである。上部
および下部トランジスタは、ソース電圧電源ＶＳＳか、
またはドレイン電圧電源のいずれかから、抵抗性終端負
荷Ｒｔに流れる電流を交互的にターンオンおよびオフす
る出力電流スイッチとして機能する。中間の２つのデバ
イスは、ＤＣ電圧基準に接続されている。このＤＣ電圧
は、精密電流ソースを用いて負荷に供給される、そして
精密電流シンクを用いて負荷から失われる電流の精密な
量を制御する。精密電流ソースおよび電流シンクのため
の基準電圧は、バンドギャップ基準源によって制御され
る抵抗ラダーおよび電流ソースとして知られる負フィー
ドバック回路を用いる。デス・ロジエルズ他のトランス
ミッタにおける配置は、ＥＣＬレベルのオンチップ基準
を可能とし、そしてプロセス、電圧および温度における
変化に関わりなく、基準電圧および電流の制御を可能と
する。内部ＥＣＬ基準レベル信号ＶＯＬおよびＶＯＨは
出力レベルを制御するのに用いられる。オペアンプは、
それぞれのトランジスタを駆動し、電流ソースおよびシ
ンクトランジスタのドレインにおける電圧をＥＣＬ基準
入力ＶＯＨおよびＶＯＬに等しくさせる。これらの制御
電圧は、レプリカ段を通精密な電流を発生させ、そして
また出力段にも加えられる。基準制御回路における全て
のデバイスは、ＤＣ電力消費を節減するよう定められ
る。しかし、デス・ロジエルズ他のトランスミッタによ
って発生されるＤＣ電圧基準は、負荷に供給される、そ
して負荷から失われる電流を制御するものであり、抵抗
性終端負荷Ｒｔに結合された外部基準電圧を考慮してい
ないという不都合がある。結果としてデス・ロジエルズ
他による出力ドライバは、種々のデータ伝送標準に適応
する上で厳しく制限される。
【０００５】
【発明が解決しようとする課題】抵抗性終端負荷に結合
された外部基準電圧変動を考慮した、定電流用途のため
のドレイン電流制御されたＣＭＯＳ出力ドライバ回路を
提供することが望まれている。
された外部基準電圧変動を考慮した、定電流用途のため
のドレイン電流制御されたＣＭＯＳ出力ドライバ回路を
提供することが望まれている。
【０００６】
【課題を解決するための手段】本発明の課題は、１つの
ソーストランジスタおよび１つのドレイントランジスタ
を含む１つのデュアルゲートｐＦＥＴデバイスを含み、
各トランジスタはそれぞれゲート端子、ソース端子およ
びドレイン端子とを有し、ソーストランジスタのソース
端子は電源Ｖに動作的に結合し、ソーストランジスタの
ドレイン端子はドレイントランジスタのソース端子に動
作的に結合し、ドレイントランジスタのドレイン端子は
出力ドライバ回路の出力端子に動作的に結合し、１つの
ソーストランジスタおよび１つのドレイントランジスタ
を含む１つのデュアルゲートｎＦＥＴデバイスを含み、
各トランジスタはそれぞれゲート端子、ソース端子およ
びドレイン端子とを有し、ソーストランジスタのソース
端子はグランド電位に動作的に結合し、ソーストランジ
スタのドレイン端子はドレイントランジスタのソース端
子に動作的に結合し、ドレイントランジスタのドレイン
端子は出力ドライバ回路の出力端子に動作的に結合し、
デュアルゲートｐＦＥＴデバイスのソーストランジスタ
のゲート端子に動作的に結合し、電源Ｖからデュアルゲ
ートｐＦＥＴデバイスのソーストランジスタを通って流
れる電流をターンオンおよびオフさせる第１スイッチ
と、デュアルゲートｎＦＥＴデバイスのソーストランジ
スタのゲート端子に動作的に結合し、デュアルゲートｎ
ＦＥＴデバイスのソーストランジスタを通ってグランド
電位に流れる電流をターンオンおよびオフさせる第２ス
イッチとを含み、第１出力端子および第２出力端子を持
つバイアス発生器を含み、第１出力端子はデュアルゲー
トｐＦＥＴデバイスのドレイントランジスタのゲート端
子に動作的に結合して、ドレイントランジスタに第１バ
イアス電圧を提供し、第１バイアス電圧は抵抗性終端負
荷と関連した基準電圧の関数であり、デュアルゲートｐ
ＦＥＴデバイスのドレイントランジスタによって抵抗性
終端負荷に提供される電流の量を実質的に制御し、第２
出力端子はデュアルゲートｎＦＥＴデバイスのドレイン
トランジスタのゲート端子に動作的に結合して、ドレイ
ントランジスタに第２バイアス電圧を提供し、第２バイ
アス電圧は抵抗性終端負荷と関連した基準電圧の関数で
あり、抵抗性終端負荷によってデュアルゲートｎＦＥＴ
デバイスのドレイントランジスタに提供される電流の量
を実質的に制御するように構成して解決される。
ソーストランジスタおよび１つのドレイントランジスタ
を含む１つのデュアルゲートｐＦＥＴデバイスを含み、
各トランジスタはそれぞれゲート端子、ソース端子およ
びドレイン端子とを有し、ソーストランジスタのソース
端子は電源Ｖに動作的に結合し、ソーストランジスタの
ドレイン端子はドレイントランジスタのソース端子に動
作的に結合し、ドレイントランジスタのドレイン端子は
出力ドライバ回路の出力端子に動作的に結合し、１つの
ソーストランジスタおよび１つのドレイントランジスタ
を含む１つのデュアルゲートｎＦＥＴデバイスを含み、
各トランジスタはそれぞれゲート端子、ソース端子およ
びドレイン端子とを有し、ソーストランジスタのソース
端子はグランド電位に動作的に結合し、ソーストランジ
スタのドレイン端子はドレイントランジスタのソース端
子に動作的に結合し、ドレイントランジスタのドレイン
端子は出力ドライバ回路の出力端子に動作的に結合し、
デュアルゲートｐＦＥＴデバイスのソーストランジスタ
のゲート端子に動作的に結合し、電源Ｖからデュアルゲ
ートｐＦＥＴデバイスのソーストランジスタを通って流
れる電流をターンオンおよびオフさせる第１スイッチ
と、デュアルゲートｎＦＥＴデバイスのソーストランジ
スタのゲート端子に動作的に結合し、デュアルゲートｎ
ＦＥＴデバイスのソーストランジスタを通ってグランド
電位に流れる電流をターンオンおよびオフさせる第２ス
イッチとを含み、第１出力端子および第２出力端子を持
つバイアス発生器を含み、第１出力端子はデュアルゲー
トｐＦＥＴデバイスのドレイントランジスタのゲート端
子に動作的に結合して、ドレイントランジスタに第１バ
イアス電圧を提供し、第１バイアス電圧は抵抗性終端負
荷と関連した基準電圧の関数であり、デュアルゲートｐ
ＦＥＴデバイスのドレイントランジスタによって抵抗性
終端負荷に提供される電流の量を実質的に制御し、第２
出力端子はデュアルゲートｎＦＥＴデバイスのドレイン
トランジスタのゲート端子に動作的に結合して、ドレイ
ントランジスタに第２バイアス電圧を提供し、第２バイ
アス電圧は抵抗性終端負荷と関連した基準電圧の関数で
あり、抵抗性終端負荷によってデュアルゲートｎＦＥＴ
デバイスのドレイントランジスタに提供される電流の量
を実質的に制御するように構成して解決される。
【０００７】
【発明の実施の形態】本発明の１つの特色においては、
抵抗性終端負荷に動作的に結合された１つの出力端子を
持つ１つの出力ドライブ回路は、１つのデュアルゲート
ｐＦＥＴデバイスと、１つのデュアルゲートｎＦＥＴデ
バイスと、第１スイッチング装置と、第２スイッチング
装置と、バイアス発生用装置とを含んでいる。デュアル
ゲートｐＦＥＴデバイスは、１つのソーストランジスタ
および１つのドレイントランジスタを含み、各トランジ
スタはそれぞれ１つのゲート端子、１つのソース端子お
よび１つのドレイン端子を有している。ソーストランジ
スタのソース端子は、電圧源Ｖに動作的に結合し、ソー
ストランジスタのドレイン端子は、ドレイントランジス
タのソース端子に動作的に結合し、ドレイントランジス
タのドレイン端子は出力ドライブ回路の出力端子に動作
的に結合している。デュアルゲートｎＦＥＴデバイス
は、１つのソーストランジスタおよび１つのドレイント
ランジスタを含んでおり、各トランジスタはそれぞれ１
つのゲート端子、１つのソース端子および１つのドレイ
ン端子を有している。ソーストランジスタのソース端子
はグランド電位に動作的に結合し、ソーストランジスタ
のドレイン端子はドレイントランジスタのソース端子に
動作的に結合し、ドレイントランジスタのドレイン端子
は出力ドライバ回路の出力端子に動作的に結合してい
る。第１スイッチング装置は、デュアルゲートｐＦＥＴ
デバイスのソーストランジスタのゲート端子に動作的に
結合されて、電圧源ＶからデュアルゲートｐＦＥＴデバ
イスのソーストランジスタを通って流れる電流をターン
オンおよびオフさせる。第２スイッチング装置は、デュ
アルゲートｎＦＥＴデバイスのソーストランジスタのゲ
ート端子に動作的に結合されて、デュアルゲートｎＦＥ
Ｔデバイスのソーストランジスタを通してグランド電位
に流れる電流をターンオンおよびターンオフさせる。バ
イアス発生用装置は、デュアルゲートｐＦＥＴデバイス
のドレイントランジスタのゲート端子に動作的に結合さ
れている第１出力端子を有し、そしてドレイントランジ
スタに第１バイアス電圧を提供する。第１バイアス電圧
は抵抗性終端負荷に関連した基準電圧の関数であり、そ
してデュアルゲートｐＦＥＴデバイスのドレイントラン
ジスタによって抵抗性終端負荷に供給される電流の量を
実質的に制御する。バイアス発生装置はまた、デュアル
ゲートｎＦＥＴデバイスのドレイントランジスタのゲー
ト端子に動作的に結合した第２出力端子を有しており、
ドレイントランジスタに第２バイアス電圧を提供する。
第２バイアス電圧は抵抗性終端負荷に関連した基準電圧
の関数であり、そして抵抗性終端負荷によってデュアル
ゲートｎＦＥＴデバイスのドレイントランジスタに提供
される電流の量を実質的に制御する。
抵抗性終端負荷に動作的に結合された１つの出力端子を
持つ１つの出力ドライブ回路は、１つのデュアルゲート
ｐＦＥＴデバイスと、１つのデュアルゲートｎＦＥＴデ
バイスと、第１スイッチング装置と、第２スイッチング
装置と、バイアス発生用装置とを含んでいる。デュアル
ゲートｐＦＥＴデバイスは、１つのソーストランジスタ
および１つのドレイントランジスタを含み、各トランジ
スタはそれぞれ１つのゲート端子、１つのソース端子お
よび１つのドレイン端子を有している。ソーストランジ
スタのソース端子は、電圧源Ｖに動作的に結合し、ソー
ストランジスタのドレイン端子は、ドレイントランジス
タのソース端子に動作的に結合し、ドレイントランジス
タのドレイン端子は出力ドライブ回路の出力端子に動作
的に結合している。デュアルゲートｎＦＥＴデバイス
は、１つのソーストランジスタおよび１つのドレイント
ランジスタを含んでおり、各トランジスタはそれぞれ１
つのゲート端子、１つのソース端子および１つのドレイ
ン端子を有している。ソーストランジスタのソース端子
はグランド電位に動作的に結合し、ソーストランジスタ
のドレイン端子はドレイントランジスタのソース端子に
動作的に結合し、ドレイントランジスタのドレイン端子
は出力ドライバ回路の出力端子に動作的に結合してい
る。第１スイッチング装置は、デュアルゲートｐＦＥＴ
デバイスのソーストランジスタのゲート端子に動作的に
結合されて、電圧源ＶからデュアルゲートｐＦＥＴデバ
イスのソーストランジスタを通って流れる電流をターン
オンおよびオフさせる。第２スイッチング装置は、デュ
アルゲートｎＦＥＴデバイスのソーストランジスタのゲ
ート端子に動作的に結合されて、デュアルゲートｎＦＥ
Ｔデバイスのソーストランジスタを通してグランド電位
に流れる電流をターンオンおよびターンオフさせる。バ
イアス発生用装置は、デュアルゲートｐＦＥＴデバイス
のドレイントランジスタのゲート端子に動作的に結合さ
れている第１出力端子を有し、そしてドレイントランジ
スタに第１バイアス電圧を提供する。第１バイアス電圧
は抵抗性終端負荷に関連した基準電圧の関数であり、そ
してデュアルゲートｐＦＥＴデバイスのドレイントラン
ジスタによって抵抗性終端負荷に供給される電流の量を
実質的に制御する。バイアス発生装置はまた、デュアル
ゲートｎＦＥＴデバイスのドレイントランジスタのゲー
ト端子に動作的に結合した第２出力端子を有しており、
ドレイントランジスタに第２バイアス電圧を提供する。
第２バイアス電圧は抵抗性終端負荷に関連した基準電圧
の関数であり、そして抵抗性終端負荷によってデュアル
ゲートｎＦＥＴデバイスのドレイントランジスタに提供
される電流の量を実質的に制御する。
【０００８】本発明の別の特色においては、抵抗性終端
負荷に動作的に結合された１つの出力端子を持つ１つの
出力ドライバ回路が、１つのデュアルゲートｐＦＥＴデ
バイスと、１つのデュアルゲートｎＦＥＴデバイスと、
第１スイッチング装置と、第２スイッチング装置と、そ
してバイアス発生装置とを含んでいる。デュアルゲート
ｐＦＥＴデバイスは、１つのソーストランジスタと１つ
のドレイントランジスタとを含み、各トランジスタはそ
れぞれ１つのゲート端子、１つのソース端子および１つ
のドレイン端子を有している。ソーストランジスタのソ
ース端子は、電圧源Ｖに動作的に結合し、ソーストラン
ジスタのドレイン端子はドレイントランジスタのソース
端子に動作的に結合し、ドレイントランジスタのドレイ
ン端子は出力ドライバ回路の出力端子に動作的に結合し
ている。デュアルゲートｎＦＥＴデバイスは１つのソー
ストランジスタと、１つのドレイントランジスタを含
み、各トランジスタはそれぞれ１つのゲート端子、１つ
のソース端子および１つのドレイン端子を有している。
ソーストランジスタのソース端子はグランド電位に動作
的に結合し、ソーストランジスタのドレイン端子はドレ
イントランジスタのソース端子に動作的に結合し、ドレ
イントランジスタのドレイン端子は出力ドライバ回路の
出力端子に動作的に結合している。第１スイッチング装
置はデュアルゲートｐＦＥＴデバイスのドレイントラン
ジスタのゲート端子に動作的に結合して、デュアルゲー
トｐＦＥＴデバイスのソーストランジスタから流れる電
流をターンオンおよびオフさせる。第２スイッチング装
置は、デュアルゲートｎＦＥＴデバイスのドレイントラ
ンジスタのゲート端子に動作的に結合して、デュアルゲ
ートｎＦＥＴデバイスのソーストランジスタに流れる電
流をターンオンおよびオフさせる。バイアス発生装置
は、デュアルゲートｐＦＥＴデバイスのソーストランジ
スタのゲート端子に動作的に結合している第１出力端子
を有し、そしてソーストランジスタに第１バイアス電圧
を提供する。第１バイアス電圧は、抵抗性終端負荷に関
連する基準電圧の関数であり、そしてデュアルゲートｐ
ＦＥＴデバイスのドレイントランジスタを通して抵抗性
終端負荷に提供される電流の量を実質的に制御する。バ
イアス発生装置はまた、デュアルゲートｎＦＥＴデバイ
スのソーストランジスタのゲート端子に動作的に結合し
ている第２出力端子を有し、そしてソーストランジスタ
に第２バイアス電圧を提供する。第２バイアス電圧は抵
抗性終端負荷に関連する基準電圧の関数であり、そして
抵抗性終端負荷によって提供され、デュアルゲートｎＦ
ＥＴデバイスのドレイントランジスタを通る電流の量を
実質的に制御する。
負荷に動作的に結合された１つの出力端子を持つ１つの
出力ドライバ回路が、１つのデュアルゲートｐＦＥＴデ
バイスと、１つのデュアルゲートｎＦＥＴデバイスと、
第１スイッチング装置と、第２スイッチング装置と、そ
してバイアス発生装置とを含んでいる。デュアルゲート
ｐＦＥＴデバイスは、１つのソーストランジスタと１つ
のドレイントランジスタとを含み、各トランジスタはそ
れぞれ１つのゲート端子、１つのソース端子および１つ
のドレイン端子を有している。ソーストランジスタのソ
ース端子は、電圧源Ｖに動作的に結合し、ソーストラン
ジスタのドレイン端子はドレイントランジスタのソース
端子に動作的に結合し、ドレイントランジスタのドレイ
ン端子は出力ドライバ回路の出力端子に動作的に結合し
ている。デュアルゲートｎＦＥＴデバイスは１つのソー
ストランジスタと、１つのドレイントランジスタを含
み、各トランジスタはそれぞれ１つのゲート端子、１つ
のソース端子および１つのドレイン端子を有している。
ソーストランジスタのソース端子はグランド電位に動作
的に結合し、ソーストランジスタのドレイン端子はドレ
イントランジスタのソース端子に動作的に結合し、ドレ
イントランジスタのドレイン端子は出力ドライバ回路の
出力端子に動作的に結合している。第１スイッチング装
置はデュアルゲートｐＦＥＴデバイスのドレイントラン
ジスタのゲート端子に動作的に結合して、デュアルゲー
トｐＦＥＴデバイスのソーストランジスタから流れる電
流をターンオンおよびオフさせる。第２スイッチング装
置は、デュアルゲートｎＦＥＴデバイスのドレイントラ
ンジスタのゲート端子に動作的に結合して、デュアルゲ
ートｎＦＥＴデバイスのソーストランジスタに流れる電
流をターンオンおよびオフさせる。バイアス発生装置
は、デュアルゲートｐＦＥＴデバイスのソーストランジ
スタのゲート端子に動作的に結合している第１出力端子
を有し、そしてソーストランジスタに第１バイアス電圧
を提供する。第１バイアス電圧は、抵抗性終端負荷に関
連する基準電圧の関数であり、そしてデュアルゲートｐ
ＦＥＴデバイスのドレイントランジスタを通して抵抗性
終端負荷に提供される電流の量を実質的に制御する。バ
イアス発生装置はまた、デュアルゲートｎＦＥＴデバイ
スのソーストランジスタのゲート端子に動作的に結合し
ている第２出力端子を有し、そしてソーストランジスタ
に第２バイアス電圧を提供する。第２バイアス電圧は抵
抗性終端負荷に関連する基準電圧の関数であり、そして
抵抗性終端負荷によって提供され、デュアルゲートｎＦ
ＥＴデバイスのドレイントランジスタを通る電流の量を
実質的に制御する。
【０００９】本発明の出力ドライバ回路によって供給さ
れ、そして失われる電流の量を実質的に制御するために
用いられるバイアス電圧を発生するため、バイアス電圧
発生器がカレントミラー回路装置および多段回路装置を
含むのが好都合であることは明らかである。出力ドライ
バ回路の望ましい実施例と同様、そのようなバイアス発
生装置の望ましい実施例も本明細中に詳細に説明され
る。
れ、そして失われる電流の量を実質的に制御するために
用いられるバイアス電圧を発生するため、バイアス電圧
発生器がカレントミラー回路装置および多段回路装置を
含むのが好都合であることは明らかである。出力ドライ
バ回路の望ましい実施例と同様、そのようなバイアス発
生装置の望ましい実施例も本明細中に詳細に説明され
る。
【００１０】都合良いことに、本発明は（半導体メモリ
デバイス内のオフチップドライバ、ＯＣＤとして利用す
ることが好都合な）定電流用途のためのドレイン電流制
御されるＣＭＯＳ出力ドライバ回路を提供する。ここに
おいては、たとえばＳＳＴＬ＿２、ＳＳＴＬ＿３、ＨＳ
ＴＬ、ＥＣＬにおいて外部抵抗性終端負荷が用いられ
る。（デュアルゲートｐＦＥＴデバイスによって供給さ
れる）プルアップパスおよび（デュアルゲートｎＦＥＴ
デバイスによって失われる）プルダウンパスにおけるド
レイン電流は、それぞれ本発明の回路によって発生され
るゲートバイアス電圧によって制御される。これは外部
終端基準電圧を都合良く考慮に入れている。
デバイス内のオフチップドライバ、ＯＣＤとして利用す
ることが好都合な）定電流用途のためのドレイン電流制
御されるＣＭＯＳ出力ドライバ回路を提供する。ここに
おいては、たとえばＳＳＴＬ＿２、ＳＳＴＬ＿３、ＨＳ
ＴＬ、ＥＣＬにおいて外部抵抗性終端負荷が用いられ
る。（デュアルゲートｐＦＥＴデバイスによって供給さ
れる）プルアップパスおよび（デュアルゲートｎＦＥＴ
デバイスによって失われる）プルダウンパスにおけるド
レイン電流は、それぞれ本発明の回路によって発生され
るゲートバイアス電圧によって制御される。これは外部
終端基準電圧を都合良く考慮に入れている。
【００１１】本発明のこれらの、そして他の目的、特色
および利点は本発明の説明的な実施例の以下の詳細な説
明から明らかとなるであろう。それらは添付図面ととも
に読まれるべきものである。
および利点は本発明の説明的な実施例の以下の詳細な説
明から明らかとなるであろう。それらは添付図面ととも
に読まれるべきものである。
【００１２】
【実施例】最初に図２を参照すると、抵抗性終端負荷に
定ドレイン電流制御を提供するための本発明による出力
ドライバ回路の第１の実施例が描かれている。本発明の
出力ドライバ回路は、例えばＤＲＡＭデバイスのよう
な、半導体メモリデバイスにおけるオフチップドライバ
（ＯＣＤ）として使用するのに好都合であるが、しか
し、本発明はそれに限定されることなく、そしてそのよ
うな独特の出力ドライバ回路は、当業技術者によって意
図される他の種々のデータ伝送用途においても用いるこ
とができるということは明らかである。述語「チップ」
および「外部」を描いている図２における破線は、出力
ドライバ回路がチップまたは半導体デバイスの１部とし
て形成され、そこからデータが駆動されるということを
表すことを意図している。破線の外側のコンポーネント
はこのため、チップの外側にあり、そして本発明の出力
ドライバ回路の範囲外である。明確に言えば、出力ドラ
イバ回路１０は、出力ドライバ回路のプルアップパスを
形成する１つのデュアルゲートｐチャンネル電界効果ト
ランジスタ（ｐＦＥＴ）デバイス１２を含んでいる。デ
ュアルゲートｐＦＥＴデバイス１２自体は、ソーストラ
ンジスタ１２Ａおよびドレイントランジスタ１２Ｂを含
んでおり、各々は、１つのソース端子（Ｓ）、１つのゲ
ート端子（Ｇ）および１つのドレイン端子（Ｄ）を有し
ている。ソーストランジスタ１２Ａのソース端子は、外
部的にチップに提供される電圧源Ｖ（すなわちチップ電
源）に接続されている。ドレイントランジスタ１２Ｂの
ドレイン端子は、出力ドライバ回路１０の出力端子に接
続される。
定ドレイン電流制御を提供するための本発明による出力
ドライバ回路の第１の実施例が描かれている。本発明の
出力ドライバ回路は、例えばＤＲＡＭデバイスのよう
な、半導体メモリデバイスにおけるオフチップドライバ
（ＯＣＤ）として使用するのに好都合であるが、しか
し、本発明はそれに限定されることなく、そしてそのよ
うな独特の出力ドライバ回路は、当業技術者によって意
図される他の種々のデータ伝送用途においても用いるこ
とができるということは明らかである。述語「チップ」
および「外部」を描いている図２における破線は、出力
ドライバ回路がチップまたは半導体デバイスの１部とし
て形成され、そこからデータが駆動されるということを
表すことを意図している。破線の外側のコンポーネント
はこのため、チップの外側にあり、そして本発明の出力
ドライバ回路の範囲外である。明確に言えば、出力ドラ
イバ回路１０は、出力ドライバ回路のプルアップパスを
形成する１つのデュアルゲートｐチャンネル電界効果ト
ランジスタ（ｐＦＥＴ）デバイス１２を含んでいる。デ
ュアルゲートｐＦＥＴデバイス１２自体は、ソーストラ
ンジスタ１２Ａおよびドレイントランジスタ１２Ｂを含
んでおり、各々は、１つのソース端子（Ｓ）、１つのゲ
ート端子（Ｇ）および１つのドレイン端子（Ｄ）を有し
ている。ソーストランジスタ１２Ａのソース端子は、外
部的にチップに提供される電圧源Ｖ（すなわちチップ電
源）に接続されている。ドレイントランジスタ１２Ｂの
ドレイン端子は、出力ドライバ回路１０の出力端子に接
続される。
【００１３】出力ドライバ回路はまた、出力ドライバ回
路のプルダウンパスを形成するデュアルゲートｎチャン
ネル電界効果トランジスタ（ｎＦＥＴ）デバイス１４を
も含んでいる。デュアルゲートｎＦＥＴデバイス１４自
体は、１つのドレイントランジスタ１４Ａと１つのソー
ストランジスタ１４Ｂとを含んでおり、各々は１つのソ
ース端子（Ｓ）、１つのゲート端子（Ｇ）および１つの
ドレイン端子（Ｄ）を有している。ソーストランジスタ
１４Ｂのソース端子は、グランド電位に接続されてい
る。さらに、ソーストランジスタ１４Ｂのドレイン端子
は、ドレイントランジスタ１４Ａのソース端子に接続さ
れている。ドレイントランジスタ１４Ａのドレイン端子
は、出力ドライバ回路１０の出力端子に接続されてい
る。
路のプルダウンパスを形成するデュアルゲートｎチャン
ネル電界効果トランジスタ（ｎＦＥＴ）デバイス１４を
も含んでいる。デュアルゲートｎＦＥＴデバイス１４自
体は、１つのドレイントランジスタ１４Ａと１つのソー
ストランジスタ１４Ｂとを含んでおり、各々は１つのソ
ース端子（Ｓ）、１つのゲート端子（Ｇ）および１つの
ドレイン端子（Ｄ）を有している。ソーストランジスタ
１４Ｂのソース端子は、グランド電位に接続されてい
る。さらに、ソーストランジスタ１４Ｂのドレイン端子
は、ドレイントランジスタ１４Ａのソース端子に接続さ
れている。ドレイントランジスタ１４Ａのドレイン端子
は、出力ドライバ回路１０の出力端子に接続されてい
る。
【００１４】ｐＦＥＴデバイスのソーストランジスタ１
２Ａのゲート端子は、スイッチングインバータ１６の出
力端子に接続され、ｎＦＥＴデバイスのソーストランジ
スタ１４Ｂのゲート端子はスイッチングインバータ１８
の出力端子に接続されている。ｐチャンネル入力信号Ｉ
Ｎ＿Ｐに応答して、スイッチングデバイス１６は、ソー
ストランジスタ１２Ａをターンオンおよびオフさせるの
に用いられ、それによって電圧源Ｖからデュアルゲート
ｐＦＥＴデバイスのソーストランジスタ１２Ａを通って
流れる電流をターンオンおよびオフさせる。同様に、ｎ
チャンネル入力信号ＩＮ＿Ｎに応答して、スイッチング
デバイス１８は、ソーストランジスタ１４Ｂをターンオ
ンおよびオフさせるのに用いられ、それによってデュア
ルゲートｎＦＥＴデバイスのソーストランジスタ１４Ｂ
を通るグランド電位へ流れる電流をターンオンおよびオ
フさせる。
２Ａのゲート端子は、スイッチングインバータ１６の出
力端子に接続され、ｎＦＥＴデバイスのソーストランジ
スタ１４Ｂのゲート端子はスイッチングインバータ１８
の出力端子に接続されている。ｐチャンネル入力信号Ｉ
Ｎ＿Ｐに応答して、スイッチングデバイス１６は、ソー
ストランジスタ１２Ａをターンオンおよびオフさせるの
に用いられ、それによって電圧源Ｖからデュアルゲート
ｐＦＥＴデバイスのソーストランジスタ１２Ａを通って
流れる電流をターンオンおよびオフさせる。同様に、ｎ
チャンネル入力信号ＩＮ＿Ｎに応答して、スイッチング
デバイス１８は、ソーストランジスタ１４Ｂをターンオ
ンおよびオフさせるのに用いられ、それによってデュア
ルゲートｎＦＥＴデバイスのソーストランジスタ１４Ｂ
を通るグランド電位へ流れる電流をターンオンおよびオ
フさせる。
【００１５】ｐＦＥＴデバイスのドレイン端子１２Ｂの
ゲート端子は、バイアス発生器２０の第１出力端子に接
続される。以下に詳細に説明されるように、バイアス発
生器２０は、バイアス電圧ｖＢＬＡＳＰを発生し、そし
てｖＢＬＡＳＰをドレイントランジスタＢのゲート端子
に提供して、ｐＦＥＴデバイスのドレイントランジスタ
１２Ｂによって提供される電流の量を実質的に制御す
る。同様に、ｎＦＥＴデバイスのドレイン端子１４Ａの
ゲート端子は、バイアス発生器２０の第２出力端子に接
続される。バイアス発生器２０は、以下に詳細に説明さ
れるようにバイアス電圧ｖＢＬＡＳＮを発生し、そして
ｖＢＬＡＳＮをドレイントランジスタ１４Ａのゲート端
子に提供して、ｎＦＥＴデバイスのドレイントランジス
タ１４Ａに提供される電流の量を実質的に制御する。
ゲート端子は、バイアス発生器２０の第１出力端子に接
続される。以下に詳細に説明されるように、バイアス発
生器２０は、バイアス電圧ｖＢＬＡＳＰを発生し、そし
てｖＢＬＡＳＰをドレイントランジスタＢのゲート端子
に提供して、ｐＦＥＴデバイスのドレイントランジスタ
１２Ｂによって提供される電流の量を実質的に制御す
る。同様に、ｎＦＥＴデバイスのドレイン端子１４Ａの
ゲート端子は、バイアス発生器２０の第２出力端子に接
続される。バイアス発生器２０は、以下に詳細に説明さ
れるようにバイアス電圧ｖＢＬＡＳＮを発生し、そして
ｖＢＬＡＳＮをドレイントランジスタ１４Ａのゲート端
子に提供して、ｎＦＥＴデバイスのドレイントランジス
タ１４Ａに提供される電流の量を実質的に制御する。
【００１６】ドレイントランジスタ１２Ｂおよび１４Ａ
のドレイン端子の接合において形成される出力ドライバ
回路１０の出力端子は終端抵抗器２２の第１端子に接続
され、一方終点抵抗器２２の第２端子は、外部基準電圧
源ＶＴＴに接続される。出力ドライバ回路１０の出力端
子もまた回路１０からデータを受け取る（示されていな
い）デバイスの入力にも接続される。コンポーネント間
のそのような望ましい接続性が与えられるときの、出力
ドライバ回路１０の動作が説明される。
のドレイン端子の接合において形成される出力ドライバ
回路１０の出力端子は終端抵抗器２２の第１端子に接続
され、一方終点抵抗器２２の第２端子は、外部基準電圧
源ＶＴＴに接続される。出力ドライバ回路１０の出力端
子もまた回路１０からデータを受け取る（示されていな
い）デバイスの入力にも接続される。コンポーネント間
のそのような望ましい接続性が与えられるときの、出力
ドライバ回路１０の動作が説明される。
【００１７】内部（チップ）電源電圧および外部基準電
圧がある許容範囲内で同時に変化するときにも、本発明
の出力ドライバ回路はＰＦＥＴプルアップパスおよびｎ
ＦＥＴプルダウンパスの両方に定電流を供給する。トラ
ンジスタ１２Ａ、１２Ｂ、１４Ａおよび１４Ｂ（および
本明細で開示させる他の全てのトランジスタ）のよう
な、ＣＭＯＳトランジスタドレイン電流は、実質的にゲ
ート対ソース電圧によって制御されることは明らかであ
る。こうして、本発明に従ってゲート電圧（たとえばｖ
ＢＬＡＳＰ、ＶＢＬＡＳＮ）を発生させ、そしてそれぞ
れそのような電圧をドレイントランジスタ（または別の
実施例において説明されるようにソーストランジスタ）
もゲート端子に加えることにより、各パス（プルアップ
およびプルダウン）のドレイン電流が都合良く制御さ
れ、その結果一定電流がそこに提供される。この特定の
実施例においては、ソーストランジスタは、プルアップ
およびプルダウンパスを効果的にイネーブルし、そして
ディスエーブルするのに用いられる。（しかし、別の実
施例においては、後に説明されるようにドレイントラン
ジスタがこの機能を提供する）。
圧がある許容範囲内で同時に変化するときにも、本発明
の出力ドライバ回路はＰＦＥＴプルアップパスおよびｎ
ＦＥＴプルダウンパスの両方に定電流を供給する。トラ
ンジスタ１２Ａ、１２Ｂ、１４Ａおよび１４Ｂ（および
本明細で開示させる他の全てのトランジスタ）のよう
な、ＣＭＯＳトランジスタドレイン電流は、実質的にゲ
ート対ソース電圧によって制御されることは明らかであ
る。こうして、本発明に従ってゲート電圧（たとえばｖ
ＢＬＡＳＰ、ＶＢＬＡＳＮ）を発生させ、そしてそれぞ
れそのような電圧をドレイントランジスタ（または別の
実施例において説明されるようにソーストランジスタ）
もゲート端子に加えることにより、各パス（プルアップ
およびプルダウン）のドレイン電流が都合良く制御さ
れ、その結果一定電流がそこに提供される。この特定の
実施例においては、ソーストランジスタは、プルアップ
およびプルダウンパスを効果的にイネーブルし、そして
ディスエーブルするのに用いられる。（しかし、別の実
施例においては、後に説明されるようにドレイントラン
ジスタがこの機能を提供する）。
【００１８】例として、終端抵抗器２２は、５０オーム
の値を持つように描かれている。終端抵抗器の値は、出
力ドライバ回路によって供給される／失われるべき電流
に、そしてレシーバの入力電圧に相当して選択される。
こうして、図２に示される例に従えば、１つの５０オー
ム終端抵抗器が出力ドライバ回路の出力端子において約
８ミリアンペア（ｍＡ）の一定電流を生じさせる結果と
なり、こうして、レシーバへの入力において、約±４０
０ミリボルト（ｍＶ）の電圧降下が生じさせる。この例
においては、±４００ｍＶは、レシーバによって必要と
される入力電圧である。
の値を持つように描かれている。終端抵抗器の値は、出
力ドライバ回路によって供給される／失われるべき電流
に、そしてレシーバの入力電圧に相当して選択される。
こうして、図２に示される例に従えば、１つの５０オー
ム終端抵抗器が出力ドライバ回路の出力端子において約
８ミリアンペア（ｍＡ）の一定電流を生じさせる結果と
なり、こうして、レシーバへの入力において、約±４０
０ミリボルト（ｍＶ）の電圧降下が生じさせる。この例
においては、±４００ｍＶは、レシーバによって必要と
される入力電圧である。
【００１９】このようにして、信号ＩＮ＿Ｐが論理ハイ
（約５ボルト）であり、信号ＩＮ＿Ｎもまた論理ハイで
あるとき、スイッチングインバータ１６は、論理ロー
（約０ボルト）を出力し、これはソーストランジスタ１
２Ａをターンオンさせ、ｐＦＥＴプルアップパスをイネ
ーブルとし、一方スイッチングインバータ１８は論理ロ
ーを出力し、これはソーストランジスタ１４Ｂをターン
オフさせ、ｎＦＥＴプルダウンパスをディスエーブルと
する。プルアップパスがイネーブルされ、そしてプルダ
ウンパスがディスエーブルされると、トランジスタ１２
Ｂのゲート端子へのｖＢＬＡＳＰの印加はプルアップパ
スによって供給されるべき望ましいドレイン電流（たと
えば約８ｍＡ）を生じさせる。
（約５ボルト）であり、信号ＩＮ＿Ｎもまた論理ハイで
あるとき、スイッチングインバータ１６は、論理ロー
（約０ボルト）を出力し、これはソーストランジスタ１
２Ａをターンオンさせ、ｐＦＥＴプルアップパスをイネ
ーブルとし、一方スイッチングインバータ１８は論理ロ
ーを出力し、これはソーストランジスタ１４Ｂをターン
オフさせ、ｎＦＥＴプルダウンパスをディスエーブルと
する。プルアップパスがイネーブルされ、そしてプルダ
ウンパスがディスエーブルされると、トランジスタ１２
Ｂのゲート端子へのｖＢＬＡＳＰの印加はプルアップパ
スによって供給されるべき望ましいドレイン電流（たと
えば約８ｍＡ）を生じさせる。
【００２０】反対に、信号ＩＮ＿Ｎが論理ローであり、
そして信号ＩＮ＿Ｐもまた論理ローであるとき、スイッ
チングインバーター１８は論理ハイを出力し、これはソ
ーストランジスタ１４Ｂをターンオンさせ、ｎＦＥＴプ
ルダウンパスをイネーブルとし、一方スイッチングイン
バータ１６は論理ハイを出力し、これはソーストランジ
スタ１２ＡをターンオフさせてｐＦＥＴプルアップパス
をディスエーブルとする。プルダウンパスがイネーブル
され、そしてプルアップパスがディスエーブルであるた
め、トランジスタ１４Ａのゲート端子へのｖＢＬＡＳＮ
への印加はプルダウンパスによって失われるべき望まし
いドレイン電流（例えば８ｍＡ）を生じさせる。
そして信号ＩＮ＿Ｐもまた論理ローであるとき、スイッ
チングインバーター１８は論理ハイを出力し、これはソ
ーストランジスタ１４Ｂをターンオンさせ、ｎＦＥＴプ
ルダウンパスをイネーブルとし、一方スイッチングイン
バータ１６は論理ハイを出力し、これはソーストランジ
スタ１２ＡをターンオフさせてｐＦＥＴプルアップパス
をディスエーブルとする。プルダウンパスがイネーブル
され、そしてプルアップパスがディスエーブルであるた
め、トランジスタ１４Ａのゲート端子へのｖＢＬＡＳＮ
への印加はプルダウンパスによって失われるべき望まし
いドレイン電流（例えば８ｍＡ）を生じさせる。
【００２１】図３を参照すると、バイアス電圧（ｖＢＬ
ＡＳＰおよびｖＢＬＡＳＮ）を発生するためのバイアス
発生器２０の第１実施例が示されている。後に説明され
るように、バイアス発生器２０は、３つの相互接続され
た段によって都合良く形成されていることは明らかであ
る。ｖＢＬＡＳＰおよびｖＢＬＡＳＮを発生させるため
に、バイアス発生器回路に加えられる電圧は、ＶＩＮＴ
として表されている内部電源電圧、ＣＭＮとして示され
ているバンドギャップ基準電圧および外部終端抵抗器２
２（図２）の基準電圧（ＶＴＴ）である。後に説明され
るように、ＣＭＮ（バンドギャップ基準）は、外部基準
電圧の関数としてバイアス発生器回路の第１段を通して
流れる保証電流である高度に精密な一定基準電圧である
ことが理解されるべきである。
ＡＳＰおよびｖＢＬＡＳＮ）を発生するためのバイアス
発生器２０の第１実施例が示されている。後に説明され
るように、バイアス発生器２０は、３つの相互接続され
た段によって都合良く形成されていることは明らかであ
る。ｖＢＬＡＳＰおよびｖＢＬＡＳＮを発生させるため
に、バイアス発生器回路に加えられる電圧は、ＶＩＮＴ
として表されている内部電源電圧、ＣＭＮとして示され
ているバンドギャップ基準電圧および外部終端抵抗器２
２（図２）の基準電圧（ＶＴＴ）である。後に説明され
るように、ＣＭＮ（バンドギャップ基準）は、外部基準
電圧の関数としてバイアス発生器回路の第１段を通して
流れる保証電流である高度に精密な一定基準電圧である
ことが理解されるべきである。
【００２２】こうして、第１段は、ドレイントランジス
タＰ１Ｂに直列に接続されたソーストランジスタＰ１Ａ
からなるデュアルゲートｐＦＥＴトランジスタデバイス
で形成されている。デュアルゲートｐＦＥＴデバイスＰ
１Ａ／Ｐ１Ｂは、電源Ｖ（すなわちトランジスタ１２Ａ
（図２）に接続されている電圧源と同じ）と抵抗器Ｒ１
との間に直列的に接続されている。抵抗器Ｒ１は、直列
的に抵抗器Ｒ２に接続されている。第１段はまた、ドレ
イントランジスタＮ１Ａに直列に接続されたソーストラ
ンジスタＮ１ＢからなるデュアルゲートｎＦＥＴトラン
ジスタデバイスをも含んでいる。デュアルゲートｎＦＥ
ＴデバイスＮ１Ａ／Ｎ１Ｂは、グランドと抵抗器Ｒ２と
の間に直列に接続されている。第１段はまた、抵抗器Ｒ
１とＲ２との間の接合点に接続された反転端子およびＶ
ＴＴに接続された非反転端子とを持つ第１オペアンプＩ
ＶＴＴをも含んでいる。第１オペアンプＩＶＴＴの出力
端子は、ドレイントランジスタＰ１Ｂのゲート端子に接
続される。ソーストランジスタＰ１Ａのゲート端子はグ
ランドに接続される。ソーストランジスタＮ１Ｂおよび
ドレイントランジスタＮ１Ａの両方のゲート端子は、Ｃ
ＭＮに接続される。
タＰ１Ｂに直列に接続されたソーストランジスタＰ１Ａ
からなるデュアルゲートｐＦＥＴトランジスタデバイス
で形成されている。デュアルゲートｐＦＥＴデバイスＰ
１Ａ／Ｐ１Ｂは、電源Ｖ（すなわちトランジスタ１２Ａ
（図２）に接続されている電圧源と同じ）と抵抗器Ｒ１
との間に直列的に接続されている。抵抗器Ｒ１は、直列
的に抵抗器Ｒ２に接続されている。第１段はまた、ドレ
イントランジスタＮ１Ａに直列に接続されたソーストラ
ンジスタＮ１ＢからなるデュアルゲートｎＦＥＴトラン
ジスタデバイスをも含んでいる。デュアルゲートｎＦＥ
ＴデバイスＮ１Ａ／Ｎ１Ｂは、グランドと抵抗器Ｒ２と
の間に直列に接続されている。第１段はまた、抵抗器Ｒ
１とＲ２との間の接合点に接続された反転端子およびＶ
ＴＴに接続された非反転端子とを持つ第１オペアンプＩ
ＶＴＴをも含んでいる。第１オペアンプＩＶＴＴの出力
端子は、ドレイントランジスタＰ１Ｂのゲート端子に接
続される。ソーストランジスタＰ１Ａのゲート端子はグ
ランドに接続される。ソーストランジスタＮ１Ｂおよび
ドレイントランジスタＮ１Ａの両方のゲート端子は、Ｃ
ＭＮに接続される。
【００２３】第１段におけるｐＦＥＴデバイスＰ１Ａ／
Ｐ１Ｂに類似して、第２段は、ドレイントランジスタＰ
２Ｂに直列に接続されたソーストランジスタＰ２Ａから
なるデュアルゲートｐＦＥＴトランジスタデバイスを含
んでいる。デュアルゲートｐＦＥＴデバイスＰ２Ａ／Ｐ
２Ｂは、電圧源Ｖと抵抗器Ｒ３との間に直列に接続され
る。第２段はまた、ドレイントランジスタＮ２Ａに直列
に接続されたソーストランジスタＮ２Ｂからなるデュア
ルゲートｎＦＥＴトランジスタデバイスをも含んでい
る。デュアルゲートｎＦＥＴデバイスＮ２Ａ／Ｎ２Ｂ
は、グランドと抵抗器Ｒ３との間に直列に接続される。
第２段はまた、抵抗器Ｒ３と、ｎＦＥＴデバイスＮ２Ａ
／Ｎ２Ｂとの間の接合点に接続された反転端子、および
抵抗器Ｒ２とｎＦＥＴデバイスＮ１Ａ／Ｎ１Ｂ（第１
段）との間の接合部に接続された非反転端子とを有する
第２オペアンプＩＮをも含んでいる。第２オペアンプＩ
Ｎの出力端子は、ドレイントランジスタＮ２Ａのゲート
端子に接続される。ソーストランジスタＮ２Ｂのゲート
端子は、内部電圧電源ＶＩＮＴに接続される。電圧ＶＩ
ＮＴが電圧Ｖより小さいか、または等しいことが望まし
いのは明らかである。ｐＦＥＴソーストランジスタＰ２
Ａのゲート端子は、グランドに接続され、一方Ｐ２Ｂの
ゲート端子は第１オペアンプＩＶＴＴの出力端子に接続
される。後に説明されるように、第２オペアンプＩＮの
出力端子はまた、出力ドライバ回路のプルダウンパスに
バイアス電圧ｖＢＬＡＳＮを提供する。
Ｐ１Ｂに類似して、第２段は、ドレイントランジスタＰ
２Ｂに直列に接続されたソーストランジスタＰ２Ａから
なるデュアルゲートｐＦＥＴトランジスタデバイスを含
んでいる。デュアルゲートｐＦＥＴデバイスＰ２Ａ／Ｐ
２Ｂは、電圧源Ｖと抵抗器Ｒ３との間に直列に接続され
る。第２段はまた、ドレイントランジスタＮ２Ａに直列
に接続されたソーストランジスタＮ２Ｂからなるデュア
ルゲートｎＦＥＴトランジスタデバイスをも含んでい
る。デュアルゲートｎＦＥＴデバイスＮ２Ａ／Ｎ２Ｂ
は、グランドと抵抗器Ｒ３との間に直列に接続される。
第２段はまた、抵抗器Ｒ３と、ｎＦＥＴデバイスＮ２Ａ
／Ｎ２Ｂとの間の接合点に接続された反転端子、および
抵抗器Ｒ２とｎＦＥＴデバイスＮ１Ａ／Ｎ１Ｂ（第１
段）との間の接合部に接続された非反転端子とを有する
第２オペアンプＩＮをも含んでいる。第２オペアンプＩ
Ｎの出力端子は、ドレイントランジスタＮ２Ａのゲート
端子に接続される。ソーストランジスタＮ２Ｂのゲート
端子は、内部電圧電源ＶＩＮＴに接続される。電圧ＶＩ
ＮＴが電圧Ｖより小さいか、または等しいことが望まし
いのは明らかである。ｐＦＥＴソーストランジスタＰ２
Ａのゲート端子は、グランドに接続され、一方Ｐ２Ｂの
ゲート端子は第１オペアンプＩＶＴＴの出力端子に接続
される。後に説明されるように、第２オペアンプＩＮの
出力端子はまた、出力ドライバ回路のプルダウンパスに
バイアス電圧ｖＢＬＡＳＮを提供する。
【００２４】第３段は、ドレイントランジスタＰ３Ｂに
直列に接続されたソーストランジスタＰ３Ａからなるデ
ュアルゲートｐＦＥＴトランジスタデバイスを含んでい
る。デュアルゲートｐＦＥＴデバイスＰ３Ａ／Ｐ３Ｂ
は、電圧源Ｖと抵抗器Ｒ４との間に直列に接続される。
第３段もまた、ｎＦＥＴデバイスＮ２Ａ／Ｎ２Ｂ（第２
段）と類似して、ドレイントランジスタＮ３Ａに直列に
接続されたソーストランジスタＮ３Ｂからなるデュアル
ゲートｎＦＥＴデバイスをも含んでいる。デュアルゲー
トｎＦＥＴデバイスＮ３Ａ／Ｎ３Ｂは、グランドと抵抗
器Ｒ４との間に直列に接続される。第３段はまた、抵抗
器Ｒ４とｐＦＥＴデバイスＰ３Ａ／Ｐ３Ｂとの間の接合
点に接続される反転端子と、そして抵抗器Ｒ１とｐＦＥ
ＴデバイスＰ１Ａ／Ｐ１Ｂ（第１段）との間の接合点に
接続される非反転端子とを有する第３オペアンプＩＰを
も含んでいる。第３オペアンプＩＰの出力端子は、ドレ
イントランジスタＰ３Ｂのゲート端子に接続される。ソ
ーストランジスタＰ３Ａのゲート端子はグランドに接続
される。ｎＦＥＴソーストランジスタＮ３Ｂのゲート端
子は、ＶＩＮＴに接続され、一方Ｎ３Ａのゲート端子は
第２オペアンプＩＮの出力端子に接続される。後に説明
されるように、第３オペアンプＩＰの出力端子もまた出
力ドライバ回路のプルアップパスにバイアス電圧ｖＢＬ
ＡＳＰを提供する。３段におけるコンポーネント間のそ
のような望ましい接続性が与えられたので、バイアス発
生器２０の動作が説明される。
直列に接続されたソーストランジスタＰ３Ａからなるデ
ュアルゲートｐＦＥＴトランジスタデバイスを含んでい
る。デュアルゲートｐＦＥＴデバイスＰ３Ａ／Ｐ３Ｂ
は、電圧源Ｖと抵抗器Ｒ４との間に直列に接続される。
第３段もまた、ｎＦＥＴデバイスＮ２Ａ／Ｎ２Ｂ（第２
段）と類似して、ドレイントランジスタＮ３Ａに直列に
接続されたソーストランジスタＮ３Ｂからなるデュアル
ゲートｎＦＥＴデバイスをも含んでいる。デュアルゲー
トｎＦＥＴデバイスＮ３Ａ／Ｎ３Ｂは、グランドと抵抗
器Ｒ４との間に直列に接続される。第３段はまた、抵抗
器Ｒ４とｐＦＥＴデバイスＰ３Ａ／Ｐ３Ｂとの間の接合
点に接続される反転端子と、そして抵抗器Ｒ１とｐＦＥ
ＴデバイスＰ１Ａ／Ｐ１Ｂ（第１段）との間の接合点に
接続される非反転端子とを有する第３オペアンプＩＰを
も含んでいる。第３オペアンプＩＰの出力端子は、ドレ
イントランジスタＰ３Ｂのゲート端子に接続される。ソ
ーストランジスタＰ３Ａのゲート端子はグランドに接続
される。ｎＦＥＴソーストランジスタＮ３Ｂのゲート端
子は、ＶＩＮＴに接続され、一方Ｎ３Ａのゲート端子は
第２オペアンプＩＮの出力端子に接続される。後に説明
されるように、第３オペアンプＩＰの出力端子もまた出
力ドライバ回路のプルアップパスにバイアス電圧ｖＢＬ
ＡＳＰを提供する。３段におけるコンポーネント間のそ
のような望ましい接続性が与えられたので、バイアス発
生器２０の動作が説明される。
【００２５】ｎＦＥＴデバイスＮ１Ａ／Ｎ１Ｂへの電圧
ＣＭＮの提供は、第１段を通して流れる、たとえば１０
０マイクロアンペア（μＡ）の、電流を生じさせる。第
１段を通る電流は、抵抗器Ｒ１およびＲ２の両端に電圧
降下を生じさせる。抵抗器Ｒ１およびＲ２の値は外部終
端抵抗器２２（図２）に相当するように選択されるのは
明らかである。すなわち、終端抵抗器２２が５０オーム
であることが望ましい、そして出力ドライバ回路によっ
て供給または失われるべき電流が約８ｍＡである以前の
例を参照し、そして第１段を通る電流が約１００μＡと
仮定すれば、Ｒ１およびＲ２の値は４Ｋオームとなるよ
う選択するのが望ましい。こうして、（レシーバの入力
電圧要求を満足させるために）５０オーム終端抵抗器両
端に約４００ｍＶの電圧降下が要求されていると仮定す
れば、約４００ｍＶの相当する電圧が各抵抗器Ｒ１およ
びＲ２それぞれの両端に要求される。Ｒ１両端の電圧降
下は、ＰＲＥＦとして示され、一方、Ｒ２両端の電圧降
下は、ＮＲＥＦとして示されている。
ＣＭＮの提供は、第１段を通して流れる、たとえば１０
０マイクロアンペア（μＡ）の、電流を生じさせる。第
１段を通る電流は、抵抗器Ｒ１およびＲ２の両端に電圧
降下を生じさせる。抵抗器Ｒ１およびＲ２の値は外部終
端抵抗器２２（図２）に相当するように選択されるのは
明らかである。すなわち、終端抵抗器２２が５０オーム
であることが望ましい、そして出力ドライバ回路によっ
て供給または失われるべき電流が約８ｍＡである以前の
例を参照し、そして第１段を通る電流が約１００μＡと
仮定すれば、Ｒ１およびＲ２の値は４Ｋオームとなるよ
う選択するのが望ましい。こうして、（レシーバの入力
電圧要求を満足させるために）５０オーム終端抵抗器両
端に約４００ｍＶの電圧降下が要求されていると仮定す
れば、約４００ｍＶの相当する電圧が各抵抗器Ｒ１およ
びＲ２それぞれの両端に要求される。Ｒ１両端の電圧降
下は、ＰＲＥＦとして示され、一方、Ｒ２両端の電圧降
下は、ＮＲＥＦとして示されている。
【００２６】ドレイントランジスタＰ１ＢおよびＰ２Ｂ
のゲート端子に提供される前にＶＴＴを規制するため
に、Ｒ１およびＲ２の間の電圧、すなわちＣＶＴＴ、と
ともに、終端抵抗器２２の外部基準電圧である電圧ＶＴ
ＴがオペアンプＩＶＴＴに提供される。このことは、外
部基準電圧ＶＴＴにおけるいかなる変化もオペアンプＩ
ＶＴＴによって保証され、ＩＶＴＴは規制されたＶＴＴ
電圧、すなわちＶＴＴＲｅｇを出力する。電圧ＶＴＴＲ
ｅｇは、ドレイントランジスタＰ１Ｂ（第１段）および
Ｐ２Ｂ（第２段）のゲート端子の両方に提供され、電流
がバイアス発生器回路のそれぞれの段を通って流れるこ
とを可能とする。デュアルゲートｐＦＥＴデバイスＰ１
Ａ／Ｐ１ＢおよびデュアルゲートｐＦＥＴデバイスＰ２
Ａ／Ｐ２Ｂがカレントミラー回路を形成し、Ｐ１Ａ／Ｐ
１Ｂデバイスを通って流れる、たとえば１００μＡの同
じ電流がＰ２Ａ／Ｐ２Ｂデバイスを通って流れることが
理解される。
のゲート端子に提供される前にＶＴＴを規制するため
に、Ｒ１およびＲ２の間の電圧、すなわちＣＶＴＴ、と
ともに、終端抵抗器２２の外部基準電圧である電圧ＶＴ
ＴがオペアンプＩＶＴＴに提供される。このことは、外
部基準電圧ＶＴＴにおけるいかなる変化もオペアンプＩ
ＶＴＴによって保証され、ＩＶＴＴは規制されたＶＴＴ
電圧、すなわちＶＴＴＲｅｇを出力する。電圧ＶＴＴＲ
ｅｇは、ドレイントランジスタＰ１Ｂ（第１段）および
Ｐ２Ｂ（第２段）のゲート端子の両方に提供され、電流
がバイアス発生器回路のそれぞれの段を通って流れるこ
とを可能とする。デュアルゲートｐＦＥＴデバイスＰ１
Ａ／Ｐ１ＢおよびデュアルゲートｐＦＥＴデバイスＰ２
Ａ／Ｐ２Ｂがカレントミラー回路を形成し、Ｐ１Ａ／Ｐ
１Ｂデバイスを通って流れる、たとえば１００μＡの同
じ電流がＰ２Ａ／Ｐ２Ｂデバイスを通って流れることが
理解される。
【００２７】各トランジスタがそれと関連する（幅／長
さ比として示される）チャンネル幅およびチャンネル長
さを有していることは明らかである。測定の単位は示さ
れていないが、マイクロメータ（μｍ）であることが望
ましい。トランジスタのそのような特性は実質的にトラ
ンジスタの容量を決定する。こうして、Ｐ２Ａ／Ｐ２Ｂ
デバイスに関してＰ１Ａ／Ｐ１Ｂデバイスがミラーとな
るためには、それらの幅／長さ比が実質的に等しく、た
とえば４０／１、となるように選択される。
さ比として示される）チャンネル幅およびチャンネル長
さを有していることは明らかである。測定の単位は示さ
れていないが、マイクロメータ（μｍ）であることが望
ましい。トランジスタのそのような特性は実質的にトラ
ンジスタの容量を決定する。こうして、Ｐ２Ａ／Ｐ２Ｂ
デバイスに関してＰ１Ａ／Ｐ１Ｂデバイスがミラーとな
るためには、それらの幅／長さ比が実質的に等しく、た
とえば４０／１、となるように選択される。
【００２８】さらに、電圧ＮＲｅｆ（例えばＶＴＴ−４
００ｍＶ）は、Ｒ３とデュアルゲートｎＦＥＴデバイス
Ｎ２Ａ／Ｎ２Ｂとの間の接合点における電圧、すなわち
ＴＮ、と共にオペアンプＩＮに提供される。そのような
入力に応答して、オペアンプＩＮはｎチャンネルバイア
ス電圧ｖＢＬＡＳＮを発生し、この電圧は出力ドライバ
回路のドレイントランジスタ１４Ａ（図２）に提供され
る。加えて、オペアンプＩＮの出力はドレイントランジ
スタＮ２ＡおよびＮ３Ａのゲート端子に提供される。デ
ュアルゲートｎＦＥＴデバイスＮ２Ａ／Ｎ２Ｂおよびデ
ュアルゲートｎＦＥＴデバイスＮ３Ａ／Ｎ３Ｂは、カレ
ントミラー回路を形成し、Ｎ２Ａ／Ｎ２Ｂデバイスを通
って流れるのと同じ電流、たとえば１００μＡ、がＮ３
Ａ／Ｎ３Ｂデバイスを通って流れる。こうして、Ｎ３Ａ
／Ｎ３ＢデバイスがＮ２Ａ／Ｎ２Ｂデバイスをミラーす
るために、それらの幅／長さ比は実質的に等しく、たと
えば２／０．４、となるように選択される。
００ｍＶ）は、Ｒ３とデュアルゲートｎＦＥＴデバイス
Ｎ２Ａ／Ｎ２Ｂとの間の接合点における電圧、すなわち
ＴＮ、と共にオペアンプＩＮに提供される。そのような
入力に応答して、オペアンプＩＮはｎチャンネルバイア
ス電圧ｖＢＬＡＳＮを発生し、この電圧は出力ドライバ
回路のドレイントランジスタ１４Ａ（図２）に提供され
る。加えて、オペアンプＩＮの出力はドレイントランジ
スタＮ２ＡおよびＮ３Ａのゲート端子に提供される。デ
ュアルゲートｎＦＥＴデバイスＮ２Ａ／Ｎ２Ｂおよびデ
ュアルゲートｎＦＥＴデバイスＮ３Ａ／Ｎ３Ｂは、カレ
ントミラー回路を形成し、Ｎ２Ａ／Ｎ２Ｂデバイスを通
って流れるのと同じ電流、たとえば１００μＡ、がＮ３
Ａ／Ｎ３Ｂデバイスを通って流れる。こうして、Ｎ３Ａ
／Ｎ３ＢデバイスがＮ２Ａ／Ｎ２Ｂデバイスをミラーす
るために、それらの幅／長さ比は実質的に等しく、たと
えば２／０．４、となるように選択される。
【００２９】しかし、Ｎ２Ａ／Ｎ２Ｂデバイス（および
Ｎ３Ａ／Ｎ３Ｂデバイス）のチャンネル幅／長さ比が、
出力ドライバ回路のデュアルゲートｎＦＥＴデバイス１
４のチャンネル幅／長さ比に相当するよう選択されるこ
とに注目することは重要である。すなわち、各トランジ
スタ（ソースおよびドレイントランジスタの両方）のチ
ャンネル長さが実質的に他トランジスタと等しく、例え
ば０．４、なるように選択される。しかし、トランジス
タＮ２Ａ、Ｎ３Ａ、Ｎ２ＢおよびＮ３Ｂのチャンネル幅
は、トランジスタ１４Ａおよび１４Ｂのチャンネル幅に
比例するように選択され、この比例はデバイスを流れる
それぞれの電流の間に望まれる比例に等しくなる。その
結果、ｎＦＥＴデバイス１４によって失われるべき電流
が約８ｍＡであり、そして各トランジスタ１４Ａおよび
１４Ｂに関するチャンネル幅が１６０であるように選択
され、そしてＮ２Ａ／Ｎ２Ｂデバイス（そして、Ｎ３Ａ
／Ｎ３Ｂデバイス）を通って流れる電流が約１００μＡ
であると仮定すれば、Ｎ２Ａ／Ｎ２ＢおよびＮ３Ａ／Ｎ
３Ｂデバイスのトランジスタのチャンネル幅は２（すな
わち１６０／２＝８０、そして８０×１００μＡ＝８ｍ
Ａ）となるよう選択される。
Ｎ３Ａ／Ｎ３Ｂデバイス）のチャンネル幅／長さ比が、
出力ドライバ回路のデュアルゲートｎＦＥＴデバイス１
４のチャンネル幅／長さ比に相当するよう選択されるこ
とに注目することは重要である。すなわち、各トランジ
スタ（ソースおよびドレイントランジスタの両方）のチ
ャンネル長さが実質的に他トランジスタと等しく、例え
ば０．４、なるように選択される。しかし、トランジス
タＮ２Ａ、Ｎ３Ａ、Ｎ２ＢおよびＮ３Ｂのチャンネル幅
は、トランジスタ１４Ａおよび１４Ｂのチャンネル幅に
比例するように選択され、この比例はデバイスを流れる
それぞれの電流の間に望まれる比例に等しくなる。その
結果、ｎＦＥＴデバイス１４によって失われるべき電流
が約８ｍＡであり、そして各トランジスタ１４Ａおよび
１４Ｂに関するチャンネル幅が１６０であるように選択
され、そしてＮ２Ａ／Ｎ２Ｂデバイス（そして、Ｎ３Ａ
／Ｎ３Ｂデバイス）を通って流れる電流が約１００μＡ
であると仮定すれば、Ｎ２Ａ／Ｎ２ＢおよびＮ３Ａ／Ｎ
３Ｂデバイスのトランジスタのチャンネル幅は２（すな
わち１６０／２＝８０、そして８０×１００μＡ＝８ｍ
Ａ）となるよう選択される。
【００３０】さらにまた、電圧ＰＲｅｆ（たとえばＶＴ
Ｔ÷４００ｍＶ）がＲ４とデュアルゲートｐＦＥＴデバ
イスＰ３Ａ／Ｐ３Ｂの間の接合部における電圧、すなわ
ちＴＰとともにオペアンプＩＰに提供される。そのよう
な入力に応答して、オペアンプＩＰは、ｐチャンネルバ
イアス電圧ｖＢＬＡＳＰを発生し、この電圧は出力ドラ
イバ回路のドレイントランジスタ１２Ｂ（図２）に提供
される。加えて、オペアンプＩＰの出力は、ドレイント
ランジスタＰ３Ｂのゲートターミナルに提供される。
Ｔ÷４００ｍＶ）がＲ４とデュアルゲートｐＦＥＴデバ
イスＰ３Ａ／Ｐ３Ｂの間の接合部における電圧、すなわ
ちＴＰとともにオペアンプＩＰに提供される。そのよう
な入力に応答して、オペアンプＩＰは、ｐチャンネルバ
イアス電圧ｖＢＬＡＳＰを発生し、この電圧は出力ドラ
イバ回路のドレイントランジスタ１２Ｂ（図２）に提供
される。加えて、オペアンプＩＰの出力は、ドレイント
ランジスタＰ３Ｂのゲートターミナルに提供される。
【００３１】デュアルゲートｎＦＥＴデバイス１４に対
するＮ２Ａ／Ｎ２ＢおよびＮ３Ａ／Ｎ３Ｂデバイスのチ
ャンネル幅／長さ比の対応と同様に、Ｐ３Ａ／Ｐ３Ｂデ
バイスのチャンネル幅／長さ比は出力ドライバ回路のデ
ュアルゲートｐＦＥＴデバイス１２のそれに対応する。
こうして、（ソースおよびドレイントランジスタ両方
の）各トランジスタのチャンネル長さが実質的にトラン
ジスタの間で例えば０．５に等しくなるように選択さ
れ、一方トランジスタＰ３ＡおよびＰ３Ｂのチャンネル
幅はトランジスタ１２Ａおよび１２Ｂのチャンネル幅に
比例するように選択され、この比例はデバイスを通って
流れるそれぞれの電流の間に必要な比例に等しくされ
る。結果として、ｐＦＥＴデバイス１２によって失われ
る電流が約８ｍＡであり、そして各トランジスタ１２Ａ
および１２Ｂに関するチャンネル幅が４００となるよう
選択され、そしてＰ３Ａ／Ｐ３Ｂデバイスを通って流れ
る電流が約１００μＡであると仮定すれば、Ｐ３Ａ／Ｐ
３Ｂデバイスのトランジスタのチャンネル幅は５（すな
わち、４００／５は８０に等しく、そして８０×１００
μＡ＝８ｍＡ）となるように選択される。
するＮ２Ａ／Ｎ２ＢおよびＮ３Ａ／Ｎ３Ｂデバイスのチ
ャンネル幅／長さ比の対応と同様に、Ｐ３Ａ／Ｐ３Ｂデ
バイスのチャンネル幅／長さ比は出力ドライバ回路のデ
ュアルゲートｐＦＥＴデバイス１２のそれに対応する。
こうして、（ソースおよびドレイントランジスタ両方
の）各トランジスタのチャンネル長さが実質的にトラン
ジスタの間で例えば０．５に等しくなるように選択さ
れ、一方トランジスタＰ３ＡおよびＰ３Ｂのチャンネル
幅はトランジスタ１２Ａおよび１２Ｂのチャンネル幅に
比例するように選択され、この比例はデバイスを通って
流れるそれぞれの電流の間に必要な比例に等しくされ
る。結果として、ｐＦＥＴデバイス１２によって失われ
る電流が約８ｍＡであり、そして各トランジスタ１２Ａ
および１２Ｂに関するチャンネル幅が４００となるよう
選択され、そしてＰ３Ａ／Ｐ３Ｂデバイスを通って流れ
る電流が約１００μＡであると仮定すれば、Ｐ３Ａ／Ｐ
３Ｂデバイスのトランジスタのチャンネル幅は５（すな
わち、４００／５は８０に等しく、そして８０×１００
μＡ＝８ｍＡ）となるように選択される。
【００３２】抵抗器Ｒ３およびＲ４は、バイアス発生器
回路の第２および第３段においてそれぞれ設けられ、各
段においてｎチャンネルおよびｐチャンネルトランジス
タのソースおよびドレインにおける電圧降下を提供す
る。この電圧降下は第１段における抵抗器Ｒ１およびＲ
２の直列組み合わせによって提供される電圧降下と等し
くなる。こうして、Ｒ１およびＲ２が各々４Ｋオーム
（こうして８Ｋオームの直列組み合わせとなる）であ
り、Ｒ３およびＲ４が各々８Ｋオームであることが好都
合であるように選択されたと仮定する。しかも、図２に
関して説明された信号ＩＮ＿ＰおよびＩＮ＿Ｎ には、
ＶＩＮＴが提供されていることに注目するのは重要であ
る。もし、ＶＩＮＴがＶよりも小さければ、１２Ａのゲ
ートにおいてハイ（Ｖ）を確実とするため、インバータ
１６の代わりに、トランジスタ１２Ａの入力をゲートす
る１つのレベルシフタが必要である。もし、ＶがＶＩＮ
Ｔに等しければ、インバータ１６の電源はＶまたはＶＩ
ＮＴに接続されることができる。しかし、上で指摘した
ように、もしＶがＶＩＮＴよりも高ければ、インバータ
１６はＶ（または用いられているレベルシフタ）に接続
されねばならず、そうでなければトランジスタ１２Ａは
適切にターンオフできない。インバータ１８はＶまたは
ＶＩＮＴに接続されることができる。バイアス電圧ｖＢ
ＬＡＳＮは完全な定電圧ではないことに注目すべきであ
る。すなわち、ｖＢＬＡＳＮは、外部基準電圧ＶＴＴと
ともに、そしてプロセス許容範囲内および温度とともに
変化する。バイアス電圧ｖＢＬＡＳＰはまた、それら要
素の関数として変化し、さらに加えて出力ドライバ回路
が形成されているチップの電源電圧Ｖトランジスタ共に
変化する。
回路の第２および第３段においてそれぞれ設けられ、各
段においてｎチャンネルおよびｐチャンネルトランジス
タのソースおよびドレインにおける電圧降下を提供す
る。この電圧降下は第１段における抵抗器Ｒ１およびＲ
２の直列組み合わせによって提供される電圧降下と等し
くなる。こうして、Ｒ１およびＲ２が各々４Ｋオーム
（こうして８Ｋオームの直列組み合わせとなる）であ
り、Ｒ３およびＲ４が各々８Ｋオームであることが好都
合であるように選択されたと仮定する。しかも、図２に
関して説明された信号ＩＮ＿ＰおよびＩＮ＿Ｎ には、
ＶＩＮＴが提供されていることに注目するのは重要であ
る。もし、ＶＩＮＴがＶよりも小さければ、１２Ａのゲ
ートにおいてハイ（Ｖ）を確実とするため、インバータ
１６の代わりに、トランジスタ１２Ａの入力をゲートす
る１つのレベルシフタが必要である。もし、ＶがＶＩＮ
Ｔに等しければ、インバータ１６の電源はＶまたはＶＩ
ＮＴに接続されることができる。しかし、上で指摘した
ように、もしＶがＶＩＮＴよりも高ければ、インバータ
１６はＶ（または用いられているレベルシフタ）に接続
されねばならず、そうでなければトランジスタ１２Ａは
適切にターンオフできない。インバータ１８はＶまたは
ＶＩＮＴに接続されることができる。バイアス電圧ｖＢ
ＬＡＳＮは完全な定電圧ではないことに注目すべきであ
る。すなわち、ｖＢＬＡＳＮは、外部基準電圧ＶＴＴと
ともに、そしてプロセス許容範囲内および温度とともに
変化する。バイアス電圧ｖＢＬＡＳＰはまた、それら要
素の関数として変化し、さらに加えて出力ドライバ回路
が形成されているチップの電源電圧Ｖトランジスタ共に
変化する。
【００３３】図４を参照すると、バイアス発生器２０の
別の実施例が示されている。バイアス発生器２０’は、
実質的に図３のバイアス発生器２０に類似であり、単な
る例外はデュアルゲートトランジスタデバイスＰ１Ａ／
Ｐ１Ｂ、Ｐ２Ａ／Ｐ２ＢおよびＮ１Ａ／Ｎ１Ｂが単独の
トランジスタデバイスＰ１、Ｐ２およびＮ１によってそ
れぞれ置換されていることである。特に、電源Ｖが内部
電源ＶＩＮＴよりも高く、内部回路がそのようなトラン
ジスタ両端の電圧を分割／分配するときには、デュアル
ゲートトランジスタＰ１Ａ／Ｐ１Ｂ、Ｐ２Ａ／Ｐ２Ｂお
よびＮ１Ａ／Ｎ１Ｂの使用が望ましい。その他の点で
は、バイアス２０’は、図３に関連して説明されたバイ
アス発生器２０と全く同じように動作する。
別の実施例が示されている。バイアス発生器２０’は、
実質的に図３のバイアス発生器２０に類似であり、単な
る例外はデュアルゲートトランジスタデバイスＰ１Ａ／
Ｐ１Ｂ、Ｐ２Ａ／Ｐ２ＢおよびＮ１Ａ／Ｎ１Ｂが単独の
トランジスタデバイスＰ１、Ｐ２およびＮ１によってそ
れぞれ置換されていることである。特に、電源Ｖが内部
電源ＶＩＮＴよりも高く、内部回路がそのようなトラン
ジスタ両端の電圧を分割／分配するときには、デュアル
ゲートトランジスタＰ１Ａ／Ｐ１Ｂ、Ｐ２Ａ／Ｐ２Ｂお
よびＮ１Ａ／Ｎ１Ｂの使用が望ましい。その他の点で
は、バイアス２０’は、図３に関連して説明されたバイ
アス発生器２０と全く同じように動作する。
【００３４】上の実施例は、約５０オームの終端抵抗器
２２に関連して本発明の出力ドライバによって約８ｍＡ
が供給され、そして失われるという動作を説明している
ことは明らかである。しかし、終端抵抗器が約２５オー
ムであり、そして出力ドライバ回路が約１６ｍＡを供給
し、そして失わせるものであるならば、トランジスタ１
２Ａおよび１２Ｂおよびトランジスタ１４Ａおよび１４
Ｂのチャンネル幅は異なってくる。こうして、バイアス
発生器回路において前に説明されたトランジスタに関す
る比例を維持するためには、トランジスタ１２Ａおよび
１２Ｂのチャンネル幅は８００とされ、そしてトランジ
スタ１４Ａおよび１４Ｂのチャンネル幅は３２０とな
る。
２２に関連して本発明の出力ドライバによって約８ｍＡ
が供給され、そして失われるという動作を説明している
ことは明らかである。しかし、終端抵抗器が約２５オー
ムであり、そして出力ドライバ回路が約１６ｍＡを供給
し、そして失わせるものであるならば、トランジスタ１
２Ａおよび１２Ｂおよびトランジスタ１４Ａおよび１４
Ｂのチャンネル幅は異なってくる。こうして、バイアス
発生器回路において前に説明されたトランジスタに関す
る比例を維持するためには、トランジスタ１２Ａおよび
１２Ｂのチャンネル幅は８００とされ、そしてトランジ
スタ１４Ａおよび１４Ｂのチャンネル幅は３２０とな
る。
【００３５】５０オーム終端（８ｍＡ）に関する本発明
の出力ドライバ回路１０の、プルアップパス（曲線Ａ）
およびプルダウンパス（曲線Ｂ）の両方に関する出力電
流の例のグラフ的な表現が図５−Ａに、そして２５オー
ム終端（１６ｍＡ）に関するものが図５−Ｂに示されて
いる。図５−Ａの電流曲線は、本発明の出力ドライバ回
路によって約８ｍＡの電流が交互に供給され、そして失
われることが望ましい本明細で説明された例を描いてい
る。１６ｍＡに関する類似の例が図５−Ｂに示されてい
る。図６を参照すると、抵抗性終端負荷に一定のドレイ
ン電流制御を提供するための本発明による出力ドライバ
回路の第２の実施例が描かれている。ここでもまた、本
発明のそのような出力ドライバ回路は例えばＤＲＡＭデ
バイスのような半導体メモリデバイス内のオフチップド
ライバ（ＯＣＤ）として使用されることが望ましい。出
力ドライバ回路１１０は、実質的に出力ドライバ回路１
０（図２）に類似であり、そしてそのため、図６におけ
るコンポーネントに関するすべての参照番号図２におけ
る類似コンポーネントに関する参照番号と同様であり、
それらは１００だけ増加されている。
の出力ドライバ回路１０の、プルアップパス（曲線Ａ）
およびプルダウンパス（曲線Ｂ）の両方に関する出力電
流の例のグラフ的な表現が図５−Ａに、そして２５オー
ム終端（１６ｍＡ）に関するものが図５−Ｂに示されて
いる。図５−Ａの電流曲線は、本発明の出力ドライバ回
路によって約８ｍＡの電流が交互に供給され、そして失
われることが望ましい本明細で説明された例を描いてい
る。１６ｍＡに関する類似の例が図５−Ｂに示されてい
る。図６を参照すると、抵抗性終端負荷に一定のドレイ
ン電流制御を提供するための本発明による出力ドライバ
回路の第２の実施例が描かれている。ここでもまた、本
発明のそのような出力ドライバ回路は例えばＤＲＡＭデ
バイスのような半導体メモリデバイス内のオフチップド
ライバ（ＯＣＤ）として使用されることが望ましい。出
力ドライバ回路１１０は、実質的に出力ドライバ回路１
０（図２）に類似であり、そしてそのため、図６におけ
るコンポーネントに関するすべての参照番号図２におけ
る類似コンポーネントに関する参照番号と同様であり、
それらは１００だけ増加されている。
【００３６】出力ドライバ回路１１０と出力ドライバ回
路１０との間の主要な差異は、デュアルゲートｐＦＥＴ
およびｎＦＥＴデバイスのそれぞれのドレインおよびソ
ーストランジスタによって実行されている機能が変更さ
れていることである。すなわち、（ｐＦＥＴデバイス１
１２の）ソーストランジスタ１１２Ａおよび（ｎＦＥＴ
デバイス１１４の）１１４Ｂがそれぞれスイッチングイ
ンバータに接続されてプルアップおよびプルダウンパス
をイネーブルおよびディスエーブルする代わりに、そし
て（ｐＦＥＴデバイス１１２の）ドレイントランジスタ
１１２Ｂおよび（ｎＦＥＴデバイス１１４の）１１４Ａ
がバイアス発生器に接続される代わりに、回路１１０に
おけるソーストランジスタ１１２Ａおよび１１４Ｂはバ
イアス発生器１２０に接続され、一方ドレイントランジ
スタ１１２Ｂおよび１１４Ａはそれぞれスイッチングイ
ンバータ１１６および１１８に接続される。その結果、
回路１１０におけるドレイントランジスタは、パスイネ
ーブル／ディスエーブル機能を実行し、そしてソースト
ランジスタは、定電流制御機能を実行する。そうした別
の配置は、回路１０と類似の機能結果を提供しながら、
しかも出力ドライバ回路のハイインピーダンス状態に出
力ドライバ回路の入力容量を改善することは明らかであ
る。換言すれば、（プルアップおよびプルダウン出力ト
ランジスタの両方がターンオフである）ハイインピーダ
ンスにおいては、出力ドライバ回路は出力ノードにおい
てある容量を有している。容量の量は拡散エリア（トラ
ンジスタ１２および１４のジャンクション）および出力
トランジスタのゲートに向かうエリアに依存する。図２
における配置は、スイッチングトランジスタがデュアル
ゲートトランジスタのソース側にあり、そして（ｖＢＬ
ＡＳＰおよびｖＢＬＡＳＮに接続された）ドレイントラ
ンジスタがターンオンするものである。（「レシーバ
へ」と示されている）出力ノードにおける接合部および
ゲートエリアは比較的ハイであり、そしてそれに関連す
る容量もそのようである。しかし、図６の配置において
は、デュアルゲートトランジスタデバイスの両方のドレ
イントランジスタがハイインピーダンス状態においては
ターンオフされており、そして出力ノードにおける接合
エリアは両方のトランジスタのドレインに制限されてい
るため、ゲートエリアはより小さくされる。結果とし
て、回路１１０の出力ノードにおける容量は、回路１０
の出力における容量よりも比較的小さくなる。それでも
なお、終端抵抗器１２２に関して５０オームの同じ終点
抵抗を仮定し、そして（示されていない）レシーバの入
力電圧が約±４００ｍＶであると仮定すれば、プルアッ
プパス（ｐＦＥＴデバイス１１２）は約８ｍＡを都合良
く供給し、そしてプルダウンパス（ｎＦＥＴデバイス１
１４）は約８ｍＡを都合良く失う。
路１０との間の主要な差異は、デュアルゲートｐＦＥＴ
およびｎＦＥＴデバイスのそれぞれのドレインおよびソ
ーストランジスタによって実行されている機能が変更さ
れていることである。すなわち、（ｐＦＥＴデバイス１
１２の）ソーストランジスタ１１２Ａおよび（ｎＦＥＴ
デバイス１１４の）１１４Ｂがそれぞれスイッチングイ
ンバータに接続されてプルアップおよびプルダウンパス
をイネーブルおよびディスエーブルする代わりに、そし
て（ｐＦＥＴデバイス１１２の）ドレイントランジスタ
１１２Ｂおよび（ｎＦＥＴデバイス１１４の）１１４Ａ
がバイアス発生器に接続される代わりに、回路１１０に
おけるソーストランジスタ１１２Ａおよび１１４Ｂはバ
イアス発生器１２０に接続され、一方ドレイントランジ
スタ１１２Ｂおよび１１４Ａはそれぞれスイッチングイ
ンバータ１１６および１１８に接続される。その結果、
回路１１０におけるドレイントランジスタは、パスイネ
ーブル／ディスエーブル機能を実行し、そしてソースト
ランジスタは、定電流制御機能を実行する。そうした別
の配置は、回路１０と類似の機能結果を提供しながら、
しかも出力ドライバ回路のハイインピーダンス状態に出
力ドライバ回路の入力容量を改善することは明らかであ
る。換言すれば、（プルアップおよびプルダウン出力ト
ランジスタの両方がターンオフである）ハイインピーダ
ンスにおいては、出力ドライバ回路は出力ノードにおい
てある容量を有している。容量の量は拡散エリア（トラ
ンジスタ１２および１４のジャンクション）および出力
トランジスタのゲートに向かうエリアに依存する。図２
における配置は、スイッチングトランジスタがデュアル
ゲートトランジスタのソース側にあり、そして（ｖＢＬ
ＡＳＰおよびｖＢＬＡＳＮに接続された）ドレイントラ
ンジスタがターンオンするものである。（「レシーバ
へ」と示されている）出力ノードにおける接合部および
ゲートエリアは比較的ハイであり、そしてそれに関連す
る容量もそのようである。しかし、図６の配置において
は、デュアルゲートトランジスタデバイスの両方のドレ
イントランジスタがハイインピーダンス状態においては
ターンオフされており、そして出力ノードにおける接合
エリアは両方のトランジスタのドレインに制限されてい
るため、ゲートエリアはより小さくされる。結果とし
て、回路１１０の出力ノードにおける容量は、回路１０
の出力における容量よりも比較的小さくなる。それでも
なお、終端抵抗器１２２に関して５０オームの同じ終点
抵抗を仮定し、そして（示されていない）レシーバの入
力電圧が約±４００ｍＶであると仮定すれば、プルアッ
プパス（ｐＦＥＴデバイス１１２）は約８ｍＡを都合良
く供給し、そしてプルダウンパス（ｎＦＥＴデバイス１
１４）は約８ｍＡを都合良く失う。
【００３７】図７は、バイアス発生器１２０の望ましい
形態の詳細を描いている。バイアス発生器１２０もま
た、実質的にバイアス発生器２０（図３）と明らかに類
似であるが、デバイス１１２および１１４のドレインお
よびソーストランジスタのそれぞれの機能に類似するも
のは、回路１０のデバイス１２および１４に比較して変
更されており、各ソースおよびドレイントランジスタ機
能は、バイアス発生器１２０内のｐＦＥＴおよびｎＦＥ
Ｔデバイスの中で交換されている。実際、バイアス発生
器１２０内で用いられている参照番号および電圧名称
は、バイアス発生器２０において用いられたそれらと同
じである。バイアス発生器１２０によれば、第１オペア
ンプＩＶＴＴの出力端子はＰ１ＡおよびＰ２Ａのそれぞ
れのゲート端子に接続され、一方Ｐ２ＢおよびＰ１Ｂの
それぞれのゲート端子はグランドに接続される。さらに
バイアス発生器１２０においては、第２オペアンプＩＮ
の出力端子はＮ２ＢおよびＮ３Ｂのそれぞれのゲート端
子に接続され、一方Ｎ２ＡおよびＮ３Ａのそれぞれのゲ
ート端子はＶＩＮＴに接続される。さらに、第３オペア
ンプＩＰの出力端子はＰ３Ａのゲート端子に接続され、
一方Ｐ３Ｂのゲート端子はグランドに接続される。その
他の点では、ｖＢＬＡＳＰおよびｖＢＬＡＳＮはバイア
ス発生器２０に関して上で説明されたと全く同様の方法
で発生される。
形態の詳細を描いている。バイアス発生器１２０もま
た、実質的にバイアス発生器２０（図３）と明らかに類
似であるが、デバイス１１２および１１４のドレインお
よびソーストランジスタのそれぞれの機能に類似するも
のは、回路１０のデバイス１２および１４に比較して変
更されており、各ソースおよびドレイントランジスタ機
能は、バイアス発生器１２０内のｐＦＥＴおよびｎＦＥ
Ｔデバイスの中で交換されている。実際、バイアス発生
器１２０内で用いられている参照番号および電圧名称
は、バイアス発生器２０において用いられたそれらと同
じである。バイアス発生器１２０によれば、第１オペア
ンプＩＶＴＴの出力端子はＰ１ＡおよびＰ２Ａのそれぞ
れのゲート端子に接続され、一方Ｐ２ＢおよびＰ１Ｂの
それぞれのゲート端子はグランドに接続される。さらに
バイアス発生器１２０においては、第２オペアンプＩＮ
の出力端子はＮ２ＢおよびＮ３Ｂのそれぞれのゲート端
子に接続され、一方Ｎ２ＡおよびＮ３Ａのそれぞれのゲ
ート端子はＶＩＮＴに接続される。さらに、第３オペア
ンプＩＰの出力端子はＰ３Ａのゲート端子に接続され、
一方Ｐ３Ｂのゲート端子はグランドに接続される。その
他の点では、ｖＢＬＡＳＰおよびｖＢＬＡＳＮはバイア
ス発生器２０に関して上で説明されたと全く同様の方法
で発生される。
【００３８】図８を参照すると、バイアス発生器回路２
０（図３）とバイアス発生器回路２０’（図４）との間
の関係と類似して、別のバイアス発生器回路１２０’は
実質的にバイアス発生器回路１２０に類似しており、回
路２０および２０’に関して上で説明されたと同じ理由
で、単独トランジスタＰ１、Ｐ２およびＮ１それぞれが
デュアルゲートトランジスタデバイスＰ１Ａ／Ｐ１Ｂ、
Ｐ２Ａ／Ｐ２Ｂ、およびＮ１Ａ／Ｎ１Ｂを置換している
ことが例外である。こうして、回路１２０’の出力は、
回路１２０のそれと全く同じである。
０（図３）とバイアス発生器回路２０’（図４）との間
の関係と類似して、別のバイアス発生器回路１２０’は
実質的にバイアス発生器回路１２０に類似しており、回
路２０および２０’に関して上で説明されたと同じ理由
で、単独トランジスタＰ１、Ｐ２およびＮ１それぞれが
デュアルゲートトランジスタデバイスＰ１Ａ／Ｐ１Ｂ、
Ｐ２Ａ／Ｐ２Ｂ、およびＮ１Ａ／Ｎ１Ｂを置換している
ことが例外である。こうして、回路１２０’の出力は、
回路１２０のそれと全く同じである。
【００３９】図５−Ａおよび図５−Ｂと類似して、本発
明の出力ドライバ回路１１０のプルアップパス（曲線
Ａ）およびプルダウンパス（曲線Ｂ）の両方に関する出
力電流の例のグラフ的な表現が図９−Ａおよび図９−Ｂ
に示されている。図９−Ａにおける電流曲線は、本発明
の出力ドライバ回路によって約８ｍＡの電流（５０オー
ム終端）が交互的に供給され、そして失われることが望
ましい、本明細に説明された例を描いており、一方図９
−Ｂにおける電流曲線は１６ｍＡ（２５オーム終端）の
例を描いている。
明の出力ドライバ回路１１０のプルアップパス（曲線
Ａ）およびプルダウンパス（曲線Ｂ）の両方に関する出
力電流の例のグラフ的な表現が図９−Ａおよび図９−Ｂ
に示されている。図９−Ａにおける電流曲線は、本発明
の出力ドライバ回路によって約８ｍＡの電流（５０オー
ム終端）が交互的に供給され、そして失われることが望
ましい、本明細に説明された例を描いており、一方図９
−Ｂにおける電流曲線は１６ｍＡ（２５オーム終端）の
例を描いている。
【図１】外部終端抵抗器を用いる一般的な高い周波数の
アプリケーションデータ伝送装置の図である。
アプリケーションデータ伝送装置の図である。
【図２】本発明の出力ドライバ回路の１つの実施例の回
路図である。
路図である。
【図３】本発明の出力ドライバ回路のバイアス発生器の
１つの実施例の回路図である。
１つの実施例の回路図である。
【図４】図３に示される出力ドライバ回路の別の実施例
の回路図である。
の回路図である。
【図５】本発明の出力ドライバ回路の出力電流のグラフ
的な表現を描いた図である。
的な表現を描いた図である。
【図６】本発明の出力ドライバ回路の別の実施例の回路
図である。
図である。
【図７】本発明の出力ドライバ回路のバイアス発生器の
別の実施例の回路図である。
別の実施例の回路図である。
【図８】図７に示される出力ドライバ回路の別の実施例
の回路図である。
の回路図である。
【図９】本発明の出力ドライバ回路の出力電流のグラフ
的な表現を描いた図である。
的な表現を描いた図である。
１０ 出力ドライバ回路 １２ ｐＦＥＴ １４ ｎＦＥＴ １６，１８ スイッチングインバータ ２０ バイアス発生器 ２２ 終端抵抗器 １１０ 出力ドライバ回路 １１２ ｐＦＥＴ １１４ ｎＦＥＴ １１６ スイッチングインバータ １２０ バイアス発生器 Ｒｔ 抵抗性終端負荷 ＶＳＳ ソース電圧電源
Claims (28)
- 【請求項１】 抵抗性終端負荷に動作的に結合した出力
端子を持つ出力ドライバ回路において、 １つのソーストランジスタおよび１つのドレイントラン
ジスタを含む１つのデュアルゲートｐＦＥＴデバイスを
含み、 各トランジスタはそれぞれゲート端子、ソース端子およ
びドレイン端子とを有し、 ソーストランジスタのソース端子は電源Ｖに動作的に結
合し、 ソーストランジスタのドレイン端子はドレイントランジ
スタのソース端子に動作的に結合し、 ドレイントランジスタのドレイン端子は出力ドライバ回
路の出力端子に動作的に結合し、 １つのソーストランジスタおよび１つのドレイントラン
ジスタを含む１つのデュアルゲートｎＦＥＴデバイスを
含み、 各トランジスタはそれぞれゲート端子、ソース端子およ
びドレイン端子とを有し、 ソーストランジスタのソース端子はグランド電位に動作
的に結合し、 ソーストランジスタのドレイン端子はドレイントランジ
スタのソース端子に動作的に結合し、 ドレイントランジスタのドレイン端子は出力ドライバ回
路の出力端子に動作的に結合し、 デュアルゲートｐＦＥＴデバイスのソーストランジスタ
のゲート端子に動作的に結合し、電源Ｖからデュアルゲ
ートｐＦＥＴデバイスのソーストランジスタを通って流
れる電流をターンオンおよびオフさせる第１スイッチ
と、 デュアルゲートｎＦＥＴデバイスのソーストランジスタ
のゲート端子に動作的に結合し、デュアルゲートｎＦＥ
Ｔデバイスのソーストランジスタを通ってグランド電位
に流れる電流をターンオンおよびオフさせる第２スイッ
チとを含み、 第１出力端子および第２出力端子を持つバイアス発生器
を含み、 第１出力端子はデュアルゲートｐＦＥＴデバイスのドレ
イントランジスタのゲート端子に動作的に結合して、ド
レイントランジスタに第１バイアス電圧を提供し、 第１バイアス電圧は抵抗性終端負荷と関連した基準電圧
の関数であり、デュアルゲートｐＦＥＴデバイスのドレ
イントランジスタによって抵抗性終端負荷に提供される
電流の量を実質的に制御し、 第２出力端子はデュアルゲートｎＦＥＴデバイスのドレ
イントランジスタのゲート端子に動作的に結合して、ド
レイントランジスタに第２バイアス電圧を提供し、 第２バイアス電圧は抵抗性終端負荷と関連した基準電圧
の関数であり、抵抗性終端負荷によってデュアルゲート
ｎＦＥＴデバイスのドレイントランジスタに提供される
電流の量を実質的に制御する、ことを特徴とする出力ド
ライバ回路。 - 【請求項２】 第１スイッチが１つのスイッチングイン
バータを含む、請求項１記載の出力ドライバ回路。 - 【請求項３】 第２スイッチが１つのスイッチングイン
バータを含む、請求項１記載の出力ドライバ回路。 - 【請求項４】 ソースおよびドレイントランジスタがＣ
ＭＯＳトランジスタである、請求項１記載の出力ドライ
バ回路。 - 【請求項５】 バイアス発生器がさらに第１段を含み、 第１段が、 第１電源に応答し、そして第１段を通して電流が流れる
ことを可能とする１つのｎＦＥＴデバイスと、 抵抗性終端負荷に関連した基準電圧と、そして第１段を
通る電流に応答して、そして基準電圧に関連した変動を
規制する１つのオペアンプと、 規制された基準電圧に応答し、そして第１段を通して電
流が流れることを可能とする１つのｐＦＥＴデバイス
と、 第１段を通る電流に応答し、そしてその両端に第１電圧
降下を提供する第１抵抗器と、 第１段を通る電流に応答し、そしてその両端に第２電圧
降下を提供する第２抵抗器とを含む、請求項１記載の出
力ドライバ回路。 - 【請求項６】 ｐＦＥＴデバイスがさらに、ドレイント
ランジスタに直列に接続された１つのソーストランジス
タを含み、 各トランジスタは１つのゲート端子を有し、ソーストラ
ンジスタのゲート端子はグランドに接続され、 ドレイントランジスタのゲート端子は規制された基準電
圧に接続される、請求項５記載の出力ドライバ回路。 - 【請求項７】 ｎＦＥＴデバイスがさらに、ドレイント
ランジスタに直列に接続された１つのソーストランジス
タを含み、 各トランジスタは１つのゲート端子を有し、 ソースおよびドレイントランジスタのゲート端子が第１
電源に接続される、請求項５記載の出力ドライバ回路。 - 【請求項８】 第１電源がバンドギャップ基準電源であ
る、請求項５記載の出力ドライバ回路。 - 【請求項９】 バイアス発生器がさらに第２段を含み、 第２段が、 規制された基準電圧に応答し、そして第１段を通して流
れる電流に実質的に等価な電流が第２段を通して流れる
ことを可能とする１つのｐＦＥＴデバイスと、 第１段の第２抵抗器両端の電圧降下および第２段を通る
電流に応答する１つのオペアンプと、 オペアンプおよび内部電源に応答し、そして第２段を通
して電流が流れることを可能とする１つのｎＦＥＴデバ
イスと、 第２段を流れる電流に応答し、そして第１段の第１およ
び第２抵抗器両端の電圧降下の和に実質的に等しい電圧
降下を提供する１つの抵抗器とを含み、 第２オペアンプが第１バイアス電圧を発生する、請求項
５記載の出力ドライバ回路。 - 【請求項１０】 ｐＦＥＴデバイスがさらに、ドレイン
トランジスタに直列に接続された１つのソーストランジ
スタを含み、 各トランジスタはゲート端子を有し、 ソーストランジスタのゲート端子はグランドに接続さ
れ、 ドレイントランジスタのゲート端子が規制された基準電
圧に接続される、請求項９記載の出力ドライバ回路。 - 【請求項１１】 ｎＦＥＴデバイスがさらに、ドレイン
トランジスタに直列に接続された１つのソーストランジ
スタを含み、 各トランジスタはゲート端子を有し、 ソーストランジスタのゲート端子が内部電源に接続さ
れ、 ドレイントランジスタのゲート端子が第２バイアス電圧
に接続される、請求項９記載の出力ドライバ回路。 - 【請求項１２】 バイアス発生器がさらに第３段を含
み、 第３段が、 第２段オペアンプおよび内部電源に応答し、そして第３
段を通して電流が流れることを可能とする１つのｎＦＥ
Ｔデバイスと、 第１段の第１抵抗両端の第１電圧降下および第３段を通
る電流に応答する１つのオペアンプと、 第３段オペアンプに応答し、そして第３段を通して電流
が流れることを可能とする１つのｐＦＥＴデバイスと、 第３段を通る電流に応答し、そして第１段の第１および
第２抵抗器両端の電圧降下の和に実質的に等価な電圧降
下を提供する１つの抵抗器とを含み、 第３オペアンプが第２バイアス電圧を発生する、請求項
９記載の出力ドライバ回路。 - 【請求項１３】 ｐＦＥＴデバイスがさらに、ドレイン
トランジスタに直列に接続された１つのソーストランジ
スタを含み、 各トランジスタが１つのゲート端子を有し、 ソーストランジスタのゲート端子がグランドに接続さ
れ、 ドレイントランジスタのゲート端子が第１バイアス電圧
に接続される、請求項１２記載の出力ドライバ回路。 - 【請求項１４】 ｎＦＥＴデバイスがさらに、ドレイン
トランジスタに直列に接続された１つのソーストランジ
スタを含み、 各トランジスタがゲート端子を有し、 ソーストランジスタのゲート端子が内部電源に接続さ
れ、 ドレイントランジスタのゲート端子が第２バイアス電圧
に接続される、請求項１２記載の出力ドライバ回路。 - 【請求項１５】 抵抗性終端負荷に動作的に結合した出
力端子を持つ出力ドライバ回路において、 １つのソーストランジスタおよび１つのドレイントラン
ジスタを含む１つのデュアルゲートｐＦＥＴデバイスを
含み、 各トランジスタはそれぞれゲート端子、ソース端子およ
びドレイン端子を有し、 ソーストランジスタのソース端子は電源Ｖに動作的に結
合し、 ソーストランジスタのドレイン端子はドレイントランジ
スタのソース端子に動作的に結合し、 ドレイントランジスタのドレイン端子は出力ドライバ回
路の出力端子に動作的に結合し、 １つのソーストランジスタおよび１つのドレイントラン
ジスタを含む１つのデュアルゲートｎＦＥＴデバイスを
含み、 各トランジスタはそれぞれゲート端子、ソース端子およ
びドレイン端子を有し、 ソーストランジスタのソース端子はグランド電位に動作
的に結合し、 ソーストランジスタのドレイン端子はドレイントランジ
スタのソース端子に動作的に結合し、 ドレイントランジスタのドレイン端子は出力ドライバ回
路の出力端子に動作的に結合し、 第１スイッチを含み、 第１スイッチはデュアルゲートｐＦＥＴデバイスのドレ
イントランジスタのゲート端子に動作的に結合して、デ
ュアルゲートｐＦＥＴデバイスのソーストランジスタか
ら流れる電流をターンオンおよびオフさせ、 第２スイッチを含み、 第２スイッチはデュアルゲートｎＦＥＴデバイスのドレ
イントランジスタのゲート端子ら動作的に結合して、デ
ュアルゲートｎＦＥＴデバイスのソーストランジスタに
流れる電流をターンオンおよびオフさせ、 第１出力端子と第２出力端子とを有するバイアス発生器
を含み、 第１出力端子はデュアルゲートｐＦＥＴデバイスのソー
ストランジスタのゲート端子に動作的に結合して、ソー
ストランジスタに第１バイアス電圧を提供し、 第１バイアス電圧は抵抗性終端負荷と関連する基準電圧
の関数であり、そしてデュアルゲートｐＦＥＴデバイス
のドレイントランジスタへの、そしてそれを通って抵抗
性終端負荷に提供される電流の量を実質的に制御し、 第２出力端子はデュアルゲートｎＦＥＴデバイスのソー
ストランジスタのゲート端子に動作的に結合して、ソー
ストランジスタに第２バイアス電圧を提供し、 第２バイアス電圧は抵抗性終端負荷と関連する基準電圧
の関数であり、そして抵抗性終端負荷によってデュアル
ゲートｎＦＥＴデバイスのドレイントランジスタへの、
そしてそれを通って提供される電流の量を実質的に制御
する、ことを特徴とする出力ドライバ回路。 - 【請求項１６】 第１スイッチが１つのスイッチングイ
ンバータを含む、請求項１５記載の出力ドライバ回路。 - 【請求項１７】 第２スイッチが１つのスイッチングイ
ンバータを含む、請求項１５記載の出力ドライバ回路。 - 【請求項１８】 ソースおよびドレイントランジスタが
ＣＭＯＳトランジスタである、請求項１５記載の出力ド
ライバ回路。 - 【請求項１９】 バイアス発生用装置がさらに、第１段
を含み、 第１段が、 第１電源に応答し、そして第１段を通して電流が流れる
ことを可能とする１つのｎＦＥＴデバイスと、 抵抗性終端負荷に関連する基準電圧および第１段を通る
電流に応答し、そして基準電圧に関連する変動を規制す
る１つのオペアンプと、 規制された基準電圧に応答し、そして第１段を通して電
流が流れることを可能とする、ｐＦＥＴデバイスと、 第１段を流れる電流に応答し、そしてその両端に第１電
圧降下を提供する第１抵抗器と、 第１段を流れる電流に応答し、そしてその両端に第２電
圧降下を提供する第２抵抗器とを含む、請求項１５記載
の出力ドライバ回路。 - 【請求項２０】 ｐＦＥＴデバイスがさらに、ドレイン
トランジスタに直列に接続されたソーストランジスタを
含み、 各トランジスタがゲート端子を有し、 ドレイントランジスタのゲート端子がグランドに接続さ
れ、 ソーストランジスタのゲート端子が規制された基準電圧
に接続されている、請求項１９記載の出力ドライバ回
路。 - 【請求項２１】 ｎＦＥＴデバイスがさらに、ドレイン
トランジスタに直列に接続された１つのソーストランジ
スタを含み、 各トランジスタはゲート端子を有し、 ソースおよびドレイントランジスタのゲート端子が第１
電源に接続されている、請求項１９記載の出力ドライバ
回路。 - 【請求項２２】 第１電源がバンドギャップ基準電源で
ある、請求項１９記載の出力ドライバ回路。 - 【請求項２３】 バイアス発生用装置がさらに、第２段
を含み、 第２段が、 規制された基準電圧に応答して、そして第１段を通って
流れる電流に実質的に等価な電流が第２段を通して流れ
ることを可能とする１つのｐＦＥＴデバイスと、 第１段の第２抵抗器両端の電圧降下および第２段を通る
電流に応答する１つのオペアンプと、 オペアンプおよび内部電源に応答し、そして第２段を通
して電流が流れることを可能とする１つのｎＦＥＴデバ
イスと、 第２段を流れる電流に応答し、そして第１段の第１およ
び第２抵抗器両端の電圧降下の和に実質的に等価な電圧
降下を提供する抵抗器とを含み、 第２オペアンプが第１バイアス電圧を発生する、請求項
１９記載の出力ドライバ回路。 - 【請求項２４】 ｐＦＥＴデバイスがさらに、ドレイン
トランジスタに直列に接続されたソーストランジスタを
含み、 各トランジスタはゲート端子を有し、 ドレイントランジスタのゲート端子はグランドに接続さ
れ、 ソーストランジスタのゲート端子が規制された基準電圧
に接続されている、請求項２３記載の出力ドライバ回
路。 - 【請求項２５】 ｎＦＥＴデバイスがさらに、ドレイン
トランジスタに直列に接続されたソーストランジスタを
含み、 各トランジスタはゲート端子を有し、 ドレイントランジスタのゲート端子が内部電源に接続さ
れ、 ソーストランジスタのゲート端子が第２バイアス電圧に
接続される、請求項２３記載の出力ドライバ回路。 - 【請求項２６】 バイアス発生用装置がさらに、第３段
を含み、 第３段が、 第２段オペアンプおよび内部電源に応答し、そして第３
段を通して電流が流れることを可能とする１つのｎＦＥ
Ｔデバイスと、 第１段の第１抵抗器両端の第１電圧ドロップおよび第３
段を通る電流に応答する１つのオペアンプと、 第３段オペアンプに応答し、第３段を通して電流が流れ
ることを可能とする１つのｐＦＥＴデバイスと、 第３段を流れる電流に応答し、そして第１段の第１およ
び第２抵抗器両端の電圧降下の和に実質的に等価な電圧
降下を提供する１つの抵抗器とを含み、 第３オペアンプが第２バイアス電圧を発生する、請求項
２３記載の出力ドライバ回路。 - 【請求項２７】 ｐＦＥＴデバイスがさらに、ドレイン
トランジスタに直列に接続されたソーストランジスタを
含み、 各トランジスタはゲート端子を有し、 ドレイントランジスタのゲート端子がグランドに接続さ
れ、 ソーストランジスタのゲート端子が第１バイアス電圧に
接続される、請求項２６記載の出力ドライバ回路。 - 【請求項２８】 ｎＦＥＴデバイスがさらに、ドレイン
トランジスタに直列に接続されたソーストランジスタを
含み、 各トランジスタがゲート端子を有し、 ドレイントランジスタのゲート端子が内部電源に接続さ
れ、 ソーストランジスタのゲート端子が第２バイアス電圧に
接続される、請求項２６記載の出力ドライバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/940862 | 1997-09-29 | ||
| US08/940,862 US5939937A (en) | 1997-09-29 | 1997-09-29 | Constant current CMOS output driver circuit with dual gate transistor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163715A true JPH11163715A (ja) | 1999-06-18 |
| JP4169402B2 JP4169402B2 (ja) | 2008-10-22 |
Family
ID=25475550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27368098A Expired - Fee Related JP4169402B2 (ja) | 1997-09-29 | 1998-09-28 | デュアルゲートトランジスタデバイスを持つ定電流ｃｍｏｓ出力ドライバ回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5939937A (ja) |
| EP (1) | EP0905902B1 (ja) |
| JP (1) | JP4169402B2 (ja) |
| KR (1) | KR100522284B1 (ja) |
| CN (1) | CN1285170C (ja) |
| DE (1) | DE69838633T2 (ja) |
| TW (1) | TW388981B (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006064822A1 (en) * | 2004-12-13 | 2006-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| KR100696959B1 (ko) | 2005-09-29 | 2007-03-20 | 주식회사 하이닉스반도체 | 플립플롭회로 |
| JP2010068525A (ja) * | 2009-09-25 | 2010-03-25 | National Institute Of Advanced Industrial Science & Technology | 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路 |
| JP2010178094A (ja) * | 2009-01-30 | 2010-08-12 | Fujitsu Semiconductor Ltd | 半導体集積回路装置 |
| JP2012105306A (ja) * | 2011-12-19 | 2012-05-31 | National Institute Of Advanced Industrial & Technology | 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路 |
| JP2012105305A (ja) * | 2011-12-19 | 2012-05-31 | National Institute Of Advanced Industrial & Technology | 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路 |
| JP2014027401A (ja) * | 2012-07-25 | 2014-02-06 | Lapis Semiconductor Co Ltd | 出力バッファ及び半導体装置 |
| JP2014528664A (ja) * | 2011-09-30 | 2014-10-27 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 差動ｐｖｔ／タイミングスキュー許容型自己補正回路 |
| JP2016518732A (ja) * | 2013-03-15 | 2016-06-23 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 高周波数クロックインターコネクトのための出力振幅検出器をもつ電流モードバッファ |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3954198B2 (ja) * | 1998-06-01 | 2007-08-08 | 富士通株式会社 | 出力回路、レベルコンバータ回路、論理回路、及び、オペアンプ回路 |
| JP3252903B2 (ja) * | 1999-05-28 | 2002-02-04 | 日本電気株式会社 | インタフェース回路 |
| US6255867B1 (en) | 2000-02-23 | 2001-07-03 | Pericom Semiconductor Corp. | CMOS output buffer with feedback control on sources of pre-driver stage |
| US6462613B1 (en) | 2000-06-20 | 2002-10-08 | Infineon Technologies Ag | Power controlled input receiver |
| US6960806B2 (en) | 2001-06-21 | 2005-11-01 | International Business Machines Corporation | Double gated vertical transistor with different first and second gate materials |
| US6492212B1 (en) | 2001-10-05 | 2002-12-10 | International Business Machines Corporation | Variable threshold voltage double gated transistors and method of fabrication |
| KR100465599B1 (ko) * | 2001-12-07 | 2005-01-13 | 주식회사 하이닉스반도체 | 데이타 출력 버퍼 |
| US6873503B2 (en) | 2002-09-19 | 2005-03-29 | Sun Microsystems, Inc. | SSTL pull-up pre-driver design using regulated power supply |
| WO2004027995A2 (en) * | 2002-09-19 | 2004-04-01 | Sun Microsystems, Inc. | Integrated circuit comprising an sstl (stub series terminated logic) pre-driver stage using regulated power supply and method for performing an sstl operation |
| US6778013B1 (en) | 2003-02-21 | 2004-08-17 | Analog Devices, Inc. | Buffer amplifier structures with enhanced linearity |
| WO2004079472A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 定電流駆動回路 |
| US6958626B2 (en) * | 2003-07-31 | 2005-10-25 | Infineon Technologies Ag | Off chip driver |
| TWI235293B (en) * | 2004-03-11 | 2005-07-01 | Winbond Electronics Corp | Source and sink voltage regulator |
| JP2006128506A (ja) * | 2004-10-29 | 2006-05-18 | Sharp Corp | トレンチ型ｍｏｓｆｅｔ及びその製造方法 |
| KR100673900B1 (ko) * | 2005-03-21 | 2007-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 데이터 입력 버퍼 |
| KR100735752B1 (ko) * | 2005-08-18 | 2007-07-06 | 삼성전자주식회사 | 스윙 리미터 |
| US7474552B2 (en) * | 2006-03-08 | 2009-01-06 | Infineon Technologies Ag | Integrated semiconductor memory device |
| US8174308B2 (en) * | 2009-11-02 | 2012-05-08 | Nanya Technology Corp. | DC slope generator |
| CN103794620B (zh) * | 2010-12-14 | 2016-08-24 | 桑迪士克科技有限责任公司 | 具有三个用于行选择的器件驱动器的三维非易失性存储器 |
| JP5947099B2 (ja) * | 2011-05-20 | 2016-07-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TWI580189B (zh) | 2011-12-23 | 2017-04-21 | 半導體能源研究所股份有限公司 | 位準位移電路及半導體積體電路 |
| KR101989571B1 (ko) * | 2012-06-27 | 2019-06-14 | 삼성전자주식회사 | 고전압 및 와이드 랜지 전압 동작을 위한 출력 드라이버 및 그것을 사용한 데이터 출력 드라이빙 회로 |
| US9774324B2 (en) * | 2014-12-05 | 2017-09-26 | Intel Corporation | Biasing scheme for high voltage circuits using low voltage devices |
| US10003192B2 (en) * | 2015-09-28 | 2018-06-19 | Nxp B.V. | Bus interfaces with unpowered termination |
| TWI680366B (zh) * | 2018-08-24 | 2019-12-21 | 新唐科技股份有限公司 | 單一電晶體控制的穩壓器及應用此穩壓器的積體電路 |
| CN112286273B (zh) * | 2020-09-28 | 2021-11-19 | 青岛海泰新光科技股份有限公司 | 一种高性能恒流装置和方法 |
| CN114265038B (zh) * | 2021-11-22 | 2024-02-09 | 电子科技大学 | 一种具有温度补偿效应的高精度开关式移相单元 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4782250A (en) * | 1987-08-31 | 1988-11-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
| US5151619A (en) * | 1990-10-11 | 1992-09-29 | International Business Machines Corporation | Cmos off chip driver circuit |
| US5144165A (en) * | 1990-12-14 | 1992-09-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
| US5206544A (en) * | 1991-04-08 | 1993-04-27 | International Business Machines Corporation | CMOS off-chip driver with reduced signal swing and reduced power supply disturbance |
| US5430387A (en) * | 1992-09-16 | 1995-07-04 | International Business Machines Corporation | Transition-controlled off-chip driver |
| US5453705A (en) * | 1993-12-21 | 1995-09-26 | International Business Machines Corporation | Reduced power VLSI chip and driver circuit |
| US5440258A (en) * | 1994-02-08 | 1995-08-08 | International Business Machines Corporation | Off-chip driver with voltage regulated predrive |
| CA2124745C (en) * | 1994-05-31 | 2001-11-20 | Brian D. Gerson | High-speed cmos pseudo-ecl output driver |
| US5414314A (en) * | 1994-06-09 | 1995-05-09 | Maxim Integrated Products | High swing interface stage |
| US5434519A (en) * | 1994-10-11 | 1995-07-18 | International Business Machines Corporation | Self-resetting CMOS off-chip driver |
| US5668488A (en) * | 1994-11-17 | 1997-09-16 | Advanced Micro Devices, Inc. | Input buffer for a high density programmable logic device |
| US5495184A (en) * | 1995-01-12 | 1996-02-27 | Vlsi Technology, Inc. | High-speed low-power CMOS PECL I/O transmitter |
| US5635861A (en) * | 1995-05-23 | 1997-06-03 | International Business Machines Corporation | Off chip driver circuit |
| US5629634A (en) * | 1995-08-21 | 1997-05-13 | International Business Machines Corporation | Low-power, tristate, off-chip driver circuit |
-
1997
- 1997-09-29 US US08/940,862 patent/US5939937A/en not_active Expired - Lifetime
-
1998
- 1998-07-18 DE DE69838633T patent/DE69838633T2/de not_active Expired - Lifetime
- 1998-07-18 EP EP98113434A patent/EP0905902B1/en not_active Expired - Lifetime
- 1998-07-23 TW TW087112054A patent/TW388981B/zh not_active IP Right Cessation
- 1998-09-21 CN CNB981196691A patent/CN1285170C/zh not_active Expired - Fee Related
- 1998-09-28 JP JP27368098A patent/JP4169402B2/ja not_active Expired - Fee Related
- 1998-09-29 KR KR10-1998-0040460A patent/KR100522284B1/ko not_active IP Right Cessation
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006064822A1 (en) * | 2004-12-13 | 2006-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| US8054111B2 (en) | 2004-12-13 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| US8179170B2 (en) | 2004-12-13 | 2012-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| KR100696959B1 (ko) | 2005-09-29 | 2007-03-20 | 주식회사 하이닉스반도체 | 플립플롭회로 |
| JP2010178094A (ja) * | 2009-01-30 | 2010-08-12 | Fujitsu Semiconductor Ltd | 半導体集積回路装置 |
| JP2010068525A (ja) * | 2009-09-25 | 2010-03-25 | National Institute Of Advanced Industrial Science & Technology | 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路 |
| JP2014528664A (ja) * | 2011-09-30 | 2014-10-27 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 差動ｐｖｔ／タイミングスキュー許容型自己補正回路 |
| JP2012105306A (ja) * | 2011-12-19 | 2012-05-31 | National Institute Of Advanced Industrial & Technology | 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路 |
| JP2012105305A (ja) * | 2011-12-19 | 2012-05-31 | National Institute Of Advanced Industrial & Technology | 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路 |
| JP2014027401A (ja) * | 2012-07-25 | 2014-02-06 | Lapis Semiconductor Co Ltd | 出力バッファ及び半導体装置 |
| JP2016518732A (ja) * | 2013-03-15 | 2016-06-23 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 高周波数クロックインターコネクトのための出力振幅検出器をもつ電流モードバッファ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0905902A2 (en) | 1999-03-31 |
| DE69838633T2 (de) | 2008-08-28 |
| US5939937A (en) | 1999-08-17 |
| KR100522284B1 (ko) | 2005-12-21 |
| JP4169402B2 (ja) | 2008-10-22 |
| EP0905902B1 (en) | 2007-10-31 |
| TW388981B (en) | 2000-05-01 |
| CN1221256A (zh) | 1999-06-30 |
| CN1285170C (zh) | 2006-11-15 |
| KR19990030235A (ko) | 1999-04-26 |
| DE69838633D1 (de) | 2007-12-13 |
| EP0905902A3 (en) | 2003-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4169402B2 (ja) | デュアルゲートトランジスタデバイスを持つ定電流ｃｍｏｓ出力ドライバ回路 | |
| US5650742A (en) | Voltage-level shifter | |
| US5495184A (en) | High-speed low-power CMOS PECL I/O transmitter | |
| JP3334548B2 (ja) | 定電流駆動回路 | |
| US7248079B2 (en) | Differential buffer circuit with reduced output common mode variation | |
| JP3487723B2 (ja) | インタフェース回路及び信号伝送方法 | |
| JP2001175340A (ja) | 電位発生回路 | |
| JPH06110570A (ja) | 低電力ｖｃｃ／２発生器 | |
| US5334885A (en) | Automatic control of buffer speed | |
| US6686779B2 (en) | Driver circuit for differentially outputting data from internal circuitry of an LSI to outside the LSI | |
| KR100484257B1 (ko) | 반도체 소자의 차동증폭형 입력 버퍼 | |
| JP3448231B2 (ja) | 半導体装置 | |
| US7167052B2 (en) | Low voltage differential amplifier circuit for wide voltage range operation | |
| US6940335B2 (en) | Constant-voltage circuit | |
| JPH1174777A (ja) | 半導体装置の入力バッファ | |
| JPH11250686A (ja) | 半導体メモリ装置のための電流ミラ―タイプの感知増幅器 | |
| JPH11160673A (ja) | 液晶駆動用電源回路 | |
| JP2012109018A (ja) | 電圧発生装置 | |
| US7586365B2 (en) | Apparatus for controlling voltage | |
| JPH03222195A (ja) | センス増幅回路 | |
| KR20020096461A (ko) | 반도체 메모리 소자의 전압 발생장치 | |
| KR20080061957A (ko) | 입력 버퍼 회로 | |
| JPH0210763A (ja) | 半導体集積回路 | |
| KR100365942B1 (ko) | 데이타출력버퍼 | |
| KR100268781B1 (ko) | 반도체 장치의 입력 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050905 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080118 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080415 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080418 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080519 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080522 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080618 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080709 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080805 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |