JP2010068525A - 二重絶縁ゲート電界トランジスタを用いたmosトランジスタ回路およびそれを用いたcmosトランジスタ回路、sramセル回路、cmos−sramセル回路、集積回路 - Google Patents
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Abstract
【解決手段】四端子二重絶縁ゲート電界効果トランジスタからなるMOSトランジスタ回路において、前記四端子二重絶縁ゲート電界効果トランジスタの一方のゲートを入力端子とし、他方のゲートに抵抗の一方の端を接続し、ソースを第一の電源に接続し、ドレインを出力端子とすると供に負荷素子を通して第二の電源に接続し、前記抵抗の他端を一定電位の第三の電源に接続する。
【選択図】図1
Description
一方、従来の素子構造とは異なる四端子二重絶縁ゲート電界効果トランジスタは二つのゲート電極を接続して用いる三端子動作では、オフ状態からオン状態に至るゲート電圧に対するドレイン電流の変化が従来素子よりも急峻でしきい値電圧が小さくても従来素子よりも待機時漏れ電流を小さくできる。あるいは同じ漏れ電流を許すならより低いしきい値電圧を設定でき、従来素子より高速動作が可能である。しかしそれでも電源電圧を1V以下とするようなさらなる微細化が図られたときはしきい値電圧を一層低くすることが求められ従来素子と同様な問題点が生じてくる。
四端子二重絶縁ゲート電界効果トランジスタは他方のゲート電極の電位により入力信号の印加される一方のゲートからみたしきい値電圧を制御できるという特徴を有する。このことを用いて、高速の回路はしきい値電圧を低くなるようにし、その他低速で良い部分は高いしきい値電圧とする方法も考えられている。しかし、一方でオフ状態からオン状態に至るゲート電圧に対するドレイン電流の変化が三端子動作より鈍くなるので、高速回路用にしきい値電圧を低くするとリーク電流が大きくなる欠点がある。従って,しきい値電圧を低く設定した回路部分での定常時消費電力や待機時消費電力の増加がやはり問題点となる。
四端子二重絶縁ゲート電界効果トランジスタの二つのゲートのうち、一方のゲートを信号入力端子として用い、他方のゲートに抵抗の一端を接続し、他端を一定の電位を有する電源に接続する。上記構成において、一方のゲートと他方のゲートとを外部容量で接続する。また、前記構成において、抵抗の一端が接続された他方のゲートにさらに外部容量の一端を接続し、その他端をクロック電源等のパルス電源に接続する。N形四端子二重絶縁ゲート電界効果トランジスタとP形四端子二重絶縁ゲート電界効果トランジスタを用いてCMOSトランジスタ回路を構成し、N形四端子二重絶縁ゲート電界効果トランジスタに上記構成を用いるか、またはP形四端子二重絶縁ゲート電界効果トランジスタに上記構成を用いるかあるいは両方に上記構成を用いる。さらにこの電源A(一定電圧の電源では無く、例えばパルス電源を用いて動作時には電圧を上げ、待機時等には電圧を下げるように時間的に電圧値を可変とし、しきい値電圧を制御して待機時等の消費電力を低減するための電源)の電位を、動作時にはしきい値電圧が小さくなる方向の電位とし、定常状態や待機時あるいは未使用時にはしきい値電圧が大きくなる方向の電位とするようにダイナミックに可変とする。さらに、これらをクロックと同期させてダイナミックに可変とする。
(1) 一方のゲートを入力端子とし、他方のゲートに他方端を第二の電源に接続した抵抗の一方端を接続し、ソースを第一の電源に接続し、ドレインを出力端子とした第一の導電形の四端子二重絶縁ゲート電界効果トランジスタと、一方のゲートを入力端子とし、他方のゲートに他方端を第四の電源に接続した抵抗の一方端を接続し、ソースを第三の電源に接続し、ドレインを出力端子とした前記第一の導電形とは反対の第二の導電形の四端子二重絶縁ゲート電界効果トランジスタとを、前記両方の一方のゲートを入力端子として接続し、前記両ドレインを出力端子として接続してなるCMOSトランジスタ回路とする。
上記のMOSトランジスタ回路またはSRAMセル回路において、一個または複数個の前記第三の電源の電位の一部または全てをダイナミックに変化させることを特徴としたMOSトランジスタ回路とする。
上記MOSトランジスタ回路において、負荷素子に前記四端子二重絶縁ゲート電界効果トランジスタとは反対導電形の四端子二重絶縁ゲート電界効果トランジスタまたは反対導電形の絶縁ゲート電界効果トランジスタを用い、これらのゲートを前記四端子二重絶縁ゲート電界効果トランジスタの前記一方のゲートに接続したことを特徴としたCMOSトランジスタ回路とする。
(5) 上記(1)乃至(4)のいずれか1項記載のCMOSトランジスタ回路において、前記各抵抗を通して接続される前記第三の電源または前記第四の電源の電位をそれぞれダイナミックに制御する手段を設けたCMOSトランジスタ回路とする。
(6) 上記(1)乃至(5)のいずれか1項記載の回路から構成した集積回路とする。
そこで、図1のようにゲート1を信号入力端子とし、ゲート2には抵抗Rgを接続し、Rgの他端を例えば一定の電位を有する電源Vtcを通して電源VSSに接続する回路構成を考える。
チャネルが形成されていないのでゲート1とゲート2間はそれぞれのゲート絶縁膜容量Cg1とCg2および両ゲートに挟まれた半導体の容量Csiとが図2のように直列接続されたものと見なすことができ、いわゆる微分回路が構成されていると見なすことができる。そうするとゲート2の電位はゲート1の入力信号を微分したものとなる。
図3は図2の等価回路で、ゲート1に矩形波入力(図3(a))を与えたときゲート2に現れる波形(図3(b))を模式的に示したものである。
図4は本発明の第2の実施例である。図1の四端子二重絶縁ゲート電界効果トランジスタのゲート2にはさらに外部容量Cggが接続され、Cggの他端はゲート1に接続されている。
この場合には図4のようにゲート1とゲート2とを外部容量Cggで接続し、この現象を軽減することができる。
図5は本発明の第3の実施例である。図1の四端子二重絶縁ゲート電界効果トランジスタのゲート2にはさらに外部容量Cckが接続され、Cckの他端はクロックまたはパルス電源に接続されている。
さらに、動作がクロックと同期している場合には図5のように外部容量Cckによりゲート2をクロック電源と接続すれば上記現象を軽減することができる。過渡時間だけ電位が定常値より変化するパルス電源、例えばオン側ではしきい値電圧が低なるように変化し,オフ側では高くなるように変化するパルス電源などに接続できれば理想的である。
図1は本発明の第1の実施例を示す。図中、Rgは四端子二重絶縁ゲート電界効果トランジスタの他方のゲートに接続された抵抗であり、Vtcは一定の電位を有する電源であり、抵抗に接続されている。VSSおよびVDDはそれぞれ電源である。四端子二重絶縁ゲート電界効果トランジスタのドレインは負荷素子Loadを通して電源VDDに接続されている。
N形でもP形でも良いが四端子二重絶縁ゲート電界効果トランジスタの二つのゲートのうちゲート1を入力端子としゲート2は抵抗Rgの一端を接続し,その抵抗の他端を一定電位の電源Vtcを通して電源VSSに接続される。さらにソースはVSS、ドレインは負荷素子Loadを通して電源VDDにそれぞれ接続されている。この回路はゲート1を入力端子とするインバータ回路の作用をする。
図4は第2の実施例である。図1の構成に加えて、四端子二重絶縁ゲート電界効果トランジスタのゲート2にはさらに外部容量Cggの一端が接続され、その他端はゲート1に接続されている。この外部容量Cggを加えることにより、チャネルが形成され始め従ってゲート1とゲート2が電気的に分離され始めることによりゲート2に現れる微分波形のピーク値の低下を防止する。
図6は本発明の第4の実施例である。図1の回路を二組用意し,一方の出力を他方の出力に互いに接続してSRAMセル回路の記憶部を構成し,各出力端子にパストランジスタPT1およびPT2を接続、その他端をそれぞれビット線BL1およびBL2に接続、さらにPT1およびPT2のゲートは行選択線WLに接続してなるSRAMセル回路である。
実施例図1の四端子二重絶縁ゲート電界効果トランジスタを2個用意し,一方の入力端子を他方の出力端子にそれぞれ接続し、それぞれの出力端子にパストランジスタPT1およびPT2のドレインあるいはソースを接続し、それらの他端であるソースあるいはドレインをビット線BL1およびBL2に接続し、またパストランジスタのゲートは行選択線WLに接続されている。さらに、それぞれの四端子二重絶縁ゲート電界効果トランジスタのドレインまたは出力端子はそれぞれ負荷素子Load1およびLoad2を通して電源VDDに接続され,またそれぞれのゲートにはそれぞれ抵抗Rg1およびRg2を通して一定電位の電源Vtc1およびVtc2に接続され,さらに電源VSSに接続されていわゆるSRAMセル回路が構成されている。この場合もRg1およびRg2の効果により状態変化は高速で、かつ定常状態あるいは待機時などではリーク電流による消費電力の増加が軽減される。
図8は本発明の第6の実施例である。図5の回路を二組用意し,一方の出力を他方の出力に互いに接続してSRAMセル回路の記憶部を構成し,各出力端子にパストランジスタPT1およびPT2を接続、その他端をそれぞれビット線BL1およびBL2に接続、さらにPT1およびPT2のゲートは行選択線WLに接続してなるSRAMセル回路である。
図12は第10の実施例で、図1の負荷素子LoadをT1と反対導電形の四端子二重絶縁ゲート電界効果トランジスタT2としたCMOSインバータ回路である。この場合はT2の四端子二重絶縁ゲート電界効果トランジスタのゲート1とゲート2を接続し,三端子二重絶縁ゲート電界効果トランジスタとして用いているので、これを通常のようにゲート1とゲート2があらかじめ接続された三端子二重絶縁ゲート電界効果トランジスタや通常の絶縁ゲート電界効果トランジスタに置き換えても良い。この回路では、T1がオンのときT2はオフであるが、このときのリーク電流はT2のリーク電流で決まるからT2のしきい値電圧を絶対値で大きくしておかないとリーク電流による定常時消費電力の削減効果は小さくなる。しかしそうすると動作速度がしきい値電圧が大きくなった分遅くなるから、両者の調整が必要である。図4ないし図11の負荷素子LoadをT1と反対導電形の四端子二重絶縁ゲート電界効果トランジスタに置き換えても同様な効果を得ることができる。
図15は本発明の第13の実施例で、多入力CMOSゲート回路の例である。図1における四端子絶縁ゲート電界効果トランジスタを複数個(図では2個、T1とT2)用意され、これらは直列に接続され、一方の端は電源VSSに接続され,他方の端は出力端子であり、またこれらとは反対導電形の四端子絶縁ゲート電界効果トランジスタを同数個(図では2個、T3とT4)用意され,これらは並列に接続され一方の端は出力端子に接続され,他方の端は電源VDDに接続されている。さらに、T1とT3のゲート1は互いに接続され入力端子1となり、T2とT4のゲート1は互いに接続され入力端子2となり、多入力CMOSゲート回路を構成している。直列、並列接続を取り替えて同様回路も構成でき,別の論理動作を行わせることもできる。
T3、T4 : 反対導電形の四端子絶縁ゲート電界効果トランジスタ
PT1、PT2 : パストランジスタ
Load、Load1、Load2 : 負荷素子
Rg、Rg1、Rg2、Rg3、Rg4 : 抵抗
Cg1、Cg2、Csi、Cgg、Cck、Cgg1、Cgg2、Cck1、Cck2 :容量
VDD、VSS : 電源
Vtc、Vtc1、Vtc2、Vtc3、Vtc4 : 電源またはダイナミックに可変な電源
BL1、BL2 : ビット線
WL : 行選択線
Claims (6)
- 一方のゲートを入力端子とし、
他方のゲートに他方端を第二の電源に接続した抵抗の一方端を接続し、
ソースを第一の電源に接続し、
ドレインを出力端子とした
第一の導電形の四端子二重絶縁ゲート電界効果トランジスタと、
一方のゲートを入力端子とし、
他方のゲートに他方端を第四の電源に接続した抵抗の一方端を接続し、
ソースを第三の電源に接続し、
ドレインを出力端子とした
前記第一の導電形とは反対の第二の導電形の四端子二重絶縁ゲート電界効果トランジスタ
とを、
前記両方の一方のゲートを入力端子として接続し、前記両ドレインを出力端子として接続してなることを特徴とするCMOSトランジスタ回路。 - 請求項1記載のCMOSトランジスタ回路を2個設け、一方の回路の入力端子を他方の回路の出力端子におよび他方の回路の入力端子を一方の回路の出力端子に、それぞれ互いに接続し,それぞれの出力端子にはそれぞれ絶縁ゲート電界効果トランジスタよりなるパストランジスタのソースまたはドレインを接続したことを特徴とするCMOS−SRAMセル回路。
- 前記パストランジスタを四端子二重絶縁ゲート電界効果トランジスタとし、前記それぞれの一方のゲートをそれぞれセル選択線に接続し,前記それぞれの他方のゲート電極をそれぞれのしきい値電圧制御用電源に接続してなることを特徴とする請求項2記載のCMOS−SRAMセル回路。
- 第一の導電形の請求項1記載の四端子二重絶縁ゲート電界効果トランジスタを複数個並列に接続した並列接続回路の一方の接続点を、第一とは反対の第二の導電形の請求項1記載の四端子二重絶縁ゲート電界効果トランジスタを同数個直列に接続した直列接続回路の一方の端に接続して出力端子とし、
前記直列接続回路の他方の端は第1の電源に接続され、
前記並列接続回路の他方の端は第2の電源に接続され、
複数個の第一の導電形の前記四端子二重絶縁ゲート電界効果トランジスタの各々一方のゲートは複数個の第二の導電形の前記四端子二重絶縁ゲート電界効果トランジスタの対応する各一個の一方のゲートに各々電気的に接続して同数個の入力端子とし、
複数個の第一の導電形の前記四端子二重絶縁ゲート電界効果トランジスタの各々他方のゲートに接続された各抵抗の他端および複数個の第二の導電形の前記四端子二重絶縁ゲート電界効果トランジスタの各々他方のゲートに接続された各抵抗の他端はそれぞれ一定の電位の複数個の第3および複数個の第4の電源に接続されたことを特徴とする多入力CMOSトランジスタ回路。 - 請求項1乃至4のいずれか1項記載のCMOSトランジスタ回路において、前記各抵抗を通して接続される前記第三の電源または前記第四の電源の電位をそれぞれダイナミックに制御する手段を設けたことを特徴とするCMOSトランジスタ回路。
- 請求項1乃至5のいずれか1項記載の回路から構成したことを特徴とする集積回路。
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