KR100465948B1 - 반도체 집적 회로 - Google Patents

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KR100465948B1
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Abstract

칩별로 프로세스 변동을 보상하여 게이트 누설 전류를 저감한다. 반도체 집적 회로는 전원 강압 회로와 MOS 회로군을 포함하고 있다. 전원 강압 회로에는 전원 전압이 공급되고, 동작시인지 또는 대기시인지를 나타내는 대기 제어 신호에 의해 제어되어, 대기 제어 신호가 동작시를 나타내고 있는 경우에는 전원 전압보다 낮은 제1 내부 전원 전압을 내부 전원 라인으로 출력하고, 대기 제어 신호가 대기시를 나타내고 있는 경우에는 제1 내부 전원 전압보다 낮은 제2 내부 전원 전압을 내부 전원 라인으로 출력한다. MOS 회로군은 제1 내부 전원 전압 또는 제2 내부 전원 전압이 공급되어 동작하는 1 또는 복수의 MOS 트랜지스터를 포함하고 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 외부 전원 전압과 다른 내부 전원 전압을 이용하는 반도체 집적 회로에 관한 것으로, 특히 외부 전원보다 낮은 전압을 내부에서 이용하는 반도체 집적 회로에 관한 것이다.
종래의 반도체 집적 회로에서, 외부로부터 공급되는 전압을 강압하여 내부 전압을 발생시켜, 그 내부 전압을 MOS 트랜지스터의 동작 전압으로 하는 기술이 미세한 MOS 트랜지스터를 갖는 반도체 집적 회로에 이용되고 있다. 도 5에는 종래의 반도체 집적 회로의 전원 강압 회로 주변의 구성이 도시되어 있다.
여기서는, 동작시용 전원 강압 회로(50), 대기시용 전원 강압 회로(51), MOS 회로군(52), VREF 발생 회로(53), 버퍼(54)를 갖고 있다.
여기서, 전원 강압 회로는 칩에 공급되는 외부 전원 전압 VDDext를 받아, VDDext보다 낮은 내부 전원 전압 VDDint를 생성하고, 이 내부 전원 전압 VDDint를 내부 전원 라인 IPL을 통해 칩 내의 MOS 회로군(52)에 공급한다. MOS 회로군(52)은 1 또는 복수의 MOS 트랜지스터를 포함하여 구성되어 있으며, 예를 들면, 인버터 회로나 NAND 회로 등의 일반적인 CMOS 회로나, 메모리 셀 등이 그에 상당한다.
여기서, 외부 전원 전압 VDDext는 반도체 집적 회로의 칩 사양에 따라 다르고, 예를 들면 2.5V나 1.8V가 이용된다. 또한, 내부 전원 전압 VDDint는 반도체 집적 회로의 디자인 룰 등에 따라 다르고, 예를 들면, 0.1㎛ 룰의 반도체 집적 회로에서는 약 1.2V 정도가 이용된다.
칩의 동작 상태와 대기 상태는 칩 외부로부터 공급되는 대기 상태를 지시하는 대기 제어 신호 STBY에 의해 선택된다. 즉, 대기 제어 신호 STBY가 로우 레벨일 때 동작 상태가 되고, 하이 레벨일 때 대기 상태가 된다.
동작시용·대기시용 전원 강압 회로(50, 51)는 각각 출력용 P형 MOS 트랜지스터(55, 56), 내부 전원 전압 VDDint를 저항 분할하기 위한 저항 소자(57, 58, 59, 60), 제1 연산 증폭기(61) 및 제2 연산 증폭기(62)로 구성된다.
제1 연산 증폭기(61) 및 제2 연산 증폭기(62)는 내부 전원 전압 VDDint를 저항 분할한 노드 FA, FB의 전위가 VREF와 같아지도록 출력 P형 MOS 트랜지스터(55, 56)를 피드백 제어하기 때문에, 외부 전원 전압 VDDext의 레벨에 상관없이 일정한 내부 전원 전압 VDDint가 출력된다.
동작시용·대기시용 전원 강압 회로(50, 51)는 저항 분할과 연산 증폭기(61,62)를 이용하여 내부 전원 라인 IPL로 출력하는 내부 전원 전압 VDDint를 설정하고 있다. 즉, 동작시용·대기시용 전원 강압 회로(50, 51)의 각각에 있어서, 저항 분할된 내부 전원 전압 VDDint의 전위를 연산 증폭기(61, 62)의 플러스 입력 단자에 인가하고, 연산 증폭기(61, 62)의 마이너스 입력 단자에는 VREF 발생 회로(53)의 출력을 인가하고 있다.
이 동작시용 전원 강압 회로(50)는 내부 전원 전압 VDDint에 대하여 큰 전류 구동력을 갖는 반면, 강압 회로 자체의 소비 전류도 크다. 대기시에는 칩 전체의 소비 전류를 작게 억제하는 것이 요구되기 때문에, 대기 제어 신호 STBY를 이용하여 동작시용 전원 강압 회로(50)를 정지시켜, 대기시용 강압 회로(51)만을 동작시킨다. 대기시용 강압 회로(51)는 내부 전원 전압 VDDint가 공급되는 MOS 회로군(52)이 대기시에 정지하기 때문에 전류 구동력이 작고, 강압 회로 자체의 소비 전류도 작다. 동작시용·대기시용 전원 강압 회로(50, 51)는 각각 기준 전압 VREF를 바탕으로, 동일한 전위의 내부 전원 전압 VDDint를 발생한다. 즉, 동작시용 전원 강압 회로(50)가 내부 전원 라인 IPL로 출력하는 내부 전원 전압 VDDint의 전압과, 대기시용 전원 강압 회로(51)가 내부 전원 라인 IPL로 출력하는 내부 전원 전압 VDDint의 전압은 같다. 또, 동작시에는 상기 두 개의 동작시용 전원 강압 회로(50)와 대기시용 전원 강압 회로(51)는 모두 동작하고 있다.
이상과 같은 종래의 반도체 집적 회로에서는 다음과 같은 과제가 있다.
반도체 집적 회로에 이용되는 트랜지스터의 미세화가 진행되고, MOS 트랜지스터의 게이트 절연막이 박막화함에 따라, 최근 MOS 트랜지스터의 게이트 누설 전류가 칩의 대기 전류 저감의 장해로서 클로우즈 업되어 왔다.
예를 들면, 디자인 룰이 0.15㎛에서는 게이트 절연막의 두께는 약 3.5㎛ 정도이다. 디자인 룰이 0.1㎛에서는 게이트 절연막의 두께는 약 2㎛ 정도이다. 0.15㎛ 룰에서는 게이트 누설 전류는 문제가 안되지만, 0.1㎛ 룰에서는 게이트 누설 전류를 감소시킬 필요가 있다.
여기서, 도 6에 디자인 룰이 0.1㎛ 세대의 MOS 트랜지스터의 게이트 누설 전류의 전압·전류 특성을 나타낸다. 이는 도 7에 도시된 바와 같이 MOS 트랜지스터의 반도체 기판(65), 소스(66), 드레인(67) 및 게이트 전극(69)을 접속함으로써, MOS 커패시터를 구성하고, 그리고 도 6에 도시한 바와 같이, 게이트 전압을 변동시켜, 단위 게이트 면적당 게이트 누설 전류(게이트로부터 게이트 절연막을 통해 기판에 흐르는 전류) Ig를 그래프화한 것이다. 도 7에서는 반도체 기판(65), 소스(66) 및 드레인(67)에 동일한 접지 전위가 인가되고 있다.
반도체 기판(65) 상에는 게이트 절연막(68)을 통해 게이트 전극(69)이 형성되어 있고, 이 게이트 전극(69)에는 게이트 전압 Vg가 공급되고 있다. 이러한 상태에서, 게이트 전극(69)으로부터 반도체 기판(65)으로 흐르는 게이트 누설 전류 Ig를 측정한 결과가 도 6에 도시되어 있다.
여기서, 디자인 룰이 0.1㎛ 세대인 MOS 트랜지스터는 전원 전압 1.2V에서 동작하므로, 도 6에서 알 수 있는 바와 같이, 이 경우의 게이트 누설 전류는 게이트산화막 1㎛2당 1㎁가 된다.
예를 들면, 이 세대의 36M 비트 저소비 전력 SRAM 칩의 총 게이트 면적은 100K㎛2정도가 되기 때문에, 칩 전체의 게이트 누설 전류는 100㎂에 달한다. 통상은 저소비 전력 SRAM 칩의 대기 전류 사양은 100㎂ 이하이기 때문에, 이 세대에서는 게이트 누설 전류만으로 대기 전류 사양을 만족하는 것이 곤란하게 된다. 또한, 프로세스 변동 등에 의해 칩마다 게이트 절연막의 두께가 다르게 형성되어, 그 게이트 누설 전류의 크기가 다른 경우가 있어, 대기 전류 사양을 만족하는 것과 만족하지 않는 것이 혼재하여 제조되게 된다.
또, 외부 전압을 낮춤으로써, 대기 전류 사양을 만족시킬 수 있지만, 그 경우, 반도체 칩 외부에서 통상 전원과 다른 전위를 준비해 두어야 하므로, 반도체 집적 회로를 내장한 시스템의 구성이 복잡하게 된다.
이상과 같이, 대기시에 동작시와 동일한 레벨의 내부 전원 전압 VDDint를 칩 내에 공급하는 종래예에서는, MOS 트랜지스터의 미세화가 진행함에 따라, 게이트 누설 전류 때문에 대기 전류를 억제하는 것이 곤란하게 되는 문제가 있었다.
본 발명의 목적은 이상과 같은 종래 기술의 과제를 해결하는 데 있다.
도 1은 본 발명의 제1 실시예의 반도체 집적 회로를 나타내는 회로도.
도 2a는 본 발명의 제1 실시예의 제1 연산 증폭기를 나타내는 회로 기호 도면.
도 2b는 본 발명의 제1 실시예의 제1 연산 증폭기를 나타내는 회로도.
도 3a는 본 발명의 제1 실시예의 제2 연산 증폭기를 나타내는 회로 기호 도면.
도 3b는 본 발명의 제1 실시예의 제2 연산 증폭기를 나타내는 회로도.
도 4는 본 발명의 제2 실시예에 있어서의 대기시용 VREF 발생 회로 및 본 발명의 제3 실시예에 있어서의 VREF 발생 회로의 회로도.
도 5는 종래의 반도체 집적 회로를 나타내는 회로도.
도 6은 게이트 누설 전류의 게이트 전압 의존성을 나타내는 전류 전압 특성도.
도 7은 도 6에서의 게이트 누설 전류의 측정 방법을 나타내는 도면.
도 8은 본 발명의 제3 실시예의 반도체 집적 회로를 나타내는 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 동작시용 전원 강압 회로
2 : 대기시용 전원 강압 회로
3 : MOS 회로군
4 : 동작시용 VREF 발생 회로
5 : 제1 연산 증폭기
6 : 제1 PMOS 트랜지스터
7 : 제1 저항 소자
8 : 제2 저항 소자
9 : 버퍼
10 : 대기시용 VREF 발생 회로
11 : 제2 연산 증폭기
12 : 제2 PMOS 트랜지스터
15 : 제3 PMOS 트랜지스터
16 : 제4 PMOS 트랜지스터
17 : 제5 PMOS 트랜지스터
18 : 제6 PMOS 트랜지스터
19 : 제1 NMOS 트랜지스터
20 : 제2 NMOS 트랜지스터
21 : 제3 NMOS 트랜지스터
22 : 제7 PMOS 트랜지스터
23 : 제8 PMOS 트랜지스터
24 : 제4 NMOS 트랜지스터
25 : 제5 NMOS 트랜지스터
26 : 제6 NMOS 트랜지스터
30 : 제3 연산 증폭기
31 : 제3 저항 소자(RA)
32 : 제4 저항 소자(기준 저항 소자 Rr)
33 : 제5 저항 소자(RB)
34 : 더미 MOS 커패시터
상기 과제를 해결하기 위해서, 본 발명에 따른 반도체 집적 회로는 전원 전압이 공급되고, 동작시 또는 대기시를 나타내는 대기 제어 신호에 의해 제어되는 전원 강압 회로로서, 상기 대기 제어 신호가 동작시를 나타내고 있는 경우에는 상기 전원 전압보다 낮은 제1 내부 전원 전압을 내부 전원 라인으로 출력하고, 상기 대기 제어 신호가 대기시를 나타내고 있는 경우에는 제1 내부 전원 전압보다 낮은 제2 내부 전원 전압을 상기 내부 전원 라인으로 출력하는 전원 강압 회로와, 상기 내부 전원 라인으로부터 상기 제1 내부 전원 전압 또는 상기 제2 내부 전원 전압이 공급되어 동작하는 1 또는 복수의 MOS 트랜지스터를 포함하고 있는 MOS 회로군을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 집적 회로는, 전원 전압이 공급되고, 상기 전원 전압보다 낮은 내부 전원 전압을 내부 전원 라인으로 출력하는 전원 강압 회로와, 상기 내부 전원 라인으로부터 상기 내부 전원 전압이 공급되어 동작하는 1 또는 복수의 MOS 트랜지스터를 포함하고 있는 MOS 회로군을 포함함과 함께, 상기 전원 강압 회로는 상기 MOS 회로군에 흐르는 게이트 누설 전류의 양을 추정하고, 상기 추정된 게이트 누설 전류의 양이 많아짐에 따라, 상기 내부 전원 전압을 낮게 하는 것을 특징으로 한다.
〈실시예〉
다음으로, 도면을 참조하여, 본 발명의 실시예를 설명한다. 이하의 도면에서는, 동일하거나 유사한 부분에는 동일하거나 유사한 부호를 기재한다.
(제1 실시예)
본 발명의 제1 실시예에 따른 반도체 집적 회로를 도 1 내지 도 3b를 이용하여 설명한다.
도 1은 본 실시예의 반도체 집적 회로의 구성도이다. 여기서는 동작시용 전원 강압 회로(1)와, 대기용 전원 강압 회로(2)가 모두, 내부 전원 라인 IPL을 통해 반도체 집적 회로 내의 MOS 회로군(3)으로 내부 전원 전압 VDDint를 공급하고 있다. MOS 회로군(3)은 1 또는 복수의 MOS 트랜지스터를 포함하고 있으며, 내부 전원 전압 VDDint를 공급하는 내부 전원 라인 IPL과 접지 전위가 접속되는 구성으로 되어 있다. 즉, MOS 회로군(3)에 있는 MOS 트랜지스터는 내부 전원 라인 IPL로부터 공급된 내부 전원 전압 VDDint에 기초하여 동작한다.
MOS 회로군(3)은 MOS 트랜지스터 이외의 1 또는 복수의 회로 소자를 포함하고 있어도 된다. 본 실시예에 있어서는 내부 전원 라인 IPL로부터의 내부 전원 전압 VDDint는 MOS 회로군(3)에 있는 적어도 일부의 MOS 트랜지스터의 게이트에 공급되고 있다. 또한, 필요에 따라, 내부 전원 전압 VDDint는 적어도 일부의 MOS 트랜지스터의 소스나 드레인에도 공급되고 있다. 또한, 내부 전원 전압 VDDint는 필요에 의해 설치된 회로 소자에도 공급되어도 된다.
동작시용 전원 강압 회로(1)는 외부 전원 전압 VDDext가 입력되고 있는 동작시용 VREF 발생 회로(4)와, 이 동작시용 VREF 발생 회로(4)의 출력 VREF가 마이너스 입력 단자에 입력되고, 외부 전원 전압 VDDext가 입력되고 있는 제1 연산 증폭기(5)와, 제1 연산 증폭기(5)의 출력이 입력되고, 그의 소스에 외부 전원 전압 VDDext가 입력되는 제1 P형 MOS 트랜지스터(6)와, 제1 P형 MOS 트랜지스터(6)의 드레인에 일단이 접속된 제1 저항 소자(7)와, 제1 저항 소자(7)의 타단에 그의 일단이 접속되고, 그의 타단이 접지된 제2 저항 소자(8)를 갖고 있다.
여기서, 제1 저항 소자(7)와 제2 저항 소자(8)의 접속 노드는 제1 연산 증폭기(5)의 플러스 입력 단자에 접속되어 있다. 또한, 제1 연산 증폭기(5)에는 반도체 집적 회로에 설치된 버퍼(9)를 통해 대기 제어 신호 STBY가 입력되고 있다. 이 버퍼(9)는 여기서는 인버터로 구성되어 있다. 본 실시예에 있어서는 동작시에는 대기 제어 신호 STBY가 로우 레벨로 되므로, 버퍼(9)로부터 제1 연산 증폭기(5)에의 출력은 하이 레벨로 된다. 한편, 대기시에는 대기 제어 신호 STBY가 하이 레벨로 되므로, 버퍼(9)로부터 제1 연산 증폭기(5)에의 출력은 로우 레벨이 된다.
동작시용 전원 강압 회로(1)는 제1 P형 MOS 트랜지스터(6)의 드레인과 제1 저항 소자(7) 사이의 노드를 그 출력 노드로 하여, MOS 회로군(3)의 MOS 트랜지스터에 내부 전원 전압 VDDint를 공급하고 있다. 단, 대기시에 있어서, 버퍼(9)로부터 제1 연산 증폭기(5)에의 출력이 로우 레벨이 된 경우에는, 제1 연산 증폭기(5)의 출력은 하이 레벨로 고정되어, 제1 P형 MOS 트랜지스터(6)는 오프 상태로 된다. 이 때문에, 동작시용 전원 강압 회로(1)로부터의 내부 전원 라인 IPL에의 내부 전원 전압 VDDint의 출력은 없어진다.
대기시용 전원 강압 회로(2)는 외부 전원 전압 VDDext가 입력되고 있는 대기시용 VREF 발생 회로(10)와, 이 대기시용 VREF 발생 회로(10)의 출력인 기준 전압 VREFSTBY가 그의 마이너스 입력 단자에 입력되고, 외부 전원 전압 VDDext가 입력되고 있는 제2 연산 증폭기(11)와, 이 제2 연산 증폭기(11)의 출력이 입력되고, 그의 소스에 외부 전원 전압 VDDext가 입력되는 제2 P형 MOS 트랜지스터(12)를 갖고 있다.
제2 P형 MOS 트랜지스터(12)의 드레인이, 대기시용 전원 강압 회로(2)의 출력 노드로서, MOS 회로군(3)의 MOS 트랜지스터에 내부 전원 라인 IPL을 통해 내부 전원 전압 VDDint를 공급하고 있다. 또한, 제2 P형 MOS 트랜지스터(12)의 드레인은 제2 연산 증폭기(11)의 플러스 입력 단자에 접속되어 있다.
이와 같이, VREF 발생 회로를 동작시용과 대기시용으로 분리하고, 또한 대기시용 강압 회로(2)에서는 대기시용 VREF 발생 회로(10)로 게이트 누설 전류가 원하는 값까지 저감될 내부 전원 전압 VDDint의 전위를 기준 전압 VREFSTBY로서 생성하여, 피드백용 제2 연산 증폭기(11)에 공급하고 있다. 즉, 본 실시예에 있어서는 기준 전압 VREFSTBY는 사전에 설정된 고정적인 것이다. 또한, 대기시용 전원 강압 회로(2)에서는 내부 전원 전압 VDDint를 저항 분할하지 않고 기준 전압 VREFSTBY와 함께 제2 연산 증폭기(11)에 직접 입력하고 있기 때문에, 내부 전원 전압 VDDint가 기준 전압 VREFSTBY와 동일 전위가 되도록 피드백 제어된다.
또, 본 실시예에 있어서는 「동작시」는 MOS 회로군(3)이 통상의 회로 동작을 행하고 있는 상태를 나타내며, 「대기시」는 MOS 회로군(3)이 통상의 회로 동작은 행하지 않고, 다음의 통상 동작을 대기하고 있는 상태를 나타낸다. 예를 들면, 본 실시예에 따른 반도체 집적 회로가 정보 단말기에 탑재된 경우에는, 사용자가 소정 시간 이상, 이 정보 단말기를 조작하지 않았던 경우에는 이 반도체 집적 회로는 대기 상태로 된다.
대기시용 전원 강압 회로(2)는 동작시용 전원 강압 회로(1)의 출력보다 낮은 전압을 출력한다. 대기시에 내부 전원 전압 VDDint를 저하시키면, 내부 전원 전압 VDDint에 대응하는 게이트 전압을 감소시키게 되고, 이 때문에, 도 6에 도시한 게이트 전압과 게이트 누설 전류의 관계로부터 알 수 있듯이 게이트 누설 전류는 급격히 감소한다.
여기서, 내부 전원 전압 VDDint는 낮으면 낮을수록 좋은 것이 아니고, 너무 낮은 경우에는 이 내부 전원 전압 VDDint가 공급되는 MOS 회로군(3)의 동작에 악영향을 미칠 가능성이 있다. 즉, MOS 회로군(3) 내에 SRAM 메모리 셀 등이 있는 경우, 일정치 이상의 전압이 공급되어 있지 않으면 데이터가 유지되지 않아 소멸하게 되는 사태가 된다. 이 때문에, MOS 회로군(3)의 동작에 악영향을 미치지 않을 정도의 저전압으로 내부 전원 전압 VDDint가 설정될 필요가 있다.
도 1에 도시한 반도체 집적 회로에서는 동작시에는 대기 제어 신호 STBY가 로우 레벨이 되어, 동작시용 전원 강압 회로(1)로부터 내부 전원 라인 IPL에 높은 내부 전원 전압 VDDint가 공급된다. 즉, 동작시에 MOS 회로군(3)에 공급되는 내부 전원 전압 VDDint는 MOS 회로군(3)을 통상 동작시키기 위해서 필요한 고전압으로 되어 있다. 이 동작시에는 대기시용 전원 강압 회로(2)로부터도 낮은 내부 전원 전압 VDDint가 내부 전원 라인 IPL로 출력되지만, 동작시용 전원 강압 회로(1)가 대기시용 전원 강압 회로(2)보다 큰 전류 구동력을 갖기 때문에, 내부 전원 라인 IPL의 전압은 높은 내부 전원 전압 VDDint로 유지된다.
대기시에는 대기 제어 신호 STBY가 하이 레벨이 되어, 동작시용 전원 강압 회로(1)로부터는 내부 전원 라인 IPL에 높은 내부 전원 전압 VDDint는 공급되지 않게 된다. 이 때문에, 대기시용 전원 강압 회로(2)로부터 공급되는 낮은 내부 전원 전압 VDDint로 내부 전원 라인 IPL이 유지된다.
다음으로, 제1 연산 증폭기(5)와 제2 연산 증폭기(11)의 구체적인 회로 구성에 대하여 설명한다. 도 1에서, 동작시용 전원 강압 회로(1)에 이용하는 제1 연산 증폭기(5)는, 예를 들면 도 2a 및 도 2b에 도시된 바와 같이 구성된다. 또한, 대기시용 전원 강압 회로(2)에 이용하는 제2 연산 증폭기(11)는, 예를 들면 도 3a 및 도 3b에 도시한 바와 같이 구성된다.
도 2a에서는 제1 연산 증폭기(5)의 입출력 관계를 도시하고 있다. 즉, 도 1에서의 기준 전압 VREF는 신호 INA로 나타내고, 버퍼(9)의 출력은 신호 EN으로 나타내고, 두 개의 저항 소자(7, 8)의 중간 노드로부터의 입력은 신호 INB로 나타내고, 제1 P형 MOS 트랜지스터(6)의 게이트에의 출력은 신호 OUT로 나타내고 있다.
도 2b에서는 도 2a에 도시한 제1 연산 증폭기(5)의 구체적인 회로 구성의 일례를 도시하고 있다. 즉, 게이트에 신호 EN이 입력되고 소스에 외부 전원 전압 VDDext가 입력된 제3 P형 MOS 트랜지스터(15)의 드레인에, 소스에 외부 전원 전압 VDDext가 입력된 제4 P형 MOS 트랜지스터(16)의 드레인 및 게이트가 접속되어 있다.
제4 P형 MOS 트랜지스터(16)의 게이트 및 드레인에는 제5 P형 MOS 트랜지스터(17)의 게이트가 접속되어 있으며, 그 소스에는 외부 전원 전압 VDDext가 입력되고 있다.
제5 P형 MOS 트랜지스터(17)의 드레인에는 제6 P형 MOS 트랜지스터(18)의 드레인이 접속되고, 그 소스에는 외부 전원 전압 VDDext가 입력되고, 그 게이트에는 신호 EN이 입력되고 있다.
또한, 제5 P형 MOS 트랜지스터(17) 및 제6 P형 MOS 트랜지스터(18)의 드레인은 제1 연산 증폭기(5)의 출력 노드 OUT로 되어 있다.
제3 P형 MOS 트랜지스터(15)의 드레인과, 제4 P형 MOS 트랜지스터(16)의 드레인 및 게이트와 제5 P형 MOS 트랜지스터(17)의 게이트에는 제1 N형 MOS 트랜지스터(19)의 드레인이 접속되고, 그 게이트에는 신호 INB가 입력되고 있다.
또한, 출력 노드 OUT에는 제2 N형 MOS 트랜지스터(20)의 드레인이 접속되고, 그 게이트에는 신호 INA가 입력되고 있다.
제1 N형 MOS 트랜지스터(19) 및 제2 N형 MOS 트랜지스터(20)의 각각의 소스에는 전류원 트랜지스터인 제3 N형 MOS 트랜지스터(21)의 드레인이 접속되어 있다. 제3 N형 MOS 트랜지스터(21)의 게이트에는 신호 EN이 입력되고, 그 소스는 접지되어 있다.
도 3a에서는 제2 연산 증폭기(11)는 입출력 관계를 도시하고 있다. 즉, 대기시용 VREF 발생 회로(10)로부터의 기준 전압 VREFSTBY는 신호 INA로 나타내고, 제2 P형 MOS 트랜지스터(12)의 드레인은 신호 INB로 나타내고, 제2 P형 MOS 트랜지스터(12)의 게이트에의 출력은 신호 OUT으로 나타내고 있다.
도 3b에서는 도 3a에 도시한 제2 연산 증폭기(11)의 구체적인 회로 구성의 일례를 나타낸다. 즉, 서로의 게이트가 접속되고, 각각의 소스에 외부 전원 전압 VDDext가 입력되는 제7 P형 MOS 트랜지스터(22) 및 제8 P형 MOS 트랜지스터(23)가 구비되어 있다.
제7 P형 MOS 트랜지스터(22)의 드레인에, 제7 P형 MOS 트랜지스터(22)의 게이트 및 제8 P형 MOS 트랜지스터(23)의 게이트가 접속되어 있다. 제7 P형 MOS 트랜지스터(22)의 드레인에는 제4 N형 MOS 트랜지스터(24)의 드레인이 접속되어 있다.
제4 N형 MOS 트랜지스터(24)의 게이트에는 신호 INB가 입력되고 있다. 제8 P형 MOS 트랜지스터(23)의 드레인은 출력 노드 OUT로 되어 있고, 제5 N형 MOS 트랜지스터(25)의 드레인이 접속되어 있다.
제4 N형 MOS 트랜지스터(24)의 소스와 제5 N형 MOS 트랜지스터(25)의 소스는 상호 접속되어, 제6 N형 MOS 트랜지스터(26)의 드레인에 접속되어 있다.
제6 N형 MOS 트랜지스터(26)의 게이트에는 외부 전원 전압 VDDext가 입력되어 있고, 그 소스는 접지되어 있다.
도 2b에 도시한 제1 연산 증폭기(5)와 도 3b에 도시된 제2 연산 증폭기(11)는 모두 전류 미러형 연산 증폭기이지만, 도 2b에 도시한 제1 연산 증폭기(5)는 연산 증폭기 활성화 신호 EN이 하이 레벨일 때(동작시), 즉 대기 제어 신호 STBY가 로우 레벨일 때 활성화된다. 이에 대하여, 연산 증폭기 활성화 신호 EN이 로우 레벨일 때(대기시)에는, 즉 대기 제어 신호 STBY가 하이 레벨일 때에는 제1 연산 증폭기(5)는 비활성화된다. 즉, 연산 증폭기 활성화 신호 EN이 로우 레벨인 경우, 출력 노드로부터의 출력 OUT이 외부 전원 전압 VDDext로 풀업되고, 또한 전류원 트랜지스터인 제3 N형 MOS 트랜지스터(21)가 오프되어 관통 전류가 차단되는 구성으로 되어 있다. 그리고, 출력 노드로부터의 출력 OUT이 외부 전원 전압 VDDext(하이 레벨)가 되기 때문에, 도 1의 제1 P형 MOS 트랜지스터(6)는 오프 상태가 되어,동작시용 전원 강압 회로(1)로부터 내부 전원 라인 IPL로의 전원 공급은 없어진다.
이와 같이 제1 연산 증폭기(5)에 있어서는 플러스 전원에 접속된 트랜지스터 수가 비교적 많고, 각 트랜지스터의 사이즈가 비교적 크게 설정되어 있어, 전류가 보다 많이 흐르는 구성으로 되어 있다.
이에 대하여, 도 3b에 도시한 제2 연산 증폭기(11)에 있어서는 각 트랜지스터의 사이즈가 비교적 작게 설정되어 있어, 대전류가 흐르기 어려운 구성으로 되어 있다.
본 실시예에 따르면, 대기시에 내부 전원 전압을 동작시 전원 전압보다 낮은 전압으로 설정하여, 게이트 누설에 의한 대기 전류를 저감할 수 있는 미세한 반도체 집적 회로를 제공할 수 있다.
(제2 실시예)
상술한 제1 실시예에 있어서는 대기시용 VREF 발생 회로(10)가 생성하는 기준 전압 VREFSTBY는 사전에 정해진 값을 갖는 고정적인 것이었지만, 제2 실시예에 있어서는 제조 프로세스에 기인하는 게이트 누설 전류의 양의 변동에 따라, 이 대기시용 VREF 발생 회로가 생성하는 기준 전압도 변동시켜 비 고정적인 것으로 함으로써, 대기시에 대기시용 전원 강압 회로(2)가 출력하는 내부 전원 전압 VDDint의 전압도 변동하도록 한 것이다.
본 발명의 제2 실시예에 따른 반도체 집적 회로가 구비하는 대기시용 VREF 발생 회로의 구성을 도 4를 이용하여 설명한다. 또, 본 실시예에 있어서는 반도체 집적 회로의 전체 구성은 상술한 도 1과 마찬가지이지만, 도 1에서의 대기시용VREF 발생 회로(10)의 구성 및 동작이 다르다.
도 4에 도시한 대기시용 VREF 발생 회로(10A)에서는 제3 연산 증폭기(30)가 구비되어 있다. 제3 연산 증폭기(30)의 구성은 제2 연산 증폭기(11)와 마찬가지로 되어 있다. 제3 연산 증폭기(30)의 마이너스 입력 단자에는 서로 직렬로 접속된 제3 저항 소자 RA(31)와 제4 저항 소자(기준 저항 소자 Rr: 32)의 접속 노드가 접속되어 있다. 즉, 제3 저항 소자 RA(31)와 제4 저항 소자 Rr(32)과의 사이의 노드가 비교 노드가 되어 비교 전압 VA를 출력한다. 제3 저항 소자 RA(31)의 일단에는 제3 연산 증폭기(30)의 출력 VC가 입력되고 있다.
제3 연산 증폭기(30)의 출력 VC는 제5 저항 소자 RB(33)의 일단에도 접속되어 있다. 제5 저항 소자 RB(33)의 저항치는 제3 저항 소자 RA(31)의 저항치와 동등하게 설정되어 있다.
제5 저항 소자 RB(33)의 타단은 대기시용 VREF 발생 회로(10A)의 출력인 기준 전압 VREFSTBY의 출력 노드가 된다. 제5 저항 소자 RB(33)의 타단은 게이트 누설 모니터용 더미 MOS 커패시터(34)의 게이트에 접속되어 있다. 이 게이트 누설 모니터용 더미 NMOS 커패시터(34)는 MOS 회로군(3) 내에 있는 MOS 트랜지스터와 동등한 구조의 MOS 트랜지스터로 구성되어 있다. 이 MOS 트랜지스터의 소스 및 드레인을 상호 접속함으로써, MOS 커패시터(34)가 구성되어 있다. 이 게이트 누설 모니터용 더미 MOS 커패시터(34)의 소스·드레인은 제4 저항 소자(기준 저항 소자 Rr: 32)의 타단에 접속되고, 또한 접지되어 있다. 이 때문에, MOS 커패시터(34)의 게이트 누설 전류의 양에 기초하여 MOS 회로군(3) 내의 MOS 트랜지스터를 흐르는게이트 누설 전류의 양을 추정할 수 있다.
또한, 기준 전압 VREFSTBY는 제3 연산 증폭기(30)의 플러스 입력 단자에 접속되어 있다.
이 대기시용 VREF 발생 회로(10A)의 변동은 게이트 누설 모니터용 더미 MOS 커패시터(34)와 기준 저항 소자 Rr(32)의 저항치가 같아질 때의 더미 MOS 커패시터(34)의 게이트 전위를 기준 전압 VREFSTBY로서 생성하는 것이다.
여기서, 제3 연산 증폭기(30)의 마이너스 입력 단자에 입력된 비교 전압 VA와, 플러스 입력 단자에 입력된 기준 전압 VREFSTBY가 동일 전위가 되도록, 제3 연산 증폭기(30)의 출력 VC가 피드백 제어된다. 제3 저항 소자 RA(31)의 저항치와, 제5 저항 소자 RB(33)의 저항치가 동등하기 때문에, 비교 전압 VA와 기준 전압 VREFSTBY가 동일 전위가 될 때, 기준 저항 소자 Rr(32)을 흐르는 전류 IA와 더미 MOS 커패시터(34)를 흐르는 전류 IB는 동일한 값이 되어, 기준 저항 Rr(32)과 더미 MOS 커패시터(34)는 동일한 저항치가 된다.
여기서, 예를 들면 칩 전체의 게이트 면적을 100K㎛2, 더미 MOS 커패시터(34)의 면적을 1K㎛2로 가정한다. 게이트 누설 전류가 게이트 면적에 비례한다고 하면, 대기시의 칩 전체의 허용 게이트 누설 전류가 10㎂일 때, 더미 MOS 커패시터(34)에서의 허용 누설 전류는 0.1㎂가 된다.
따라서, 도 4의 기준 저항 Rr(32)을 0.1㎂의 전류 공급 능력에 대응하는 10㏁ 정도로 하면, 칩별로 프로세스 변동을 보상하여 항상 더미 MOS 커패시터(34)의게이트 누설 전류가 0.1㎂의 일정 값이 되도록 기준 전압 VREFSTBY가 설정된다. 이 때, 칩 전체에서는 기준 전압 VREFSTBY의 전위가 내부 전원 전압 VDDint로서 공급되기 때문에, 게이트 누설 전류는 10㎂의 일정치로 유지된다.
여기서, 더미 MOS 커패시터(34)의 게이트 면적을 칩 전체의 게이트 면적의 1000분의 1로 한 경우, 기준 저항 소자 Rr(32)과 더미 MOS 커패시터(34)를 전부 흐르는 전류는 칩 전체의 게이트를 흐르는 전류의 1000분의 1이 된다.
또, 기준 저항 소자 Rr(32)에는 오믹 특성을 얻을 수 있지만, 더미 MOS 커패시터(34)에는 비오믹 특성이 나타난다. 이 특성의 차이가 있기 때문에, 이들 기준 저항 소자 Rr(32)과 제3 저항 소자 RA(31)의 접속 노드에 있어서의 비교 전압 VA와, 더미 MOS 커패시터(34)의 게이트와 제5 저항 소자 RB(33)의 접속 노드에 있어서의 기준 전압 VREFSTBY가 같아지도록 한 출력 VC의 전압이 제3 연산 증폭기(30)에 의해 선택되어 설정된다.
이에 따라, 더미 MOS 커패시터(34)를 흐르는 게이트 누설 전류의 양이 많은 경우에는 기준 전압 VREFSTBY의 전위가 낮아지고, 더미 MOS 커패시터(34)를 흐르는 게이트 누설 전류의 양이 적은 경우에는 기준 전압 VREFSTBY의 전위가 높아진다. 기준 전압 VREFSTBY가 낮아지면, 대기시용 전원 강압 회로(2)가 내부 전원 라인 IPL로 출력하는 내부 전원 전압 VDDint의 전압도 낮아지고, 기준 전압 VREFSTBY가 높아지면, 대기시용 전원 강압 회로(2)가 내부 전원 라인 IPL로 출력하는 내부 전원 전압 VDDint의 전압도 높아진다. 따라서, 더미 MOS 커패시터(34)를 흐르는 게이트 누설 전류의 양에 기초하여 MOS 회로군(3) 내를 흐르는 게이트 누설 전류의양을 추정하여, MOS 회로군(3) 내를 흐르는 게이트 누설 전류의 양이 많다고 보여지는 경우에는 대기시용 전원 강압 회로(2)가 내부 전원 라인 IPL로 출력하는 내부 전원 전압 VDDint의 전압을 낮게 하고, 반대로, MOS 회로군(3) 내를 흐르는 게이트 누설 전류의 양이 적다고 보여지는 경우에는 대기시용 전원 강압 회로(2)가 내부 전원 라인 IPL로 출력하는 내부 전원 전압 VDDint의 전압을 높게 할 수 있다. 다시 말하면, MOS 회로군(3) 내를 흐르는 게이트 누설 전류의 양을 추정하고, 상기 추정된 게이트 누설 전류의 양이 많아짐에 따라, 상기 내부 전원 전압을 낮게 할 수 있다.
본 실시예에 따른 반도체 집적 회로에서는 단위 게이트 면적당 게이트 누설 전류는 0.1㎁이기 때문에, 내부 전원 전압 VDDint의 설정 전압이 되는 기준 전압 VREFSTBY는 약 0.8V로 유지된다. 즉, 본 실시예에서는 동작시의 내부 전원 전압 VDDint가 1.2V이었던 것이, 대기시에는 게이트 누설 저감 때문에 0.8V까지 내려간다.
(제3 실시예)
본 발명의 제3 실시예는 상술한 제2 실시예에 있어서의 대기시용 VREF 발생 회로(10A)를 동작시용 VREF 발생 회로에 적용함으로써, 더미 MOS 커패시터(34)의 게이트 누설 전류의 양에 기초하여 동작시에서의 내부 전원 전압 VDDint에 대해서도 그 전압을 제어하도록 한 것이다. 이하, 그에 대하여 보다 상세하게 설명한다.
도 8은 본 실시예에 따른 반도체 집적 회로의 구성을 나타내는 도면이다. 도 8에 도시한 바와 같이, 본 실시예에 따른 반도체 집적 회로의 구성은 상술한제1 실시예인 도 1의 구성으로부터, 대기시용 전원 강압 회로(2)를 생략함과 함께, 동작시용과 대기시용을 겸용한 전원 강압 회로(100)를 구비한 구성으로 되어 있다.
또한, 전원 강압 회로(100)는 도 4에 도시한 대기시용 VREF 발생 회로(10A)를 VREF 발생 회로(110)로서 구비하고 있다. VREF 발생 회로(110)는 더미 MOS 커패시터(34)에 있어서의 게이트 누설 전류의 양에 기초하여 기준 전압 VREFSTBY 대신에, 기준 전압 VREF를 출력한다. 즉, 제조 프로세스에 기인하는 더미 MOS 커패시터(34)에 있어서의 게이트 누설 전류의 변동에 따라 기준 전압 VREF가 변화한다.
구체적으로는, MOS 커패시터(34)에 있어서의 게이트 누설 전류의 양이 많은 경우에는 기준 전압 VREF가 낮아지고, MOS 커패시터(34)에 있어서의 게이트 누설 전류의 양이 적은 경우에는 기준 전압 VREF가 높아진다. 도 8에 도시한 바와 같이, 이 기준 전압 VREF는 연산 증폭기(5)의 마이너스 입력 단자에 입력된다.
연산 증폭기(5)의 플러스 입력 단자에는 내부 전원 전압 VDDint를 제1 저항 소자(7)와 제2 저항 소자(8)에 의해 저항 분할한 전압 Vr이 입력된다. 이에 따라, 전압 Vr과 기준 전압 VREF가 같아지도록, 피드백 제어가 행해진다.
기준 전압 VREF가 낮은 경우, 연산 증폭기(5)의 출력 OUT의 전압이 높아지고, P형 MOS 트랜지스터(6)의 소스로부터 드레인에 흐르는 전류가 적어진다. 이 때문에, 전원 강압 회로(100)가 내부 전원 라인 IPL로 출력하는 내부 전원 전압 VDDint의 전압이 낮아진다. 즉, MOS 회로군(3)에 공급되는 내부 전원 전압 VDDint의 전압이 낮아지게 되어, MOS 회로군(3) 내에 있는 MOS 트랜지스터를 흐르는 게이트 누설 전류를 적게 할 수 있다.
한편, 기준 전압 VREF가 높은 경우, 연산 증폭기(5)의 출력 OUT의 전압이 낮아지게 되어, P형 MOS 트랜지스터(6)의 소스로부터 드레인에 흐르는 전류가 많아진다. 이 때문에, 전원 강압 회로(100)가 내부 전원 라인 IPL로 출력하는 내부 전원 전압 VDDint의 전압이 높아진다. 이와 같이, MOS 회로군(3)에 공급되는 내부 전원 전압 VDDint의 전압이 높아지지만, MOS 회로군(3) 내에 있는 MOS 트랜지스터를 흐르는 게이트 누설 전류는 그만큼 많지 않기 때문에, 이 반도체 집적 회로 전체에 있어서의 게이트 누설 전류도 그만큼 많아지지 않는다.
이는 제조 프로세스에 기인하여 게이트 누설 전류의 양은 변동되지만, 하나의 반도체 집적 회로 내에 있는 MOS 트랜지스터 사이에서는 게이트 누설 전류의 양의 경향이 서로 같아지기 때문이다. 이 때문에, 더미 MOS 커패시터(34)의 게이트 누설 전류가 많은 경향에 있는 경우에는 MOS 회로군(3) 내의 MOS 트랜지스터도 마찬가지의 경향에 있다고 생각되기 때문에, 게이트 누설 전류를 적게 하도록 MOS 회로군(3)에 공급하는 내부 전원 전압 VDDint의 전압을 낮게 한다. 이에 대하여, 더미 MOS 커패시터(34)의 게이트 누설 전류가 적은 경향에 있는 경우에는 MOS 회로군(3) 내의 MOS 트랜지스터도 마찬가지의 경향에 있다고 할 수 있기 때문에, MOS 회로군(3) 내에 공급하는 내부 전원 전압 VDDint의 전압을 높게 할 수 있다.
이와 같이 함으로써, 본 실시예에 따른 반도체 집적 회로에 따르면, 동작시에서의 MOS 회로군(3) 내의 게이트 누설 전류의 양을 제조 프로세스의 변동에 의한 영향을 받지 않고, 거의 일정하게 유지할 수 있다. 즉, 반도체 집적 회로를 구성하는 반도체 칩별로 제조 프로세스의 변동을 보상하여 소비 전류가 작은 LSI를 제공할 수 있다.
특히, 본 실시예에 따른 반도체 집적 회로는 동작시에서의 전체 소비 전류에 차지하는 게이트 누설 전류의 비율이 높고, 또한 동작 속도보다 작은 소비 전류를 중시하는 분야에 적용할 수 있다.
따라서, 본 발명에 따르면, 칩별로 프로세스 변동을 보상하여 대기시나 동작시의 칩 전체의 게이트 누설 전류를 저감한 반도체 집적 회로를 제공할 수 있다.

Claims (18)

  1. 전원 전압이 공급되고, 동작시인지 또는 대기시인지를 나타내는 대기 제어 신호에 의해 제어되는 전원 강압 회로로서, 상기 대기 제어 신호가 동작시를 나타내고 있는 경우에는 상기 전원 전압보다 낮은 제1 내부 전원 전압을 내부 전원 라인으로 출력하고, 상기 대기 제어 신호가 대기시를 나타내고 있는 경우에는 상기 제1 내부 전원 전압보다 낮은 제2 내부 전원 전압을 상기 내부 전원 라인으로 출력하는 전원 강압 회로와,
    상기 내부 전원 라인으로부터, 상기 제1 내부 전원 전압 또는 상기 제2 내부 전원 전압이 공급되어 동작하는 1 또는 복수의 MOS 트랜지스터를 구비하고 있는 MOS 회로군
    을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 전원 강압 회로는
    동작시에, 상기 제1 내부 전원 전압을 생성하여 상기 내부 전원 라인으로 출력하지만, 대기시에는 상기 제1 내부 전원 전압을 출력하지 않는 동작시용 전원 강압 회로와,
    대기시에, 상기 제2 내부 전원 전압을 생성하여 상기 내부 전원 라인으로 출력하는 대기시용 전원 강압 회로
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제2항에 있어서,
    상기 제2 내부 전원 전압은 사전에 설정된 고정 전압인 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서,
    상기 대기시용 전원 강압 회로는 동작시에도, 상기 제2 내부 전원 전압을 생성하여 상기 내부 전원 라인으로 출력하고 있으며, 또한 상기 동작시용 전원 강압 회로의 전류 구동력이 상기 대기시용 전원 강압 회로의 전류 구동력보다 큰 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서,
    상기 대기시용 전원 강압 회로는
    상기 제2 내부 전원 전압과 같은 기준 전압을 생성하는 기준 전압 생성 회로와,
    상기 내부 전원 라인의 전압이 상기 기준 전압과 같아지도록 피드백 제어하는 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제2항에 있어서,
    상기 제2 내부 전원 전압은 사전에 설정되어 있지 않는 비 고정 전압인 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서,
    상기 대기시용 전원 강압 회로는 상기 MOS 회로군에 흐르는 게이트 누설 전류의 양을 추정하고, 이 추정된 게이트 누설 전류의 양이 많아짐에 따라, 상기 제2 내부 전원 전압을 낮게 하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제6항에 있어서,
    상기 대기시용 전원 강압 회로는 동작시에도, 상기 제2 내부 전원 전압을 생성하여 상기 내부 전원 라인으로 출력하고 있으며, 또한 상기 동작시용 전원 강압 회로의 전류 구동력이 상기 대기시용 전원 강압 회로의 전류 구동력보다 큰 것을 특징으로 하는 반도체 집적 회로.
  9. 제8항에 있어서,
    상기 대기시용 전원 강압 회로는 상기 MOS 회로군에 흐르는 게이트 누설 전류의 양을 추정하고, 이 추정된 게이트 누설 전류의 양이 많아짐에 따라, 상기 제2 내부 전원 전압을 낮게 하는 것을 특징으로 하는 반도체 집적 회로.
  10. 제9항에 있어서,
    상기 대기시용 전원 강압 회로는
    상기 추정된 게이트 누설 전류의 양에 따라 변화하는 기준 전압을 생성하는 기준 전압 생성 회로와,
    상기 내부 전원 라인의 전압이 상기 기준 전압과 같아지도록 피드백 제어하는 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  11. 제10항에 있어서,
    상기 기준 전압 생성 회로는 소스 및 드레인이 상호 접속된 더미 MOS 트랜지스터를 구비하고 있으며, 상기 더미 MOS 트랜지스터의 게이트로부터 상기 소스 및 드레인으로 흐르는 게이트 누설 전류의 값에 기초하여 상기 기준 전압을 변화시키는 것을 특징으로 하는 반도체 집적 회로.
  12. 제11항에 있어서,
    상기 기준 전압 생성 회로는
    상기 더미 MOS 트랜지스터의 상기 게이트에 접속된 일단을 갖는 제1 저항 소자로서, 상기 일단과 상기 더미 MOS 트랜지스터 사이의 노드가 상기 기준 전압을 출력하는 출력 노드가 되는 상기 제1 저항 소자와,
    상기 제1 저항 소자의 타단에 접속된 일단을 갖는 제2 저항 소자와,
    상기 제2 저항 소자의 타단에 접속된 일단과, 상기 더미 MOS 트랜지스터의 상기 소스 및 드레인에 접속된 타단을 갖는 제3 저항 소자로서, 상기 일단과 상기 제2 저항 소자의 상기 타단과의 사이의 노드가 비교 전압을 출력하는 비교 노드가 되는 상기 제3 저항 소자와,
    상기 출력 노드에 있어서의 상기 기준 전압과, 상기 비교 노드에 있어서의 상기 비교 전압을 비교하여 양자가 같아지도록, 상기 제1 저항 소자의 타단과 상기 제2 저항 소자의 일단에 전압을 공급하는 비교 공급 회로
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  13. 제12항에 있어서,
    상기 제1 저항 소자의 저항치는 상기 제2 저항 소자의 저항치와 같은 것을 특징으로 하는 반도체 집적 회로.
  14. 전원 전압이 공급되고, 상기 전원 전압보다 낮은 내부 전원 전압을 내부 전원 라인으로 출력하는 전원 강압 회로와,
    상기 내부 전원 라인으로부터 상기 내부 전원 전압이 공급되어 동작하는 1 또는 복수의 MOS 트랜지스터를 포함하고 있는 MOS 회로군
    을 포함함과 함께,
    상기 전원 강압 회로는 상기 MOS 회로군에 흐르는 게이트 누설 전류의 양을 추정하고, 이 추정된 게이트 누설 전류의 양이 많아짐에 따라, 상기 내부 전원 전압을 낮게 하는 것을 특징으로 하는 반도체 집적 회로.
  15. 제14항에 있어서,
    상기 전원 강압 회로는
    상기 추정된 게이트 누설 전류의 양에 따라 변화하는 기준 전압을 생성하는 기준 전압 생성 회로와,
    상기 내부 전원 라인의 전압이 상기 기준 전압과 같아지도록 피드백 제어하는 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  16. 제15항에 있어서,
    상기 기준 전압 생성 회로는 소스 및 드레인이 상호 접속된 더미 MOS 트랜지스터를 구비하고 있으며, 상기 더미 MOS 트랜지스터의 게이트로부터 상기 소스 및 드레인으로 흐르는 게이트 누설 전류의 양에 기초하여 상기 기준 전압을 변화시키는 것을 특징으로 하는 반도체 집적 회로.
  17. 제16항에 있어서,
    상기 기준 전압 생성 회로는
    상기 더미 MOS 트랜지스터의 상기 게이트에 접속된 일단을 갖는 제1 저항 소자로서, 상기 일단과 상기 더미 MOS 트랜지스터 사이의 노드가 상기 기준 전압을출력하는 출력 노드가 되는 제1 저항 소자와,
    상기 제1 저항 소자의 타단에 접속된 일단을 갖는 제2 저항 소자와,
    상기 제2 저항 소자의 타단에 접속된 일단과, 상기 더미 MOS 트랜지스터의 상기 소스 및 드레인에 접속된 타단을 갖는 제3 저항 소자로서, 상기 일단과 상기 제2 저항 소자 사이가 비교 전압을 출력하는 비교 노드가 되는 상기 제3 저항 소자와,
    상기 출력 노드에 있어서의 상기 기준 전압과, 상기 비교 노드에 있어서의 상기 비교 전압을 비교하여 양자가 같아지도록, 상기 제1 저항 소자의 타단과 상기 제2 저항 소자의 일단에 전압을 공급하는 비교 공급 회로
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  18. 제17항에 있어서,
    상기 제1 저항 소자의 저항치는 상기 제2 저항 소자의 저항치와 같은 것을 특징으로 하는 반도체 집적 회로.
KR10-2002-0019745A 2001-04-11 2002-04-11 반도체 집적 회로 KR100465948B1 (ko)

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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051548A (ja) * 2001-08-06 2003-02-21 Sharp Corp 半導体集積回路装置およびそれを用いた携帯端末
JP3825300B2 (ja) * 2001-10-31 2006-09-27 Ｎｅｃエレクトロニクス株式会社 内部降圧回路
EP1490742B1 (de) * 2002-04-03 2006-11-15 Infineon Technologies AG Spannungsregleranordnung
KR100456597B1 (ko) * 2002-07-16 2004-11-09 삼성전자주식회사 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로
JP2004062638A (ja) * 2002-07-30 2004-02-26 Renesas Technology Corp 基準電圧発生回路
ATE335276T1 (de) * 2002-08-28 2006-08-15 Koninkl Philips Electronics Nv Verfahren zur verringerung der stromaufnahme in einer zustandshalteschaltung, zustandshalteschaltung und elektronische einrichtung
ITTO20020794A1 (it) * 2002-09-12 2004-03-13 Atmel Corp Sitema per controllare le transizioni dalla modalita'
JP2005539345A (ja) * 2002-09-12 2005-12-22 アトメル・コーポレーション 電圧ダウンコンバータのモード変更を制御するためのシステム
US7116562B2 (en) * 2002-11-19 2006-10-03 Cosel Co., Ltd. Synchronous rectification switching power supply
DE10311315A1 (de) 2003-03-14 2004-09-30 Apibio Sas Verfahren und Vorrichtung zur Detektion von Biomolekülen
JP3768202B2 (ja) * 2003-05-13 2006-04-19 松下電器産業株式会社 半導体集積回路
US6909320B2 (en) * 2003-06-19 2005-06-21 Freescale Semiconductor, Inc. Method and apparatus for dual output voltage regulation
US6970034B1 (en) 2003-07-07 2005-11-29 Sun Microsystems, Inc. Method and apparatus for reducing power consumption due to gate leakage during sleep mode
TWI293464B (en) * 2003-07-08 2008-02-11 Winbond Electronics Corp Two phase internal voltage generator
JP2005050473A (ja) * 2003-07-31 2005-02-24 Renesas Technology Corp 半導体装置
JP2005107948A (ja) * 2003-09-30 2005-04-21 Seiko Instruments Inc ボルテージ・レギュレータ
KR100605594B1 (ko) * 2003-10-31 2006-07-28 주식회사 하이닉스반도체 파워업신호 발생 장치
JP3967722B2 (ja) * 2004-01-15 2007-08-29 株式会社東芝 半導体装置
US7362079B1 (en) * 2004-03-03 2008-04-22 Cypress Semiconductor Corporation Voltage regulator circuit
US7064602B2 (en) * 2004-05-05 2006-06-20 Rambus Inc. Dynamic gain compensation and calibration
JP3739006B1 (ja) * 2004-11-04 2006-01-25 ローム株式会社 電源装置、及び携帯機器
JP3710469B1 (ja) * 2004-11-04 2005-10-26 ローム株式会社 電源装置、及び携帯機器
JP3710468B1 (ja) * 2004-11-04 2005-10-26 ローム株式会社 電源装置、及び携帯機器
JP4496069B2 (ja) * 2004-12-20 2010-07-07 株式会社東芝 Ｍｏｓ型半導体集積回路装置
KR101124665B1 (ko) * 2005-07-08 2012-03-28 삼성전자주식회사 누설전류 측정회로 및 누설전류 비교회로
US7279960B1 (en) * 2005-08-30 2007-10-09 National Semiconductor Corporation Reference voltage generation using compensation current method
US7417494B2 (en) * 2005-09-29 2008-08-26 Hynix Semiconductor Inc. Internal voltage generator
JP4855841B2 (ja) * 2006-06-14 2012-01-18 株式会社リコー 定電圧回路及びその出力電圧制御方法
US20080145627A1 (en) * 2006-07-03 2008-06-19 Arryx, Inc. Nanoscale masking and printing using patterned substrates
JP4869839B2 (ja) * 2006-08-31 2012-02-08 株式会社リコー ボルテージレギュレータ
FR2908555B1 (fr) 2006-11-14 2008-12-26 Commissariat Energie Atomique Circuit integre avec mode de veille minimisant la consommation de courant
US20080169866A1 (en) * 2007-01-16 2008-07-17 Zerog Wireless, Inc. Combined charge storage circuit and bandgap reference circuit
FR2918518B1 (fr) * 2007-07-02 2009-09-25 St Microelectronics Sa Dispositif et procede de controle des interrupteurs d'alimentation
KR100943115B1 (ko) * 2007-07-25 2010-02-18 주식회사 하이닉스반도체 전압 변환 회로 및 이를 구비한 플래시 메모리 소자
KR20090022136A (ko) * 2007-08-29 2009-03-04 주식회사 하이닉스반도체 코아전압 드라이버
KR100930409B1 (ko) * 2008-03-11 2009-12-08 주식회사 하이닉스반도체 반도체 메모리 장치의 내부 전압 생성 회로
US8159837B2 (en) * 2008-10-27 2012-04-17 International Business Machines Corporation Integrated bias and standby power supply circuit
JP2010176731A (ja) * 2009-01-27 2010-08-12 Toshiba Corp 不揮発性半導体メモリ
JP2010250736A (ja) * 2009-04-20 2010-11-04 Toshiba Corp Ｄｃ／ｄｃコンバータ及び電源システム
CN101944527B (zh) * 2009-07-08 2012-11-21 炬才微电子（深圳）有限公司 一种集成电路及其待机控制方法
US8416553B2 (en) * 2009-10-30 2013-04-09 Intersil Americas Inc. Bias and discharge system for low power loss start up and input capacitance discharge
US8289798B2 (en) * 2010-03-17 2012-10-16 International Business Machines Corporation Voltage regulator bypass in memory device
CN102237138B (zh) * 2010-04-30 2016-04-13 上海华虹宏力半导体制造有限公司 电压供应电路
US8581560B2 (en) * 2010-07-01 2013-11-12 Elite Semiconductor Memory Technology Inc. Voltage regulator circuit for generating a supply voltage in different modes
EP2591720B1 (en) * 2011-11-08 2016-04-06 Imec Biomedical acquisition system with motion artifact reduction
JP5961374B2 (ja) * 2011-12-09 2016-08-02 ラピスセミコンダクタ株式会社 電源装置、電源装置の制御方法及び電子機器
TWI514381B (zh) * 2012-02-09 2015-12-21 Linear Techn Inc 低漏洩之電路、裝置與技術
US9058049B2 (en) * 2012-09-11 2015-06-16 St-Ericsson Sa Modular low-power unit with analog synchronization loop usable with a low-dropout regulator
US9921596B2 (en) * 2013-12-23 2018-03-20 Marvell Israel (M.I.S.L) Ltd Power supply noise reduction circuit and power supply noise reduction method
US9625924B2 (en) * 2015-09-22 2017-04-18 Qualcomm Incorporated Leakage current supply circuit for reducing low drop-out voltage regulator headroom
KR102495033B1 (ko) * 2016-01-19 2023-02-02 주식회사 디비하이텍 전자 소자 및 이를 포함하는 시스템
JP6713373B2 (ja) * 2016-08-02 2020-06-24 エイブリック株式会社 ボルテージレギュレータ
CN109213252B (zh) * 2018-11-22 2020-06-30 北京昂瑞微电子技术有限公司 一种自适应ldo电路
CN109546845A (zh) * 2018-12-29 2019-03-29 华羿微电子股份有限公司 基于mosfet和固定电阻串并联的电子负载电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03149876A (ja) * 1989-11-07 1991-06-26 Hitachi Ltd 半導体集積回路装置
US5341340A (en) * 1992-03-30 1994-08-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device and operating method
JPH11213664A (ja) * 1998-01-23 1999-08-06 Mitsubishi Electric Corp 半導体集積回路装置
US6064188A (en) * 1998-09-21 2000-05-16 Matsushita Electric Industrial Co., Ltd. Internal step-down converter
JP2001216779A (ja) * 2000-01-31 2001-08-10 Fujitsu Ltd 半導体装置の内部電源電圧生成回路の制御方法、半導体記憶装置の内部電源電圧生成回路の制御方法及び半導体記憶装置の内部電源電圧生成回路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60176121A (ja) * 1984-02-22 1985-09-10 Toshiba Corp 電圧降下回路
JPH03290895A (ja) * 1990-04-06 1991-12-20 Sony Corp 半導体集積回路装置
JP2945508B2 (ja) * 1991-06-20 1999-09-06 三菱電機株式会社 半導体装置
JP2803410B2 (ja) * 1991-10-18 1998-09-24 日本電気株式会社 半導体集積回路
US5554953A (en) * 1992-10-07 1996-09-10 Matsushita Electric Industrial Co., Ltd. Internal reduced-voltage generator for semiconductor integrated circuit
JPH0793977A (ja) * 1993-04-26 1995-04-07 Samsung Electron Co Ltd 半導体メモリ装置の中間電圧発生回路
KR0131746B1 (ko) * 1993-12-01 1998-04-14 김주용 내부 강압전원 회로
AT403532B (de) * 1994-06-24 1998-03-25 Semcotec Handel Verfahren zur temperaturstabilisierung
JP2806324B2 (ja) * 1995-08-25 1998-09-30 日本電気株式会社 内部降圧回路
JP3554123B2 (ja) * 1996-12-11 2004-08-18 ローム株式会社 定電圧回路
JPH10189877A (ja) 1996-12-26 1998-07-21 Mitsubishi Electric Corp 半導体装置
US5867013A (en) * 1997-11-20 1999-02-02 Cypress Semiconductor Corporation Startup circuit for band-gap reference circuit
JPH11231954A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp 内部電源電圧発生回路
US6014042A (en) * 1998-02-19 2000-01-11 Rambus Incorporated Phase detector using switched capacitors
US6114843A (en) * 1998-08-18 2000-09-05 Xilinx, Inc. Voltage down converter for multiple voltage levels
KR100298584B1 (ko) * 1998-09-24 2001-10-27 윤종용 내부전원전압발생회로
JP2000330655A (ja) * 1999-05-14 2000-11-30 Mitsubishi Electric Corp 定電圧回路
US6489835B1 (en) * 2001-08-28 2002-12-03 Lattice Semiconductor Corporation Low voltage bandgap reference circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03149876A (ja) * 1989-11-07 1991-06-26 Hitachi Ltd 半導体集積回路装置
US5341340A (en) * 1992-03-30 1994-08-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device and operating method
JPH11213664A (ja) * 1998-01-23 1999-08-06 Mitsubishi Electric Corp 半導体集積回路装置
US6064188A (en) * 1998-09-21 2000-05-16 Matsushita Electric Industrial Co., Ltd. Internal step-down converter
JP2001216779A (ja) * 2000-01-31 2001-08-10 Fujitsu Ltd 半導体装置の内部電源電圧生成回路の制御方法、半導体記憶装置の内部電源電圧生成回路の制御方法及び半導体記憶装置の内部電源電圧生成回路

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Publication number Publication date
KR20020079587A (ko) 2002-10-19
US6985027B2 (en) 2006-01-10
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US20020149036A1 (en) 2002-10-17
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CN100378996C (zh) 2008-04-02
CN1655355A (zh) 2005-08-17

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