JPH03149876A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えば約１６
Ｍビットのような大記憶容量を持つダイナミック型ＲＡ
Ｍ　（ランダム・アクセス・メモリ）に利用して有効な
技術に関するものである。

〔従來の技術］− 約１６Ｍビットのよ−うな大きな記憶容量を持つダイナ
ミック型ＲＡＭの開発が進められている。

このようなダイナミック型ＲＡＭの例として、例えば日
経マグロウヒル社昭和６３年３月１日発行ｒ日経マイク
ロデバイス１誌の頁６７〜頁８１がある。

〔発明が解決しようとする課題〕

上記のような大記憶容量化を図ったダイナミック型ＲＡ
Ｍにおいて、外部から供給される５ｖの電源電圧を降圧
回路で約３〜４ｖの内部電源電圧に低下させてメモリア
レイやその周辺回路の動作電圧として用いることが提案
されている。

このような降圧電源回路を用いた場合には、次のような
問題が生じることが本願発明者による検討において見出
された。すなわち、従来のダイナミック型ＲＡＭのよう
に外部から供給された電圧により直接的に内部回路が動
作する場合においては、プロセス不良による配線系のシ
ッートやリーク、断線等をＣＭＯＳ回路における数１０
ｕＡのような待機時電流を測定することによって検出す
ることができる。しかし、上記のような内部降圧回路を
介して内部回路が動作状態にされる場合には、上記のよ
うな電流を測定しても直ちに上記のような直流的な回路
不良が検出できず、長時間のテストパターンによる動作
解析結果により検出することになる。このため、良否判
定に長時間を費やすことになってしまうという問題が生
じる。

上記のような降圧回路を用いた場合には、降圧回路それ
自体により電流消費が行われる。降圧回路は、それによ
り動作させられる内部回路が活性化されたときに必要さ
れる比較的大きな電流を供給することが必要とされる。

それ故、降圧回路それ自体で消費される消費電流が比較
的大きいものになってしまうという問題がある。

この発明の目的は、内部降圧回路を用いる半導体集積回
路ＡＭにおける試験時間の短縮化を図ることにある。

この発明の他の目的は、内部降圧回路を用いる半導体集
積回路装置における消費電流を低減することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、外部から供給される電源電圧を受け、それよ
り低い内部回路用の動作電圧を形成する降圧回路を内蔵
する半導体集積回路装置において、特定の制御信号に従
い選択的に上記降圧回路の動作を実質的に停止させて外
部端子から供給される電源電圧により内部回路を動作さ
せることを可能にする。また、降圧回路としてスタンバ
イ時の動作電圧を形成する第１の電源回路と、所定の動
作制御信号に従い選択的に動作状態にされる第２の電源
回路とを設ける。

〔作　用〕

上記した手段によれば、内部回路を外部端子から供給さ
れる電圧によって動作可能にするから、その電流を測定
することによって配線系のシ四−ト、リーク及び断線と
いった直流不良を簡単に判定できる。また、待機時には
スタンバイ電流しか供給しない降圧回路を設け、動作時
にはそれに対応した動作電流を供給する降圧回路を活性
化することによりスタンバイ時の消費電流を大幅に低減
できる。

〔実施例〕

第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例の全体レイアウト図が示されている。同図
の各回路ブロックは、公知の半導体集積回路の製造技術
により形成され、半導体基板上における実際の幾何学的
な配置に合わせて描かれている。

この実施例では、半導体チップの縦横中央部に周辺回路
が構成され、これら周辺回路をはさむように４分割され
たエリアにメモリアレイ部が構成される。すなわち、上
記縦中央部には、ＹアドレスバフファＹＡＤＨが設けら
れる。このＹアドレスバッツｙＹＡＤＢには、Ｙ系冗長
回路及びＹアドレスドライバ（論理段）とからなるＹ系
付属回路を含むものである。また、ここには、図示しな
いテスト機能回路及びＣＡＳ系制御信号回路が設けられ
る。上記ＹアドレスバッファＹＡＤＢの上部のチップ中
央寄りには、約５ｖのような外部電源電圧ＶＣＣＢを受
けてメモリアレイに供給される約３．３ｖのような電圧
に変換させる内部降圧電圧ＶＤＬリミフタ回路ＶＤＬＧ
が設けられる。

上記縦中央部の残り上半分には、上記同様にＸ系冗長回
路及びＸアドレスドライバ（論理段）を含むＸアドレス
バフファＸＡＤＢと、図示しないＲＡＳ系制御信号回路
、ＷＥ系信号制御回路、データ入カバ７ファが設けられ
る。上記ＸアドレスバッファＸＡＤＨの下部のチップ中
央寄りには、約５ｖのような外部電源ＶＣＣＥを受けて
周辺回路に供給される約３．３ｖのような電圧に変換さ
せる内部降圧電圧ＶＣＬリミフタ回路ＶＣＬＧが設けら
れる。

上記縦中央部のように、アドレスバフファとそれに対応
したアドレス比較回路を含む冗長回路、制御クロック発
生を行うＣＡＳ、ＲＡＳ系制御信号回路等を−個所に集
中配置すると、例えば配線チャンネルを挟んてクロック
発生回路と他の回路を振り分けること、言い換えるなら
ば上記配線チャンネルを共用化することによって高集積
化が可能になるとともに、アドレスドライバ（論理段）
等に最短で等距離で信号を伝えることができるから高速
化が図られる。

横中央部には、分散されて対称的に４個づつのメインア
ンプＭＡが４組と、内部昇圧電圧回路ＶＣＨＧ、基板電
圧発生回路ＶＢＢＧ、及び出力回路ＤＯＢが設けられる
。この出力回路ＤＯＢは、×４ビット構成のＲＡＭも構
成できるよう×４個の入出力回路が用意されている。

図示しないが、上記横中央部には複数のポンディングパ
ッドが並んで配置される。これらのパッドのうち、回路
璧接地電位ｖＳＳを与えるものと、電源電圧ＶＣＣＥを
与えるものはＬＯＧ　（リード・オン・チップ）技術に
より形成される縦方向に延びる接地電位用リード及び電
源電圧用リードに接続される。なお、接地電位用のパッ
ドとしては、ワード線のクリア、ワードドライバの非選
択ワード線のカンプリングによる電位の浮き上がり防止
用の接地電位、センスアンプのコモンソー入用の接地電
位、データ出力バッファ用の接地電位、及びＸアドレス
バフファ、Ｙアドレスバフファに供給する接地電位等の
ように複数個設けられる。これにより、回路の接地電位
は内部回路の動作に対して電源インピーダンスが低くさ
れ、かつ上記のごとく複数種類に分けられた内部回路間
のｖＳＳ配線が、ＬＯＣす一ドフレームとボンディング
ワイヤとからなるローパスフィルタで接続されることに
なるからノイズの発生を最小に抑えるとともに、内部回
路間のｖＳＳノイズの伝播も最小に抑えることができる
。

約５ｖのような外部電源ＶＣＣＢに対応したパッドとし
ては、上記電圧変換動作を行う内部降圧電圧発生回路■
ＣＣリミッタ、ＶＤＬリミッタに対応してもの、データ
出力バッファに対応したものがある。これらも上記同様
に電源インピーダンスを低くするとともに、内部回路間
の電圧（ＶＣＬ、ＶＤＬ及びＶＣＣＥ間）のノイズ伝播
を抑えるためのものである。

アドレス入力用のパッドは、中央部にまとめて配置され
る。これは、ＸアドレスバフファＸＡＤＢとＸアドレス
バフファＸＡＤＢの配置に合わせて近接して設けること
によって、信号の伝達距離を最小にし高速化を図るため
のものである。

制御信号用のパッドＲＡＳ％ＣＡＳ％ＷＥ、Ｏｉは、そ
れぞれに対応した回路に近接して配置される。

この実施例では、上記のような外部ビン用の他に品種展
開のためのボンディングマスター用、及び後述するよう
なモニタ用及びモニタ用パッド制御のために以下のパッ
ドも設けられる。

特に制限されないが、上記の各ポンディングパッドは２
列に配置される。しかも、そのピッチを約半ビーフチ分
だけずらして交互に配置する。言い換えるならば、複数
個からなるポンディングパッドをジグザグに配置する。

これより、バンド相互間の実質的な間隔を長くすること
ができる。言い換えるならば、比較的狭いエリアに高い
密度で多数のポンディングパッドを配置することができ
るものである。ポンディングパッドは、ワイヤーボンデ
ィング等のボンディングのための比較的大きな占有面積
を必要とすること、及び静電破壊防止回路を設けること
が必要であるからそのピッチを比較的大きくとることが
必要である。それ故、この実施例のようなジフザブ配列
とすることによって、比較的狭いエリアに多数のボンデ
ィングバ７ドを配置することが可能になる。また、縦長
のチップの縦中央部にボンディングパ７ドを配置する構
成では、上記のようにより多数のバッドを設けることが
できるものである。

１つのメモリアレイは、８個のメモリーマット対から構
成られる。一対のメモリマットは、センスアンプＳＡを
挟んだ２つのメモリマントＭＭと、それに対応したＸデ
コーダ及びワード線ドライバからなるＸ選択回路ＸＳＬ
と、上記センスアンプＳＡ部に設けられるカラム選択回
路を最小の単位とし、上記のように４分割されてなるメ
モリアレイにそれぞれ８個の単位のメモリマットが配置
される。

１つのメモリマフ）ＭＭは、特に制限されないが、５１
２本のワード線を持つ、上記単位のメモリマントは、セ
ンスアンプを中心として左右に相補データ線ｃビット線
又はディジフト線）が配置されるといういわゆるシェア
ートセンスアンプ方式を採る。それ故、Ｘデコーダ回路
は実質的にＸＯ〜Ｘ８の９ビットのアドレス信号を解読
して１つのワード線の選択動作を行う機能を持つ。

各メモリアレイ　（合計８個のメモリマット）に対応し
て設けられるＹ選択回路ＹＳＬは、２５６のアドレス選
択動作を行う、ただし、カラム選択回路は、４ビットの
単位て相補データ線の選択動作を行うものである。それ
故、１つのメモリマントは、５１２（ワー　ド線）Ｘ２
５６Ｘ４　（相補データ線）の記憶容量を持ち、１つの
メモリフレイには８個のメモリマントが設けられるから
、メモリアレイ全体では５１２Ｘ２５６Ｘ４Ｘ８＝４１
９４３０４の約４Ｍビットの記憶容量を持つものとなる
。したがって、この実施例のＤＲＡＭ全体では４つのメ
モリアレイにより構成されるから約１６Ｍビットの大記
憶容量を持つものとなる。

外部電源用のバッドＶＣＣＥから延びる図示しない配線
層により内部降圧電源回路ＶＣＬＧに動作電圧ＶＣＣＥ
が供給される。内部降圧電源回路ＶＣＬＧは、上記約５
ｖのような電源電圧ｖｃｃＥの電源供給を受け、基準電
圧に従った約３．３ｖのような周辺回路用の動作電圧を
形成する。この電圧ＶＣＬは、図示ない内部配線により
アドレスバフファＸＡＤＢ％ＹＡＤＢやデコーダ回路Ｘ
ＳＬ、ＹＳＬ等の動作電圧供給に用いられる。

外部電源用のバッドｖＣＣＥから延びる図示しない配線
層により内部降圧電源回路ＶＤＬＧに動作電圧ＶＣＣＥ
が供給される。内部降圧電源回路ＶＤＬＧは、上記約５
ｖのような電源電圧ｖｃｃＥの電源供給を受け、基準電
圧に従った約３．３ｖのようなメモリアレイ（センスア
ンプ）の動作電圧ＶＤＬを形成する。この電圧ＶＤＬは
、図示ない配線により各センスアンプＳＡに動作電圧を
供給するスイッチＭＯＳＦＥＴに伝えられる。

このように内部降圧電源回路ＶＣＬＧ、ＶＤＬＧを設け
ることにより、素子の微細化に伴う耐圧の低下に応じて
動作電圧を低くできること、及び動作電圧の低下に伴い
内部回路で消費される消費電力を小さく抑えることがで
きる。また、基準電圧に従った降圧電圧を用いているの
で、外部電源電圧の変動の影響を受けることなく、内部
回路の動作の安定化が可能になる。

上記のように周辺回路用とメモリアレイ（センスアンプ
）用とに分けて降圧電源回路を設けることによって、回
路動作に伴うノイズの影響を上記各回路が相互に受ける
ことないからノイズマージンを大きくすることができる
。

このように内部降圧電源回路を用いた場合、通常動作時
には上記のような利点を持つものとすることがてきるが
、その反面、外部から供給される電圧により内部回路が
直接動作させられる従来の半導体集積回路装置のように
、プロセス不良により発生する配線系のシッートやリー
ク、断線等を待機時電流を測定することによって検出す
ることができなくなる。

そこで、この実施例では、上記内部降圧電源回路ＶＣＬ
ＧとＶＤＬＧには次のような機能が付加される。

第２図には、この発明に係る内部降圧電源回路を備えた
半導体集積回路装置の一実施例の概略ブロック図が示さ
れている。

内部降圧電源回路ｖＣＬＧは、前記と同様に外部から供
給される約５ｖのような電源電圧ｖＣＣＥを受けて、内
部回路ＣＢＩ、ＣＢ２の動作に必要な約３．３ｖのよう
な降圧電圧ＶＣＬを形成する。

内部回路１０Ｂは、外部から供給される入力信号を受け
る入力バッファや、外部端子へ送出する出力信号を形成
する出力バフファからなり、外部電圧ＶＣＣＢに対応し
たレベルの信号と、上記降圧電圧ＶＣＬに対応したレベ
ルの信号とのレベル変換機能を行うためにその動作電圧
として上記外部電源電圧ＶＣＣＢが直接的に供給される
。

この実施例では、上記のように内部降圧電源回路ＶＣＬ
Ｇにより形成された降圧電圧ＶＣＬにより動作状態にさ
れる内部回路ＣＢＩ、ＣＢ２におけるプロセス不良によ
り発生する配線系のシａ−トやリーク、断線等の検出を
従来と同様に待機時電流の測定によって検出することが
てきるようにするため、制御端子Ｃから供給される制御
信号によも、出力がハイインピーダンスにされる機能を
付加する。これとともに、上記内部電源供給線を外部端
子又はパッドＶＣＬ”に引き出して置くものである。

第４図には、上記構成の内部降圧電源回路ＶＣＬＧの一
実施例の具体的回路図が示されている。

すなわち、Ｎチャンネル型の差動ＭＯＳＦＢＴＱ４とＱ
５のドレインには、電流ミラ一形態にされたＰチャンネ
ルＭＯＳＦＥＴＱＩとＱ２がアクティブ負荷回路として
設けられる。そして、差動ＭＯＳＦＥＴＱ４とＱ５の共
通ソースと回路の接地電位点との間には、バイアス電流
を流すＭＯＳＦＥＴＱ６が設けられる。このＭＯＳＦＢ
ＴＱ６のゲートには制御信号Ｃが供給され、制御信号Ｃ
に応じて選択的にバイアス電流を流すものとされる。

上記ＭＯＳＦＥＴＱ４のドレイン出力は、Ｐチャンネル
型の出力ＭＯＳＦＥＴＱ３のゲートに伝えられる。この
Ｐチャンネル出力ＭＯＳＦＢＴＱ３のドレイン出力は、
差動ＭＯＳＦＥＴＱ５のゲートに接続されて１００％帰
還されてボルテージフォロワ回路を構成する。すなわち
、出力ＭＯＳＦＥＴＱ３は、前記のような内部回路ＣＢ
Ｉ、ＣＢ２を負荷として動作するものである。上記ボル
テージフォロワ回路の入力としての差動ＭＯＳＦＥＴＱ
４のゲートには、３．３Ｖのような基準電圧ＶＲが供給
される。これにより、上記出力ＭＯＳＦＥＴＱ３からは
、電流増幅された３、３ｖの定電圧ＶＣＬが出力される
。

通常動作のときには、信号Ｃがハイレベルにされ、ＭＯ
ＳＦＥＴＱ６が飽和電流を流して上記ボルテージフォロ
ワ回路の動作に必要なバイアス電流を形成する。これに
対して、直流試験のときには、制御信号Ｃをロウレベル
にしてＭＯＳＦＥＴＱ６をオフ状態にする。これにより
、ボルテージフォロワ回路が非動作状態になり、ＭＯＳ
ＦＥＴＱ４、Ｑｌ及びＱ３のオフ状態に応じて出力がハ
イインピーダンス状態になる。したがって、このときに
は、上記端子ないしバンドＶＣＬ”から動作電圧を供給
し、そのとき流れる内部回路ＣＢＩとＣＢ２のスタンバ
イ電流を測定することにより、極短時間に前記のような
プロセス不良により発生する配線系のシッートやリーク
、断線等を簡単に検出することができる。

半導体ウェハプロービング時にのみ、上記のような直流
試験を行う場合には、上記制御信号Ｃ及び試験用電圧Ｖ
ＣＬ”　は、プローブを接触させるための試験用バンド
から供給するものとすればよい、半導体集積回路装置が
完成された出荷時においても、上記のような直流試験を
行う場合には、上記制御信号Ｃ及び試験用電圧ＶＣＬ”
に対応して外部端子を設けるものである。

以上の構成は、第１図の内部降圧電源回路ＶＤＬＧにお
いても同様である。

第３図には、この発明に係る内部降圧電源回路を備えた
半導体集積回路装置の他の一実施例の概略ブロック図が
示されている。

この実施例においても、上記同様に内部降圧電源回路Ｖ
ＣＬＧは、前記と同様に外部から供給される約５ｖのよ
うな電源電圧ＶＣＣＢを受けて、内部回路ＣＢＩ、ＣＢ
２の動作に必要な約３．３ｖのような降圧電圧ＶＣＬを
形成する。内部回路■ＯＢは、外部から供給される入力
信号を受ける入力バッファや、外部端子へ送出する出力
信号を形成する出カバ７ファからなり、外部電圧ＶＣＣ
Ｅに対応したレベルの信号と、上記降圧電圧ＶＣＬに対
応したレベルの信号とのレベル変換機能を行うためにそ
の動作電圧として上記外部電源電圧ＶＣＣＥが直接的に
供給される。

この実施例では、上記のように内部降圧電源回路ＶＣＬ
Ｇにより形成された降圧電圧ＶＣＬにより動作状態にさ
れる内部回路ＣＢ１．ＣＢ２におけるプロセス不良によ
り発生する配線系のシッートやリーク、断線等の検出を
従来と同様に待機時電流の測定によって検出することが
できるようにするため、スイッチ回路Ｓ、Ｗが設けられ
る。スイッチ回路ＳＷは、制御端子Ｃから供給される制
御信号により、内部回路ＣＢＩとＣＢ２の電源線を上記
内部降圧電源回路ＶＣＬＧの出力と、外部端子又はパッ
ドＶＣＬ”に切り換える。

第５図には、上記構成の内部降圧電源回路ＶＣＬＧの一
実施例の具体的回路図が示されている。

すなわち、上記同様にＮチャンネル型の差動ＭＯＳＦＥ
ＴＱ４とＱ５のドレインには、電流ミラ一形態にされた
ＰチャンネルＭＯＳＦＥＴＱＩとＱ２がアクティブ負荷
回路として設けられる。そして、差動ＭＯＳＦＥＴＱ４
とＱ５の共通ソースと回路の接地電位点との間には、バ
イアス電流を流すＭＯＳＦＥＴＱ７が設けられる。この
ＭＯＳＦＥＴＱ７のゲートはドレインに接続されて定常
的にバイアス電流を流すものとされる。すなわち、この
実施例のボルテージフォロワ回路は、前記第４図の回路
とは異なり非制御型とされる。それ故、出力部に上記の
ようなスイッチ回路ＳＷを必要とするものである。

通常動作のときには、信号Ｃがハイレベルにされ、スイ
ッチ回路ＳＷは内部回路ＣＢｌとＣＢ２の電源線に部降
圧電源回路ＶＣＬＧにより形成された降圧電圧ＶＣＬを
伝える。これに対して、前記のような直流試験のときに
は、制御信号Ｃをロウレベルにしてスイッチ回路ＳＷを
切り換えて内部回路ＣＢＩとＣＢ２の電源線を上記端子
ないしパッドＶＣＬ”側に接続させる。これにより、内
部回路ＣＢＩとＣＢ２のスタンバイ電流を測定すること
が可能となり、極短時間に前記のようなプロセス不良に
より発生する配線系のシッートやリーク、断線等を検出
することができる。

半導体ウェハプロービング時にのみ、上記のような直流
試験を行う場合には、上記制御信号Ｃ及び試験用電圧Ｖ
ＣＬは、試験用パッドから供給するものとすればよい、
半導体集積回路装置が完成された出荷時においても、上
記のような直流試験を行う場合には、上記制御信号Ｃ及
び試験用電圧ＶＣＬ”に対応して外部端子を設けるもの
である。このことは、前記第１図における内部降圧電源
回路ＶＤＬＧにおいても同様である。

このようにＤＲＡＭ等の半導体集積回路装置に設けられ
る内部降圧電源回路を内部回路に応じて複数個設けると
、それに応じて上記直流試験のとき不良部分がその内部
電源回路に応じて周辺回路部分かメモリアレイ部分にお
いて発生していることが判るものとなる。

第６図には、この発明が適用されたダイナミック型ＲＡ
Ｍの他の一実施例の全体レイアウト図が示されている この実施例では、４つに分割されたメモリアレイ部に対
応して、内部降圧電源回路ＶＣＬＧ１ないしＶＣＬＧ４
を設ける。そして、これらの内部降圧回路ＶＣＬＧＩな
いしＶＣＬＧ４＆１ｍは、第７図に示すように、それぞ
れ前記第２図又は第３図と同様に制御信号ＣＩないしＣ
４と、試験用の端子又はバフドＶＣＬ１ないしＶＣＬ４
により直流試験を行うための内部電圧切り換え機能が付
加される。これにより、上記内部降圧電源回路ＶＣＬＧ
ＩないしＶＣＬＧ４をそれぞれ制御し、メモリアレイ部
ＭｌないしＭ４のそれぞれについて前記同様な直流試験
を行うようにすることによって、４つのメモリアレイ部
ＭｌないしＭ４のうち配線のショートや断線及びリーク
といったような直流不良がどのメモリアレイ部にに発生
したかを判別できる。これにより、プロセス不良解析が
容易になる。さらに、上記のような約１６Ｍビ、トもの
記憶容量を持つダイナミック型ＲＡＭにあっては、上記
直流不良が発生したメモリアレイ部を内部降圧電源回路
ごと切り離し、残りの良品とされたメモリアレイ部を用
いてより記憶容量が少ないダイナミック型ＲＡＭとして
利用することができる。

上記のような降圧回路を用いた場合には、降圧回路それ
自体により電流消費が行われる。降圧回路は、それによ
り動作させられる内部回路が活性化されたときに必要さ
れる比較的大きな電流を供給することが必要とされる。

それ故、降圧回路それ自体で消費される消費電流が比較
的大きいものになってしまうという問題がある。

そこで、この実施例では、次のような２種類の内部降圧
電源回路が設けられる。

第８ｍには、この発明に半導体集積回路装置の他の一実
施例の概略ブロック図が示されている。

この実施例では、内部降圧電源回路における消費電流を
小さくするために、定常的に動作して待機時での電流供
給能力しか持たない内部降圧電源回路ＶＣＬＧ１２〜Ｖ
ＣＬＧ４２と、対応する内部回路Ｍ１ないしＭ４が活性
化されると、それに応じた選択信号ＳＬＩないしＳＬ４
により活性化され、動作状態での電流供給能力を持つ内
部降圧電源回路ＶＣＬＧＩ　ｌな＆％ＬＶＣＬＧ４１と
が設けられる。上記内部回路ＭｌないしＭ４として、第
６図のようなメモリアレイの場合に、そのアドレス割り
当てにより４つのメモリアレイのうち、１ないし２つが
選択されるようにした場合には、その選択されるメモリ
アレイに対応して形成される選択信号ＳＬＩないしＳＬ
４により上記内部降圧電源回路ＶＣＬＧＩＩないしＶＣ
ＬＧ４１が動作状態にされる。これにより、待機時及び
非選択のメモり、アレイに対応した内部降圧電源回路に
おける消費電流を小さくすることができる。

例えば、定常的に動作して待機時月の動作電流供給能力
しか持たない内部降圧電源回路ＶＣＬＧ１２〜ＶＣＬＧ
４２としては、第５図に示すよな非制御型回路を用い、
ＭＯＳＦＥＴＱ７により形成されるバイアス電流を必要
最小に設定する。これより、このような待機時の動作電
流を形成する内部降圧電源回路における消費電流を大幅
に低減できる。そして、選択信号ＳＬＩないしＳＬ４に
より活性化され、比較的大きな動作電流供給能力を持つ
内部降圧電源回路ＶＣＬＧＩ　１ないしＶＣＬＧ４１と
しては、前記第４図に示すような制御型回路を用いる。

この回路では、非動作状態では比較的大きなバイアス電
流を形成するＭＯＳＦＢＴＱ６がオフ状態にされている
から消費電流が零になり、無駄な消費電流の発生を抑え
ることができるものである。

上記待機時の電流を形成する内部降圧回路は、半導体集
積回路装置に１つ共通に設ける構成としてもよい、すな
わち、第６図の実施例において、各メモリアレイ部に対
応して設けられる内部降圧電源回路ＶＣＬＧＩないしＶ
ＣＬＧ４は、それに対応したメモリアレイ部の選択動作
に合わせて選択的に動作状態になるものとして、チップ
の中央部に待機時の動作電圧を供給する内部降圧電源回
路を上記メモリアレイ部に共通に設ける構成としてもよ
い。

また、第１図の実施例のように、各メモリアレイ部に対
応して設けられる内部降圧電源回路は、周辺回路用とメ
モリアレイ（センスアンプ）用との２つＶＣＬとＶＤＬ
に分けて形成するものであってもよい。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）外部から供給された電源電圧を受け、それより低
い内部回路用の動作電圧を形成する降圧回路を内蔵する
半導体集積回路装置において、特定の制御信号に従い選
択的に上記降圧回路の動作を実質的に停止させて外部端
子から供給された電源電圧により内部回路を動作させる
ことを選択的に可能とすることによって、内部回路を外
部端子から供給される電圧によって動作させることがで
きるので、そのときの電流を測定することによって配線
系のショート、リーク及び断線といった直流不良を単時
間で判定できるという効果が得られる。

（３）上記内部降圧電源回路を、内部回路ブロックに応
じて複数個設けることよって、各回路ブロック毎の直流
不良を検出することができるという効果かえられる。

臼）複数に分割されたメモリアレイに対応して上記内部
降圧電源口路を設けることよって、上記直流試験が単時
間に行えるともに、不良になったメモリアレイ部を切り
離して良品部分のメモリアレイを用いたメモり回路を得
ることができるという効果が得られる。

（４）内部降圧電源回路としてスタンバイ時の動作電圧
を形成する第１の電源回路と、所定の動作制御信号に従
い選択的に動作状態にされる第２の電源回路とを設ける
ことより、内部降圧電源回路て消費される電流を大幅に
低減できる。これにより、内部回路の動作電圧を降圧す
ることよりて得られる低消費電力化と相俟って低消費電
力化を実現した半導体集積回路装置を得ることができる
という効果が得られる。

缶）複数に分割されたメモリアレイに対応して上記２種
類の内部降圧電源回路を設けることよって、内部回路の
動作に必要な電流を形成すればよいから大記憶容量化を
図ったメモり回路の低消費電力化を図ることができると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、例、えば、この発明が
適用されるダイナミック型ＲＡＭのレイアウトは、第１
図や第６図のように、チップの縦や横中央部に周辺回路
を配置するもの他、従来の約４Ｍビットや約４Ｍビット
のダイナミック型ＲＡＭと同様にチップの周辺部に周辺
回路を配置する構成を採るものであってもよい、また、
内部降圧電源回路の具体的構成は、Ｐチャンネル出力Ｍ
ＯＳＦＥＴをＮチャンネル出力ＭＯＳＦＥＴに置き換え
るものであってもよい。

また、電流供給能力を太きくするためにバイポーラ型ト
ランジスタを部分的に用いるもの等種々の実施形態を採
ることができるものである、　　前記第２図において、
外部に信号を出力するための図示しない出力バフファ回
路は、その出力レベルの点、及び外部負荷駆動のための
比較的大きい電流が内部降圧電源回路ＶＣＬＧに流れて
しまうことを防ぐ点で、電源電圧ＶＣＣＢによって動作
させられる方が望ましい、しかしながら、外部からの信
号を受けるための内部回路１０Ｂ内の入力バフファ回路
は、例えば低消費電力化のために必要ならば、電源回路
ＶＣＬＧの出力ＶＣＬによって動作されるようにその電
源給電点が変更されてもよい、ダイナミック型ＲＡＭの
ようなメモリにおいては、出カバ７ファ回路以外の内部
回路が、内部降圧電源回路の出力によって動作されるよ
うにされてもよい。

この発明は、前記のようなダイナミック型ＲＡＭの他、
内部降圧電源回路を必要とする各種半導体集積回路装置
に広く利用することができるものである。

【発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、外部から供給される電源電圧を受け、それよ
り低い内部回路用の動作電圧を形成する降圧回路を内蔵
する半導体集積回路装置において、特定の制Ｗ信号に従
い選択的に上記降圧回路の動作を実質的に停止させて外
部端子から供給される電源電圧により内部回路を動作さ
せることを選択的に可能とすることによって、内部回路
を外部端子から供給される電圧によって動作させること
ができるので、そのときの電流を測定することによって
配線系のショート、リーク及び断線といった直流不良を
単時間で判定できる。

また、内部降圧電源回路としてスタンバイ時の動作電圧
を形成する第１の電源回路と、所定の動作制御信号に従
い選択的に動作状態にされる第２の電源回路とを設ける
ことより、内部降圧電源回路で消費される電流を大幅に
低減できる。これにより、内部回路の動作電圧を降圧す
ることよって得られる低消費電力化と相俟って低消費電
力化を実現できる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示す全体レイアウト図、第２図は、この発
明に係る内部降圧電源回路を備えた半導体集積回路装置
の一実施例を示す概略ブロック図、 第３図は、この発明に係る内部降圧電源回路を備えた半
導体集積回路装置の他の一実施例を示す概略ブロック図
、 第４図は、上記第２図に対応した内部降圧電源回路の一
実施例を示す回路図、 第５図は、上記第３図に対応した内部降圧電源回路の一
実施例を示す回路図、 第６図は、この発明が適用されたダイナミック型ＲＡＭ
の他の一実施例を示す全体レイアウト図、第７図は、こ
の発明に係る内部降圧電源回路を備えた半導体集積回路
装置の他の一実施例を示す概略ブロック図、 第８図は、この発明に係る内部降圧電源回路を備えた半
導体集積回路装置の更に他の一実施例を示す概略ブロッ
ク図である。 ＸＡＤＢ・・Ｘアドレスバッファ、ＹＡＤＢ・・Ｙアド
レスバフファ、ＭＭ・・メモリマット、ＳＡ・・センス
アンプ、ＸＳＬ・・Ｘ選択回路、ＹＳＬ・・Ｙ選択回路
、ＭＡ・・メインアンプ、ＶＣＨ・・昇圧回路、ＶＢＢ
・・基板バイアス回路、ＤＯＢ−−出力回路、ＶＣＬＧ
、ＶＤＬＧ。 ＶＣＬｌ　Ｉ　ＮＶＬＣ４２−−内部降圧電源回路、Ｃ
Ｂ１．ＣＢ２・・内部回路、ＩＯＢ・・入出力回路、Ｓ
Ｗ・・スイッチ回路、Ｍｌ−Ｍ４・・内部回路（メモリ
アレイ）

Claims (1)

1. 【特許請求の範囲】 １　外部から供給される電源電圧を受け、それより低い
   内部回路用の動作電圧を形成する電源供給回路を持ち、
   特定の制御信号に従い上記電源回路の動作を実質的に停
   止させて外部端子から供給される電源電圧により内部回
   路を動作させる機能を付加したことを特徴とする半導体
   集積回路装置。 ２　外部から供給される電源電圧を受けて定常的にそれ
   より低い内部回路用のスタンバイ時の動作電圧を形成す
   る第１の電源供給回路と、外部から供給される電源電圧
   を受け、所定の動作制御信号に従い選択的に内部回路用
   の動作電圧を形成する第２の電源供給回路とを備えてな
   ることを特徴とする半導体集積回路装置。 ３　上記内部回路は、大記憶容量を持つダイナミック型
   ＲＡＭにおけるメモリアレイ部と外部から供給されるア
   ドレス信号及びデータを取り込む入力バッファ回路、及
   び外部へ送出する出力信号を形成する出力バッファを除
   く上記メモリアレイ部の周辺回路を構成するものである
   ことを特徴とする特許請求の範囲第１又は第２項記載の
   半導体集積回路装置。 ４、上記内部回路は、外部へ送出する出力信号を形成す
   る出力バッファ回路を除く上記メモリアレイの周辺回路
   を構成するものであることを特徴とする特許請求の範囲
   第１又は第２項記載の半導体集積回路装置。