JP2003007835A - 半導体装置、および半導体装置のテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 チップ面積の増加を抑え、また降圧回路の出
力用デプレッション型ＭＯＳトランジスタの破壊を防
ぎ、外部インタフェース回路の動作電圧より低い電圧で
動作する内部回路の動作下限テストを実現することがで
きる半導体装置、およびそのテスト方法を提供する。 【解決手段】 電源電圧ＶＣＣで動作する入出力回路１
と、電源電圧ＶＣＣより低い降圧電圧ＶＣＬで動作する
内部回路２と、電源電圧ＶＣＣを降圧電圧ＶＣＬに降圧
するための降圧回路３と、内部回路２のテスト時に降圧
回路３を遮断するためのスイッチング素子ＶＣＬＳＷな
どから構成される半導体装置であって、内部回路２の動
作下限テスト時に、テスタの設定によりスイッチング素
子ＶＣＬＳＷをＯＦＦにして降圧回路３を遮断し、降圧
電圧ＶＣＬより低いテスト電圧ＶＣＬＴＥＳＴを外部か
ら印加して内部回路２の動作下限テストを実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置のテス
ト技術に関し、特に外部インタフェース回路の動作電圧
より低い電圧で動作する内部回路の動作テストに好適な
半導体装置、およびそのテスト方法に適用して有効な技
術に関する。

【０００２】

【従来の技術】本発明者が検討したところによれば、半
導体装置のテスト技術については、たとえば特開平３−
１４９８７６号公報に記載される技術などが挙げられ
る。この公報には、内部回路の電源線を内部降圧回路の
出力と外部端子とに切り替えるスイッチ回路を設け、テ
スト時、内部回路の電源線を外部端子側に切り替え、外
部端子からテスト電圧を印加してテストを行うように構
成した半導体集積回路装置の技術が開示されている。

【０００３】

【発明が解決しようとする課題】本発明者は、半導体装
置のテスト技術について検討した結果、以下のようなこ
とを明らかとした。たとえば、前記公報の技術は、テス
ト時、外部端子から内部回路の動作電圧より高い電圧を
印加する動作テスト、いわゆるエージングに関するもの
である。

【０００４】また、本発明者が、本発明の前提として検
討した半導体装置のテスト技術に関するものとして、た
とえば図８に示すような半導体装置（ＬＳＩ）がある。
図８に示すＬＳＩは、入出力回路１、内部回路２、降圧
回路３などからなり、入出力回路１を電源電圧ＶＣＣで
動作させ、内部回路２はチップ内部の電圧変換回路とし
ての降圧回路３で電源電圧ＶＣＣを降圧した降圧電圧Ｖ
ＣＬで動作させるように構成されている。この図８の構
成では、以下のようなことが明らかとなった。

【０００５】（１）降圧回路３は、電源電圧ＶＣＣと降
圧電圧ＶＣＬの間に、降圧回路３の出力用のデプレッシ
ョン型ＮＭＯＳトランジスタＮＤＭＯＳを挟み、このデ
プレッション型ＮＭＯＳトランジスタＮＤＭＯＳのゲー
ト電位を制御して降圧電圧ＶＣＬを得る構成であるが、
デプレッション型ＮＭＯＳトランジスタＮＤＭＯＳは自
分自身の抵抗値で電源電圧が降下しない程度の抵抗値の
低いものが必要である。そこで、入出力回路１の内部に
分散配置して、実質的に大きなゲート幅のトランジスタ
を形成し、抵抗値を低くしている。

【０００６】（２）降圧電圧ＶＣＬが低下した場合のＬ
ＳＩの動作テスト、いわゆる動作下限テストを行うため
に、ＬＳＩの外部の電源から降圧電圧ＶＣＬより低いテ
スト電圧ＶＣＬＴＥＳＴを印加するが、ＶＣＬ＞ＶＣＬ
ＴＥＳＴの場合、デプレッション型ＮＭＯＳトランジス
タＮＤＭＯＳにはＶＣＣ→ＶＣＬに向かって過電流が流
れ、デプレッション型ＮＭＯＳトランジスタＮＤＭＯＳ
が破壊してしまう。そこで、電源電圧ＶＣＣを下げて、
ＶＣＣ＝ＶＣＬＴＥＳＴとするように電源電圧ＶＣＣを
下げて対処している。そのため、電源電圧ＶＣＣで動作
する入出力回路１は、電源電圧ＶＣＣより低い仕様外の
動作電圧で動作するため、仕様外動作のためのトランジ
スタの追加を行い、チップ面積が増大する要因となって
いる。

【０００７】従って、本発明の前提として検討した図８
に示すＬＳＩの構成においては、動作下限テスト時に、
ＶＣＬＴＥＳＴ＝ＶＣＣとなるように、電源電圧ＶＣＣ
の外部端子に印加する電源の出力電位を製品仕様より下
げているため、入出力回路１に製品仕様外の電源電圧で
動くためのトランジスタを追加する必要があり、チップ
面積が増加する。また、ＶＣＣ＞ＶＣＬＴＥＳＴでは過
電流が流れてデプレッション型ＮＭＯＳトランジスタＮ
ＤＭＯＳが破壊する恐れがある。

【０００８】そこで、本発明の目的は、チップ面積の増
加を抑え、また電圧変換回路としての降圧回路の出力用
デプレッション型ＭＯＳトランジスタの破壊を防ぎ、外
部インタフェース回路の動作電圧より低い電圧で動作す
る内部回路の動作テストを実現することができる半導体
装置、およびそのテスト方法を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】本発明は、前記目的を達成するために、
内部回路のテスト時に電圧変換回路としての降圧回路を
遮断するため、第１電圧と第２電圧とを電気的に分離す
るための第２ＭＯＳトランジスタを第１電圧と第２電圧
の間に追加する、第２ＭＯＳトランジスタは、電源降
下を抑制するように抵抗値を十分に低くなるように配置
する、第２ＭＯＳトランジスタは、降圧回路の出力用
の第１ＭＯＳトランジスタのように外部インタフェース
回路に分散配置することで、チップ面積の増加を抑えな
がら、十分低い抵抗値を得る、ようにしたものである。

【００１２】すなわち、本発明による半導体装置は、第
１電圧で動作する外部インタフェース回路と、第１電圧
より低い電位の第２電圧で動作する内部回路とからな
り、第１電圧を第２電圧に降圧するための降圧回路の出
力用の第１ＭＯＳトランジスタと、内部回路のテスト時
に降圧回路を遮断するための第２ＭＯＳトランジスタと
を有し、第１ＭＯＳトランジスタを分散配置し、第２Ｍ
ＯＳトランジスタを第１ＭＯＳトランジスタの分散配置
に対応して分散配置するものである。

【００１３】また、前記半導体装置において、第１ＭＯ
Ｓトランジスタは、デプレッション型ＭＯＳトランジス
タからなるものである。

【００１４】また、前記半導体装置において、第１ＭＯ
Ｓトランジスタと第２ＭＯＳトランジスタとは、第１電
圧と第２電圧との間に直列に接続するものである。さら
に、第２ＭＯＳトランジスタは、第１電圧の外部端子側
に接続するようにしたものである。

【００１５】また、前記半導体装置において、内部回路
の動作モードを設定するモード設定用外部端子を有し、
内部回路のテスト時は、モード設定用外部端子に接続さ
れるテスト装置からテストモードを設定するものであ
る。さらに、内部回路のテスト時は、第２電圧より低い
電位の第３電圧を印加して、内部回路の動作下限をテス
トするようにしたものである。

【００１６】また、前記半導体装置において、第１ＭＯ
Ｓトランジスタと第２ＭＯＳトランジスタとは、外部イ
ンタフェース回路の各セルに分散配置するものである。
さらに、第１ＭＯＳトランジスタと第２ＭＯＳトランジ
スタとは、半導体装置の外周部に配置するようにしたも
のである。

【００１７】また、前記半導体装置において、内部回路
は、ＣＰＵ、またはメモリ回路を含むものである。

【００１８】また、本発明による半導体装置のテスト方
法は、第１電圧で動作する外部インタフェース回路と、
第１電圧より低い電位の第２電圧で動作する内部回路と
からなり、第１電圧を第２電圧に降圧する降圧回路を遮
断するためのＭＯＳトランジスタを有する半導体装置の
テスト方法であって、内部回路のテスト時に、ＭＯＳト
ランジスタにより降圧回路を遮断し、第２電圧より低い
電位の第３電圧を外部から印加して、内部回路の動作下
限をテストするものである。

【００１９】また、前記半導体装置のテスト方法におい
て、内部回路のテスト時は、内部回路の動作モードを設
定するモード設定用外部端子に接続されるテスト装置か
らテストモードを設定するものである。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２１】まず、図１により、本発明の一実施の形態
の半導体装置の概略構成の一例を説明する。図１は本実
施の形態の半導体装置を示す概略構成図である。

【００２２】本実施の形態の半導体装置（ＬＳＩ）は、
たとえば第１電圧である電源電圧ＶＣＣで動作する外部
インタフェース回路である入出力回路１と、電源電圧Ｖ
ＣＣより低い電位の第２電圧である降圧電圧ＶＣＬで動
作する内部回路２と、電源電圧ＶＣＣを降圧電圧ＶＣＬ
に降圧するための降圧回路３と、内部回路２のテスト時
に降圧回路３を遮断するためのスイッチング素子ＶＣＬ
ＳＷなどから構成されている。なお、降圧回路３は、電
源電圧ＶＣＣを降圧電圧ＶＣＬへ変換する電圧変換回路
と見なすこともできる。

【００２３】入出力回路１は、外部とのインタフェース
をとる回路であり、動作モードを切り替えるためのモー
ド切り替え回路４や、入出力バッファなどから構成され
ている。モード切り替え回路４には、スイッチング素子
ＶＣＬＳＷを制御するためのスイッチング制御回路５が
設けられている。

【００２４】この入出力回路１には、入出力信号用外部
端子Ｉ／Ｏ１〜Ｉ／Ｏｎを通じて信号が入力および出力
される。外部から入出力信号用外部端子Ｉ／Ｏ１〜Ｉ／
Ｏｎを通じて入力された信号は、入出力回路１を介して
内部回路２に供給される。また、内部回路２からの信号
は、入出力回路１を介し、入出力信号用外部端子Ｉ／Ｏ
１〜Ｉ／Ｏｎを通じて外部に出力される。

【００２５】また、入出力回路１には、モード設定用外
部端子ＭＤ０〜ＭＤ２を通じて外部からモード設定信号
が入力される。外部からモード設定用外部端子ＭＤ０〜
ＭＤ２を通じて入力されたモード設定信号は、モード切
り替え回路４に入力され、このモード切り替え回路４お
いて、テストモード、ユーザモードなどの各動作モード
の設定信号が生成される。この各動作モードの設定信号
が内部回路２に供給され、内部回路２が所定の動作モー
ドで動作可能となる。また、各動作モードに応じて、ス
イッチング制御回路５においてスイッチング制御信号Ｖ
ＣＬＳＥが生成され、このスイッチング制御信号ＶＣＬ
ＳＥによりスイッチング素子ＶＣＬＳＷのＯＮ／ＯＦＦ
が制御される。

【００２６】また、入出力回路１には、電源電圧用外部
端子を通じて外部から電源電圧ＶＣＣが印加される。ま
た、この入出力回路１には、電源電圧ＶＣＣを降圧回路
３を介して降圧した降圧電圧ＶＣＬ、またはテスト電圧
用外部端子を通じて外部から供給されるテスト電圧ＶＣ
ＬＴＥＳＴが印加される。テスト電圧ＶＣＬＴＥＳＴ
は、内部回路２の動作下限テストなどのテストモード時
に外部から印加される電圧である。

【００２７】内部回路２は、たとえば一例として、中央
処理装置（ＣＰＵ）、またはメモリ回路などを含む回路
構成となっている。この内部回路２は、入出力回路１か
ら供給される入力信号を受けて動作し、また動作の結果
を出力信号として入出力回路１に対して出力する。ま
た、内部回路２は、入出力回路１のモード切り替え回路
４から供給される各動作モードの設定信号を受けて、テ
ストモード、ユーザモードなどの所定の動作モードで動
作する。また、この内部回路２には、電源電圧ＶＣＣを
降圧回路３を介して降圧した降圧電圧ＶＣＬ、またはテ
スト電圧用外部端子を通じて外部から供給されるテスト
電圧ＶＣＬＴＥＳＴが印加される。

【００２８】降圧回路３は、電源電圧ＶＣＣに対して降
圧した降圧電圧ＶＣＬを発生するための回路であり、降
圧電圧ＶＣＬの出力用のＭＯＳトランジスタであるデプ
レッション型ＮＭＯＳトランジスタＮＤＭＯＳと、この
デプレッション型ＮＭＯＳトランジスタＮＤＭＯＳのゲ
ート電位を制御するための降圧制御回路６などから構成
されている。このデプレッション型ＮＭＯＳトランジス
タＮＤＭＯＳは、降圧制御回路６によりＯＮ／ＯＦＦが
制御され、内部回路２に対して電源電圧ＶＣＣを降圧し
た降圧電圧ＶＣＬが印加される。なお、本明細書におい
ては、上記ＭＯＳトランジスタは、絶縁ゲート型電界効
果トランジスタを含むものとして理解することができ
る。

【００２９】スイッチング素子ＶＣＬＳＷは、内部回路
２の動作下限テスト時に降圧回路３を遮断するためのス
イッチであり、たとえば一例として、ＰＭＯＳトランジ
スタからなる。このＰＭＯＳトランジスタからなるスイ
ッチング素子ＶＣＬＳＷは、入出力回路１のスイッチン
グ制御回路５の制御信号ＶＣＬＳＥによりゲート電位が
制御され、動作下限テスト時にＯＦＦとなり、内部回路
２に対してテスト電圧ＶＣＬＴＥＳＴを外部から印加す
ることが可能となる。

【００３０】以上のように構成される半導体装置におい
て、通常動作時は、電源電圧用外部端子から電源電圧Ｖ
ＣＣ（接地電圧ＧＮＤを含む）を印加し、この電源電圧
ＶＣＣにより入出力回路１を動作させ、また電源電圧Ｖ
ＣＣを降圧回路３を介して降圧した降圧電圧ＶＣＬによ
り内部回路２を動作させる。このとき、ＰＭＯＳトラン
ジスタからなるスイッチング素子ＶＣＬＳＷはＯＮ状態
である。

【００３１】また、テスト時は、外部端子にテスト装置
であるテスタを接続し、電源電圧用外部端子から電源電
圧ＶＣＣ（接地電圧ＧＮＤを含む）を印加し、テスト電
圧用外部端子からテスト電圧ＶＣＬＴＥＳＴを印加す
る。このテストにおいて、特に動作下限テスト時は、Ｐ
ＭＯＳトランジスタからなるスイッチング素子ＶＣＬＳ
ＷがＯＦＦ状態に制御され、降圧回路３が遮断されて降
圧電圧ＶＣＬは印加されない。詳細は後述する。

【００３２】次に、図２および図３により、本実施の形
態の半導体装置において、入出力回路の構成の一例を説
明する。図２は入出力回路を示す回路図、図３（ａ），
（ｂ）はそれぞれ入力バッファ、出力バッファのレベル
シフタを示す回路図である。

【００３３】入出力回路１は、たとえば図２に一例を示
すように、入出力信号用外部端子Ｉ／Ｏ１（〜Ｉ／Ｏ
ｎ）に接続され、外部からの入力信号を波形整形して内
部回路２へ伝達する入力バッファ７と、外部への出力信
号を負荷の大きな外部端子に伝えるための内部動作抵抗
の小さいトランジスタで構成される出力バッファ８など
から構成されている。

【００３４】入力バッファ７は、入出力信号用外部端子
Ｉ／Ｏ１（〜Ｉ／Ｏｎ）と内部回路２との間に直列に接
続される、外部環境対策用の抵抗Ｒ１と、ＣＭＯＳバッ
ファ構成のＰＭＯＳトランジスタＰＭ１およびＮＭＯＳ
トランジスタＮＭ１と、電圧レベルを調整するレベルシ
フタＬ／Ｓ１などから構成されている。ＣＭＯＳバッフ
ァ構成のＰＭＯＳトランジスタＰＭ１およびＮＭＯＳト
ランジスタＮＭ１は、電源電圧ＶＣＣと接地電圧ＧＮＤ
の間に接続されている。また、レベルシフタＬ／Ｓ１に
は、電源電圧ＶＣＣ、降圧電圧ＶＣＬが印加されてい
る。この電源電圧ＶＣＣと降圧電圧ＶＣＬとの間に、ス
イッチング素子ＶＣＬＳＷのＰＭＯＳトランジスタと降
圧回路３の出力用のデプレッション型ＮＭＯＳトランジ
スタＮＤＭＯＳとが直列に接続され、スイッチング素子
ＶＣＬＳＷのＰＭＯＳトランジスタが電源電圧ＶＣＣ側
となるように接続されている。

【００３５】出力バッファ８は、内部回路２と入出力信
号用外部端子Ｉ／Ｏ１（〜Ｉ／Ｏｎ）との間に直列に接
続される、電圧レベルを調整するレベルシフタＬ／Ｓ２
と、ＣＭＯＳバッファ構成のＰＭＯＳトランジスタＰＭ
２およびＮＭＯＳトランジスタＮＭ２と、外部環境対策
用のＰＭＯＳトランジスタＰＭ３およびＮＭＯＳトラン
ジスタＮＭ３などから構成されている。ＣＭＯＳバッフ
ァ構成のＰＭＯＳトランジスタＰＭ２およびＮＭＯＳト
ランジスタＮＭ２は、電源電圧ＶＣＣと接地電圧ＧＮＤ
の間に接続されている。外部環境対策用のＰＭＯＳトラ
ンジスタＰＭ３は電源電圧ＶＣＣと信号線との間に、Ｎ
ＭＯＳトランジスタＮＭ３は接地電圧ＧＮＤと信号線と
の間に、それぞれゲートも電圧側に共通にして接続され
ている。また、レベルシフタＬ／Ｓ２には、電源電圧Ｖ
ＣＣ、降圧電圧ＶＣＬが印加されている。

【００３６】入力バッファ７のレベルシフタＬ／Ｓ１
は、たとえば図３（ａ）に一例を示すように、ＣＭＯＳ
構成のＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳト
ランジスタＮＭ１１と、ＰＭＯＳトランジスタＰＭ１２
およびＮＭＯＳトランジスタＮＭ１２とが直列に接続さ
れて構成されている。前段のＣＭＯＳ構成のＰＭＯＳト
ランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１
１は、電源電圧ＶＣＣと接地電圧ＧＮＤの間に接続され
ている。後段のＣＭＯＳ構成のＰＭＯＳトランジスタＰ
Ｍ１２およびＮＭＯＳトランジスタＮＭ１２は、降圧電
圧ＶＣＬと接地電圧ＧＮＤの間に接続されている。

【００３７】出力バッファ８のレベルシフタＬ／Ｓ２
は、たとえば図３（ｂ）に一例を示すように、ＣＭＯＳ
構成のＰＭＯＳトランジスタＰＭ２１およびＮＭＯＳト
ランジスタＮＭ２１と、ＰＭＯＳトランジスタＰＭ２２
およびＮＭＯＳトランジスタＮＭ２２と、これらのＣＭ
ＯＳ構成の間に、ＣＭＯＳ構成とこの出力のゲートへの
たすき掛けとの組み合わせ構成で接続される、ＰＭＯＳ
トランジスタＰＭ２３〜ＰＭ２６およびＮＭＯＳトラン
ジスタＮＭ２３，ＮＭ２４とが直列に接続されて構成さ
れている。前段のＣＭＯＳ構成のＰＭＯＳトランジスタ
ＰＭ２１およびＮＭＯＳトランジスタＮＭ２１は、降圧
電圧ＶＣＬと接地電圧ＧＮＤの間に接続されている。後
段のＣＭＯＳ構成のＰＭＯＳトランジスタＰＭ２２およ
びＮＭＯＳトランジスタＮＭ２２は、電源電圧ＶＣＣと
接地電圧ＧＮＤの間に接続されている。また、組み合わ
せ構成のＰＭＯＳトランジスタＰＭ２３〜ＰＭ２６およ
びＮＭＯＳトランジスタＮＭ２３，ＮＭ２４は、電源電
圧ＶＣＣと接地電圧ＧＮＤの間に接続されている。

【００３８】次に、図４により、本実施の形態の半導体
装置において、スイッチング制御回路を含むモード切り
替え回路の構成の一例を説明する。図４はスイッチング
制御回路を含むモード切り替え回路を示す回路図であ
る。

【００３９】モード切り替え回路４は、たとえば図４に
一例を示すように、モード設定用外部端子ＭＤ０〜ＭＤ
２にそれぞれ一方の入力が接続され、他方の入力にスタ
ンバイ信号ＳＴＢＹ−Ｈ（５Ｖ信号）が入力されるＮＯ
ＲゲートＮＯＲ３１〜ＮＯＲ３３と、このＮＯＲゲート
ＮＯＲ３１〜ＮＯＲ３３にそれぞれ接続されるインバー
タＩＶ３１〜ＩＶ３３と、このインバータＩＶ３１〜Ｉ
Ｖ３３にそれぞれ接続されるレベルシフタＬ／Ｓ３１〜
Ｌ／Ｓ３３と、インバータＩＶ３１，ＩＶ３３とレベル
シフタＬ／Ｓ３１，Ｌ／Ｓ３３との間に接続されるＮＡ
ＮＤゲートＮＡＮＤ３１，ＮＡＮＤ３２、インバータＩ
Ｖ３４，ＩＶ３５、ノイズキャンセラＮＣ３１などから
構成されている。また、ノイズキャンセラＮＣ３１の出
力信号線には２段のインバータＩＶ３６，ＩＶ３７が接
続されている。このうち、ＮＡＮＤゲートＮＡＮＤ３
１，ＮＡＮＤ３２、インバータＩＶ３４，ＩＶ３５、ノ
イズキャンセラＮＣ３１などによりスイッチング制御回
路５が構成される。

【００４０】このモード切り替え回路４は、ＮＯＲゲー
トＮＯＲ３１〜ＮＯＲ３３、インバータＩＶ３１〜ＩＶ
３３や、スイッチング制御回路５を構成するＮＡＮＤゲ
ートＮＡＮＤ３１，ＮＡＮＤ３２、インバータＩＶ３
４，ＩＶ３５、ノイズキャンセラＮＣ３１などが電源電
圧ＶＣＣの電圧系回路内に構成され、レベルシフタＬ／
Ｓ３１〜Ｌ／Ｓ３３などが降圧電圧ＶＣＬの電圧系回路
内に構成される。また、スタンバイ信号については、テ
スト電圧ＶＣＬＴＥＳＴの外部印加時、降圧電圧ＶＣＬ
系の回路動作が不安定になり、スタンバイ状態になった
場合、スイッチング素子ＶＣＬＳＷがＯＮし、半導体装
置の破壊に至る恐れがあるので、直接、電源電圧ＶＣＣ
系のスタンバイ信号ＳＴＢＹ−ＨをＮＯＲゲートＮＯＲ
３１〜ＮＯＲ３３に入力し、スタンバイ状態の制御を行
っている。

【００４１】また、モード切り替え回路４では、モード
設定信号ＭＤＡ０〜ＭＤＡ２、スイッチング制御信号Ｖ
ＣＬＳＥが生成され、スイッチング制御信号ＶＣＬＳＥ
は降圧電圧ＶＣＬからは影響を受けない電源電圧ＶＣＣ
の電圧系回路内で作られる。モード設定信号ＭＤＡ０〜
ＭＤＡ２は、それぞれＮＯＲゲートＮＯＲ３１〜ＮＯＲ
３３、インバータＩＶ３１〜ＩＶ３３、ＮＡＮＤゲート
ＮＡＮＤ３１、インバータＩＶ３４を介し、レベルシフ
タＬ／Ｓ３１〜Ｌ／Ｓ３３から出力され、内部回路２に
供給される。また、スイッチング制御信号ＶＣＬＳＥ
は、インバータＩＶ３５、ＮＡＮＤゲートＮＡＮＤ３
２、ノイズキャンセラＮＣ３１を介し、インバータＩＶ
３６，ＩＶ３７から出力され、スイッチング素子ＶＣＬ
ＳＷのＯＮ／ＯＦＦを制御する。このスイッチング制御
信号ＶＣＬＳＥが“０”のときはスイッチング素子ＶＣ
ＬＳＷはＯＮになり、“１”のときはＯＦＦとなる。こ
れらのモード設定信号ＭＤＡ０〜ＭＤＡ２と、スイッチ
ング制御信号ＶＣＬＳＥとの組み合わせによる動作モー
ドについては後述する。

【００４２】次に、図５により、本実施の形態の半導体
装置において、降圧制御回路を含む降圧回路の構成の一
例を説明する。図５は降圧制御回路を含む降圧回路を示
す回路図である。

【００４３】降圧制御回路６は、たとえば図５に一例を
示すように、スタンバイ信号ＳＴＢＹが入力されるイン
バータＩＶ４１と、このインバータＩＶ４１の出力によ
りゲート電位が制御されるＰＭＯＳトランジスタＰＭ４
１と、このＰＭＯＳトランジスタＰＭ４１によりゲート
電位が制御されるＰＭＯＳトランジスタＰＭ４２，ＰＭ
４３と、各ＰＭＯＳトランジスタＰＭ４２，ＰＭ４３と
電源電圧ＶＣＣの間に接続されるデプレッション型ＮＭ
ＯＳトランジスタＮＤＭ４１，ＮＤＭ４２と、スタンバ
イ信号ＳＴＢＹによりゲート電位が制御されるＰＭＯＳ
トランジスタＰＭ４４およびＮＭＯＳトランジスタＮＭ
４１，ＮＭ４２と、このＰＭＯＳトランジスタＰＭ４４
およびＮＭＯＳトランジスタＮＭ４１によりゲート電位
が制御されるＮＭＯＳトランジスタＮＭ４３と、このＮ
ＭＯＳトランジスタＮＭ４３によりゲート電位が制御さ
れるＰＭＯＳトランジスタＰＭ４５と、このＰＭＯＳト
ランジスタＰＭ４５とテスト電圧ＶＣＬＴＥＳＴとの間
に接続されるＮＭＯＳトランジスタＮＭ４４と、ＰＭＯ
ＳトランジスタＰＭ４５によりゲート電位が制御される
ＮＭＯＳトランジスタＮＭ４５，ＮＭ４６と、スタンバ
イ信号ＳＴＢＹによりゲート電位が制御され、ＰＭＯＳ
トランジスタＰＭ４３からの信号線に接続されるＮＭＯ
ＳトランジスタＮＭ４７などから構成されている。

【００４４】この降圧制御回路６の外部において、電源
電圧ＶＣＣの電源線とテスト電圧ＶＣＬＴＥＳＴの電源
線との間に、スイッチング制御素子ＶＣＬＳＷのＰＭＯ
Ｓトランジスタと、降圧回路３の出力用のデプレッショ
ン型ＮＭＯＳトランジスタＮＤＭＯＳとが直列に接続さ
れて構成され、デプレッション型ＮＭＯＳトランジスタ
ＮＤＭＯＳはＰＭＯＳトランジスタＰＭ４３からの信号
線のノード電圧ＶＧによりゲート電位が制御される。ま
た、降圧制御回路６は、内部回路２から供給されるスタ
ンバイ信号ＳＴＢＹにより制御される。このスタンバイ
信号ＳＴＢＹは、チップが低消費電力モードになったと
きに降圧回路３の動作を止める信号である。

【００４５】次に、図６により、本実施の形態の半導体
装置において、モード切り替え回路による各動作モード
の一例を説明する。図６はモード切り替え回路による各
動作モードを説明するための説明図である。

【００４６】動作モードには、たとえば図６に一例を示
すように、エージングを含む通常のテストを行うための
テストモード（モード０）と、動作下限テストを行うた
めのテストモード（モード１）と、各ユーザの仕様に対
応したシングルチップモードのユーザモード（モード
４）、および外部メモリ拡張モードのユーザモード（モ
ード５）などがある。

【００４７】テストモード時は、外部のテスタの設定に
よりモード設定用外部端子ＭＤ２＝“０”とし、このと
きスイッチング制御信号ＶＣＬＳＥはモード設定用外部
端子ＭＤ０の状態で決定される。たとえば、モード設定
用外部端子ＭＤ０を“０”にすると、スイッチング制御
信号ＶＣＬＳＥは“０”となり、スイッチング素子ＶＣ
ＬＳＷはＯＮとなる。これにより、内部回路２と降圧回
路３が接続され、内部降圧有効状態、すなわちテスト電
圧ＶＣＬＴＥＳＴの強制印加不可能状態となる（モード
０）。このモード０がエージングなどを含む通常のテス
トモードであり、このときモード設定信号ＭＤＡ０〜Ｍ
ＤＡ２＝“０”である。

【００４８】たとえば、このモード０におけるエージン
グ時の動作は以下のようになる。このエージング時の電
圧設定は、電源電圧ＶＣＣが直接印加される入出力回路
１には約７Ｖ、降圧電圧ＶＣＬが印加される内部回路２
には約４．６Ｖの電圧を印加し、加速テストを行う必要
がある。内部回路２は、電源電圧ＶＣＣが高くなっても
約３．２Ｖにクランプされる降圧電圧ＶＣＬが電源のた
め、電源電圧ＶＣＣを高くしても加速テスト用の約４．
６Ｖが印加できない。そこで、前記図１および図５に示
す構成において、テスト電圧ＶＣＬＴＥＳＴの外部端子
より直接、約４．６Ｖを印加し、加速テストを実施す
る。

【００４９】このとき、電源電圧ＶＣＣと降圧電圧ＶＣ
Ｌの間に電位差が生じるが、降圧電圧ＶＣＬとノード電
圧ＶＧに関して、（ＶＧ−ＶＣＬ）がデプレッション型
ＮＭＯＳトランジスタＮＤＭＯＳのしきい値電圧Ｖｔｈ
の絶対値より大きいため、ゲート−ソースの電位関係が
ＭＯＳトランジスタのＯＮ条件にならない。よって、デ
プレッション型ＮＭＯＳトランジスタＮＤＭＯＳは自動
的にＯＦＦとなり、ＶＣＣ−ＶＣＬ間には過電流が流れ
ず、デプレッション型ＮＭＯＳトランジスタＮＤＭＯＳ
を破壊することはない。

【００５０】以下に、デプレッション型ＮＭＯＳトラン
ジスタＮＤＭＯＳがＯＮしない理由を説明する。ＭＯＳ
トランジスタのＯＮ条件は、 ゲート電位−ソース電位≧Ｖｔｈ である。この関係を、デプレッション型ＮＭＯＳトラン
ジスタＮＤＭＯＳに当てはめると、 ＶＧ−ＶＣＬ≧ＶｔｈＮＤ となる。ＶｔｈＮＤは、デプレッション型ＮＭＯＳトラ
ンジスタＮＤＭＯＳのしきい値電圧Ｖｔｈであり、この
ＶｔｈＮＤは標準条件で約−３．０Ｖである。

【００５１】降圧電圧ＶＣＬは、エージング時にＶＣＬ
＝４．６Ｖとすると、通常のクランプ電位より高いた
め、降圧回路３は降圧電圧ＶＣＬを下げようと、デプレ
ッション型ＮＭＯＳトランジスタＮＤＭＯＳの抵抗が最
も高くなるようにノード電圧ＶＧを下げる。このノード
電圧ＶＧの最小値＝約０Ｖとなる。よって、降圧電圧Ｖ
ＣＬ＝４．６Ｖ時にノード電圧ＶＧ＝０Ｖと考えると、 ＶＧ−ＶＣＬ＝０−４．６＝−４．６Ｖ となり、デプレッション型ＮＭＯＳトランジスタＮＤＭ
ＯＳのしきい値電圧ＶｔｈＮＤ＝−３．０Ｖより小さ
い。よって、デプレッション型ＮＭＯＳトランジスタＮ
ＤＭＯＳはＯＮしない。

【００５２】また、テストモード時に、テスタの設定に
よりモード設定用外部端子ＭＤ０を“１”にすると、ス
イッチング制御信号ＶＣＬＳＥは“１”となり、スイッ
チング素子ＶＣＬＳＷはＯＦＦとなる。これにより、内
部回路２から降圧回路３が遮断され、内部降圧無効状
態、すなわちテスト電圧ＶＣＬＴＥＳＴの強制印加可能
状態となる（モード１）。このモード１がテスト電圧Ｖ
ＣＬＴＥＳＴの外部印加テストを許可する動作下限テス
トのモードであり、このときモード設定信号ＭＤＡ０〜
ＭＤＡ２＝“０”である。このモード設定信号ＭＤＡ０
〜ＭＤＡ２は、モード０、モード１ともに値は変化しな
いように設計することで、スイッチング素子ＶＣＬＳＷ
の追加に対して設計変更をしなくても、内部回路２は従
来からのテストモードに遷移することが可能である。

【００５３】このモード１における動作下限テスト時の
動作は以下のようになる。この動作下限テスト時は、内
部回路２の動作下限の電圧を印加して行う。通常動作で
は、電源電圧ＶＣＣが直接印加される入出力回路１には
約５Ｖ、降圧電圧ＶＣＬが印加される内部回路２には約
３．２Ｖの電圧を印加して動作させるため、電源電圧Ｖ
ＣＣの保証範囲は約４．５〜５．５Ｖであり、降圧電圧
ＶＣＬの振れ幅はプロセスばらつきなどを含めて約３〜
３．５Ｖである。そこで、前記図１および図５に示す構
成において、テスト電圧ＶＣＬＴＥＳＴの外部端子より
直接、約３Ｖより低い電位の約２．９Ｖを印加し、動作
下限テストを実施する。

【００５４】また、ユーザモード時は、モード設定用外
部端子ＭＤ２＝“１”とし、このときは必ずスイッチン
グ制御信号ＶＣＬＳＥ＝“０”となり、スイッチング素
子ＶＣＬＳＷはＯＮとなる。この状態は、内部回路２と
降圧回路３が接続され、内部降圧有効状態、すなわちテ
スト電圧ＶＣＬＴＥＳＴの強制印加不可能状態である。
たとえば、モード設定用外部端子ＭＤ０を“０”にする
と、モード設定信号ＭＤＡ０＝“０”となり、シングル
チップモードとなり（モード４）、またモード設定用外
部端子ＭＤ０を“１”にすると、モード設定信号ＭＤＡ
０＝“１”となり、外部メモリ拡張モードとなる（モー
ド５）。

【００５５】次に、図７により、本実施の形態の半導体
装置のレイアウトの一例を説明する。図７（ａ），
（ｂ）は半導体装置のレイアウトを示す概略図と入出力
セルの概略回路図である。

【００５６】半導体装置のレイアウトは、たとえば図７
（ａ）に一例を示すように、チップの外周部に入出力回
路１が配置され、中央部に内部回路２が配置されてい
る。入出力回路１は、複数の入出力セル９から構成さ
れ、内部回路２の周りに額縁状に分散されて配置されて
いる。この各入出力セル９は、前記図２に示すような回
路構成となっている。

【００５７】特に、各入出力セル９の中には、たとえば
図７（ｂ）に概略を示すように、各入出力セル９にチッ
プの周回配線で配置される電源電圧ＶＣＣと降圧電圧Ｖ
ＣＬとの間に、直列に接続されたスイッチング素子ＶＣ
ＬＳＷのＰＭＯＳトランジスタと降圧回路３の出力用の
デプレッション型ＮＭＯＳトランジスタＮＤＭＯＳが配
置されている。さらに、スイッチング素子ＶＣＬＳＷの
ＰＭＯＳトランジスタは電源電圧ＶＣＣ側、デプレッシ
ョン型ＮＭＯＳトランジスタＮＤＭＯＳは降圧電圧ＶＣ
Ｌ側になるように配置され、これらは入出力セル９に分
散されて配置されている。

【００５８】たとえば一例として、スイッチング素子Ｖ
ＣＬＳＷのＰＭＯＳトランジスタとデプレッション型Ｎ
ＭＯＳトランジスタＮＤＭＯＳは、ゲート長は約１００
μｍであるが、額縁状の入出力セル９に配置すること
で、内部回路２のレイアウト面積に影響を与えることな
く、１２０ピンの製品でチップ全体で約１００００μｍ
以上を配置することが可能となる。また、スイッチング
素子ＶＣＬＳＷのＰＭＯＳトランジスタが配置される入
出力セル９は、数も多く、負荷も大きいため、たとえば
一例として、４辺にバッファを配置し、バッファリング
してスイッチング素子ＶＣＬＳＷを制御することも可能
である。

【００５９】従って、本実施の形態の半導体装置によれ
ば、電源電圧ＶＣＣと降圧電圧ＶＣＬとを電気的に分離
するためのスイッチング素子ＶＣＬＳＷを電源電圧ＶＣ
Ｃと降圧電圧ＶＣＬの間に接続し、スイッチング素子Ｖ
ＣＬＳＷは降圧回路３の出力用のデプレッション型ＮＭ
ＯＳトランジスタＮＤＭＯＳのように入出力回路１に分
散配置することで、チップ面積の増加を抑えながら十分
低い抵抗値を得ることができ、またデプレッション型Ｎ
ＭＯＳトランジスタＮＤＭＯＳの破壊を防ぐことができ
る。

【００６０】このように、スイッチング素子ＶＣＬＳＷ
を配置することで、内部回路２の動作下限テストを降圧
電圧ＶＣＬ＞テスト電圧ＶＣＬＴＥＳＴで実施可能なの
で、入出力回路１に製品仕様外のための回路を追加する
必要がないので、チップサイズの縮小が可能となる。ま
た、入出力回路１にスイッチング素子ＶＣＬＳＷを分散
配置することで、チップ回路の増加を抑えながら、低抵
抗のスイッチング素子ＶＣＬＳＷを配置することが可能
となる。この結果、製品仕様外で動く回路の削除、およ
び面積の増加なしにスイッチング素子ＶＣＬＳＷを配置
することができるので、同じ面積でテストのし易い半導
体装置が設計できる。

【００６１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００６２】たとえば、前記実施の形態においては、Ｃ
ＰＵ、またはメモリ回路などを含む内部回路の半導体装
置を例に説明したが、本発明は、特にテスト時に内部回
路の電源と入出力回路の電源に別の電位を印加する必要
のある半導体装置や、低抵抗の電源制御ＭＯＳトランジ
スタをチップに配置する必要のある半導体装置に良好に
適用することができる。

【００６３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６４】（１）内部回路のテスト時に、電源電圧を
降圧電圧に降圧する降圧回路を遮断するためのＭＯＳト
ランジスタを配置することで、動作下限テストを外部か
ら印加する、降圧電圧より低い電位のテスト電圧で実施
することができるので、外部インタフェース回路に製品
仕様外のための回路を追加する必要がない。これによ
り、チップサイズを縮小することが可能となる。

【００６５】（２）外部インタフェース回路に、降圧回
路遮断用のＭＯＳトランジスタを分散配置することで、
チップ回路の増加を抑えながら、低抵抗の降圧回路遮断
用のＭＯＳトランジスタを配置することが可能となる。

【００６６】（３）前記（１），（２）により、製品仕
様外で動作する回路の追加不要、および面積の増加を抑
制して降圧回路遮断用のＭＯＳトランジスタを配置する
ことができるので、同じ面積でテストのし易い半導体装
置を設計することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の半導体装置を示す概略
構成図である。

【図２】本発明の一実施の形態の半導体装置において、
入出力回路を示す回路図である。

【図３】（ａ），（ｂ）は本発明の一実施の形態の半導
体装置において、入出力回路の入力バッファ、出力バッ
ファのレベルシフタを示す回路図である。

【図４】本発明の一実施の形態の半導体装置において、
スイッチング制御回路を含むモード切り替え回路を示す
回路図である。

【図５】本発明の一実施の形態の半導体装置において、
降圧制御回路を含む降圧回路を示す回路図である。

【図６】本発明の一実施の形態の半導体装置において、
モード切り替え回路による各動作モードを説明するため
の説明図である。

【図７】（ａ），（ｂ）は本発明の一実施の形態の半導
体装置のレイアウトを示す概略図と入出力セルの概略回
路図である。

【図８】本発明の前提として検討した半導体装置を示す
概略構成図である。

【符号の説明】

１ 入出力回路 ２ 内部回路 ３ 降圧回路 ４ モード切り替え回路 ５ スイッチング制御回路 ６ 降圧制御回路 ７ 入力バッファ ８ 出力バッファ ９ 入出力セル ＶＣＣ 電源電圧 ＶＣＬ 降圧電圧 ＶＣＬＳＷ スイッチング素子 Ｉ／Ｏ１〜Ｉ／Ｏｎ 入出力信号用外部端子 ＭＤ０〜ＭＤ２ モード設定用外部端子 ＶＣＬＳＥ スイッチング制御信号 ＶＣＬＴＥＳＴ テスト電圧 ＮＤＭＯＳ デプレッション型ＮＭＯＳトランジスタ Ｒ１ 抵抗 ＰＭ１〜ＰＭ３ ＰＭＯＳトランジスタ ＮＭ１〜ＮＭ３ ＮＭＯＳトランジスタ Ｌ／Ｓ１，Ｌ／Ｓ２ レベルシフタ ＰＭ１１，ＰＭ１２ ＰＭＯＳトランジスタ ＮＭ１１，ＮＭ１２ ＮＭＯＳトランジスタ ＰＭ２１〜ＰＭ２６ ＰＭＯＳトランジスタ ＮＭ２１〜ＮＭ２４ ＮＭＯＳトランジスタ ＮＯＲ３１〜ＮＯＲ３３ ＮＯＲゲート ＩＶ３１〜ＩＶ３７ インバータ Ｌ／Ｓ３１〜Ｌ／Ｓ３３ レベルシフタ ＮＡＮＤ３１，ＮＡＮＤ３２ ＮＡＮＤゲート ＮＣ３１ ノイズキャンセラ ＩＶ４１ インバータ ＰＭ４１〜ＰＭ４５ ＰＭＯＳトランジスタ ＮＤＭ４１，ＮＤＭ４２ デプレッション型ＮＭＯＳト
ランジスタ ＮＭ４１〜ＮＭ４７ ＮＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６５１ Ｇ０１Ｒ 31/28 Ｂ Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｂ Ｇ１１Ｃ 11/34 ３４１Ｄ (72)発明者 成兼 良己 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 Ｆターム(参考） 2G132 AA08 AB01 AG09 AK07 AK15 5B015 HH00 JJ31 JJ44 KB74 PP02 RR02 RR07 5F038 BB04 CA07 DF01 DF04 DF05 DT02 EZ20 5L106 DD11 DD21 DD36 GG05

Claims (14)

【特許請求の範囲】
1. 【請求項１】 第１電圧で動作する外部インタフェース
   回路と、 前記第１電圧より低い電位の第２電圧で動作する内部回
   路と、 前記第１電圧を前記第２電圧に変換するための電圧変換
   回路の出力用の第１ＭＯＳトランジスタと、 前記内部回路のテスト時に前記電圧変換回路を遮断する
   ための第２ＭＯＳトランジスタとを有し、 前記第１ＭＯＳトランジスタは分散配置され、前記第２
   ＭＯＳトランジスタは前記第１ＭＯＳトランジスタの分
   散配置に対応して分散配置されることを特徴とする半導
   体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記第１ＭＯＳトランジスタは、デプレッション型ＭＯ
   Ｓトランジスタからなることを特徴とする半導体装置。
3. 【請求項３】 請求項１記載の半導体装置において、 前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジ
   スタとは、前記第１電圧と前記第２電圧との間に直列に
   接続されることを特徴とする半導体装置。
4. 【請求項４】 請求項３記載の半導体装置において、 前記第２ＭＯＳトランジスタは、前記第１電圧の外部端
   子側に接続されることを特徴とする半導体装置。
5. 【請求項５】 請求項１記載の半導体装置において、 前記内部回路の動作モードを設定するモード信号が供給
   されるモード設定用外部端子を有し、 前記内部回路のテスト時は、前記モード設定用外部端子
   に接続されるテスト装置から出力されるモード信号によ
   って、前記内部回路のテストモードが設定されることを
   特徴とする半導体装置。
6. 【請求項６】 請求項５記載の半導体装置において、 前記内部回路のテスト時は、前記第２電圧より低い電位
   の第３電圧を印加して、前記内部回路の動作がテストさ
   れることを特徴とする半導体装置。
7. 【請求項７】 請求項１記載の半導体装置において、 前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジ
   スタとは、前記外部インタフェース回路の各セルに分散
   配置されることを特徴とする半導体装置。
8. 【請求項８】 請求項７記載の半導体装置において、 前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジ
   スタとは、前記半導体装置の外周部に配置されることを
   特徴とする半導体装置。
9. 【請求項９】 請求項１記載の半導体装置において、 前記内部回路は、ＣＰＵ、またはメモリ回路を含むこと
   を特徴とする半導体装置。
10. 【請求項１０】 第１電圧で動作する外部インタフェー
    ス回路と、前記第１電圧より低い電位の第２電圧で動作
    する内部回路とからなり、前記第１電圧を前記第２電圧
    に降圧する降圧回路を遮断するためのＭＯＳトランジス
    タを有する半導体装置のテスト方法であって、 前記内部回路のテスト時に、前記ＭＯＳトランジスタに
    より前記降圧回路を遮断し、前記第２電圧より低い電位
    の第３電圧を外部から印加して、前記内部回路の動作を
    テストすることを特徴とする半導体装置のテスト方法。
11. 【請求項１１】 請求項１０記載の半導体装置のテスト
    方法において、 前記内部回路のテスト時は、前記内部回路の動作モード
    を設定するモード設定用外部端子に接続されるテスト装
    置からテストモードを設定することを特徴とする半導体
    装置のテスト方法。
12. 【請求項１２】 請求項５記載の半導体装置において、 前記内部回路のテスト時は、前記第２電圧より高い電位
    の第４電圧を印加して、前記内部回路の動作がテストさ
    れることを特徴とする半導体装置。
13. 【請求項１３】 第１電圧で動作する外部インタフェー
    ス回路と、前記第１電圧より低い電位の第２電圧で動作
    する内部回路とからなり、前記第１電圧を前記第２電圧
    に降圧する降圧回路を遮断するためのＭＯＳトランジス
    タを有する半導体装置のテスト方法であって、 前記内部回路のテスト時に、前記ＭＯＳトランジスタに
    より前記降圧回路を遮断し、前記第２電圧より高い電位
    の第４電圧を外部から印加して、前記内部回路の動作を
    テストすることを特徴とする半導体装置のテスト方法。
14. 【請求項１４】 請求項１３記載の半導体装置のテスト
    方法において、 前記内部回路のテスト時は、前記内部回路の動作モード
    を設定するモード設定用外部端子に接続されるテスト装
    置からテストモードを設定することを特徴とする半導体
    装置のテスト方法。