KR20020084446A - 전압 인터페이스 회로를 구비한 반도체 집적 회로 장치 - Google Patents

전압 인터페이스 회로를 구비한 반도체 집적 회로 장치 Download PDF

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Abstract

여기에 개시되는 반도체 집적 회로 장치는 입력 패드에 연결되는 전압 인터페이스 회로를 포함한다. 상기 전압 인터페이스 회로는 풀업 모드에서 입력 패드를 동작 전압 또는 전원 전압으로 구동한다.

Description

전압 인터페이스 회로를 구비한 반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH VOLTAGE INTERFACE CIRCUIT}
본 발명은 반도체 집적 회로 장치의 입력 회로에 관한 것으로, 구체적으로는 전원 전압보다 높은 입력 전압을 상기 전원 전압보다 낮은 전압으로 변환하는 전압 인터페이스 회로(또는, 입력 회로)를 구비한 반도체 집적 회로 장치에 관한 것이다.
반도체 기술의 빠른 발전으로, 금속-산화물-반도체(Metal-Oxide-Semiconductor, 이하 MOS라 칭함) 반도체 집적 회로 장치는 점차적으로 고집적화되고 있다. 결과적으로, 얇은 구조(fine structure)의 MOS 반도체 집적 회로 장치에 있어서, 게이트 절연막의 두께는 10nm 내지 14nm로 매우 얇다.
그런 까닭에, 게이트 절연막의 절연 파괴(dielectric breakdown)를 방지하기 위해서 그리고 MOS 트랜지스터의 동작 동안에 생성되고 게이트 절연막에 주입된 핫 일렉트론들에 의해서 생기는 게이트 절연막 내의 고정 전하들로 인해서 MOS 트랜지스터의 드레솔드 전압(threshold voltage)의 변화를 방지하기 위해서, 얇은 MOS 반도체 집적 회로 장치에 인가되는 전원 전압은 통상의 MOS 반도체 집적 회로 장치에 인가되는 전원 전압보다 낮게 설정된다.
일반적으로, MOS 반도체 집적 회로 장치의 출력 전압은 전원 전압 전위와 접지 전압 전위 사이의 전위차와 동일하다. 비록 대부분의 경우에 있어서, 입력 회로에 인가되는 입력 신호의 전압이 상기 입력 회로를 동작시키는 전원 전압과 동일하더라도, 도 1에 도시된 바와 같이 다른 전원 전압들(예를 들면, 3.3V 및 5V)에서 동작하는 반도체 집적 회로 장치들(10, 12) 사이의 데이터 전송에 있어서, 하나의 반도체 집적 회로 장치(10)에서 다른 반도체 집적 회로 장치(12)로 출력되는 2진신호(binary signal)(또는 디지털 신호)은, 예를 들면, 일반적으로 0V의 로우 레벨과 5V의 하이 레벨을 갖는다. 그런 까닭에, 얇은 구조를 가지는 MOS 반도체 집적 회로 장치(12)용 전원 전압보다 높은 전압에서 동작하는 반도체 집적 회로 장치(10)의 출력 신호를, 예컨대, MOS 반도체 집적 회로 장치(12)에 인가할 때, 5V의 입력 신호를 MOS 반도체 집적 회로 장치(12)의 동작 전압 또는 전원 전압(예를 들면, 3.3V)을 가지는 신호로 변화하기 위한 입력 회로가 그것 내에 구비되어야 한다.
그러한 기능을 가지는 입력 회로는 "3.3V-5V 전원 인터베이스 입력 회로(3.3V to 5V power interface input circuit)" 또는 "5V-허용 입/출력 회로(5V-tolerant input/output circuit" 라 불린다.
5V 입력 신호를 견딜 수 있는 3.3V 반도체 집적 회로 장치의 전압 인터페이스 회로는 제조 공정과 회로 설계의 두 가지 측면에서 접근이 가능하다.
전자의 경우, 듀얼 게이트 산화막 공정을 사용함으로써 통상의 입력 회로 구조(예를 들면, 일반적인 CMOS 인버터 회로)가 그대로 적용하여 그러한 문제를 해결할 수 있다.
하지만, 제조 비용을 고려할 때, 전자는 제조 비용 증가의 원인이 된다. 단일 두께의 게이트 산화막을 사용하는 후자의 경우, 5V 입력 신호를 받아들이는 입력 핀, 입력 단자 또는 입력 패드와 N-채널 MOS 전계 효과 트랜지스터(field effect transistor)(이하, NMOS 트랜지스터라 칭함)을 연결함으로써 그러한 문제점이 해결될 수 있다.
도 2는 종래 기술에 따른 반도체 집적 회로 장치의 고전압 인터페이스 회로를 보여주는 회로도이다.
고전압 인터페이스 회로는 입력 패드(14)와 내부 로직 사이에 형성되는 전류 통로 및 전원 전압(VDD) 또는 동작 전압에 연결되는 게이트 전극을 갖는 NMOS 트랜지스터(MN1)와, 전원 전압(VDD)과, 내부 로직에 연결되는, NMOS 트랜지스터(MN1)의 전류 전극 사이에 형성되는 전류 통로 및 접지 전압(GND)에 연결되는 게이트 전극을 갖는 PMOS 트랜지스터(MP1)를 포함한다. 입력 패드(14)에 인가되는, 전원 전압(VDD)보다 높은, 고전압이 NMOS 트랜지스터(MN1)에 의해서 "VDD-Vth"(Vth는 NMOS 트랜지스터의 문턱 전압을 나타냄)으로 변환되고, 그렇게 변환된 전압은 내부 로직에 인가된다.
5V 반도체 집적 회로 장치(10)에서 3.3V 반도체 집적 회로 장치(12)로 데이터 신호가 전달되는 도중에 신호 전송이 일시적으로 차단될 수 있다.
이때, 도 2에 도시된 입력 패드(14)는 플로팅 상태가 된다. 플로팅 상태 이전에 입력 패드(14)에 5V의 하이 레벨이 인가된다고 가정하자.
이러한 가정에 의하면, 입력 패드(14) 상의 전압(이하 "패드 전압"이라 약칭함)은 "VDD-Vth"이 된다.
왜냐하면, 입력 패드(14)가 NMOS 트랜지스터(MN1)를 통해 PMOS 트랜지스터(MP1)에 의해서 구동되기 때문이다.
즉, 입력 패드(14)가 플로팅 상태가 될 때, 패드 전압(Vpad)은 (VDD-Vth)이 된다.
입력 패드(14)가 플로팅 상태가 되고 PMOS 트랜지스터(MP1)에 의해서 (VDD-Vth)로 구동되는 경우 (이후, 이러한 동작 상태를 "풀업 모드(pull-up mode)"라 칭함), 입력 패드(14)로 데이터 신호를 전송하는 반도체 집적 회로 장치에서는 누설 전류가 생길 수 있다.
그러므로, 입력 패드(14)가 플로팅 상태가 될 때 그러한 문제점을 방지하기 위해서는, 입력 패드(14)가 전원 전압(VDD)으로 구동되는 것이 바람직하다.
본 발명의 목적은 풀업 모드에서 입력 패드를 전원 전압까지 충분히 구동할 수 있는 전압 인터페이스 회로를 구비한 반도체 집적 회로 장치를 제공하는 것이다.
도 1은 다른 동작 전압을 사용하는 집적 회로 장치들을 보여주는 블럭도;
도 2는 종래 기술에 따른 반도체 집적 회로 장치의 전압 인터페이스 회로를 보여주는 회로도;
도 3은 본 발명에 따른 반도체 집적 회로 장치의 전압 인터페이스 회로를 보여주는 블럭도;
도 4는 도 3에 도시된 가변 전압 발생기의 바람직한 실시예를 보여주는 회로도; 그리고
도 5는 도 3에 도시된 전압 검출기 및 신호 발생기의 바람직한 실시예를 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 전압 인터페이스 회로120 : 가변 전압 발생기
140 : 전압 검출기160 : 신호 발생기
(구성)
상술한 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 집적 회로 장치는 패드에 연결되는 제 1 전류 전극, 내부 회로에 연결되는 제 2 전류 전극, 상기 내부 회로에 사용되는 전원 전압에 연결되는 게이트 전극을 갖는 NMOS 트랜지스터를 포함한다.
반도체 집적 회로 장치는 상기 전원 전압에 연결되는 제 1 전류 전극, 상기 패드에 연결되는 제 2 전류 전극, 그리고 제 1 제어 신호를 받아들이도록 연결되는 게이트 전극을 갖는 제 1 PMOS 트랜지스터를 더 포함한다.
반도체 집적 회로 장치는 상기 전원 전압에 연결되는 제 1 전류 전극, 상기NMOS 트랜지스터의 제 2 전류 전극에 연결되는 제 2 전류 전극, 그리고 제 2 제어 신호를 받아들이도록 연결되는 게이트 전극을 갖는 제 2 PMOS 트랜지스터를 더 포함한다. 반도체 집적 회로 장치는 상기 패드의 전압이 상기 전원 전압보다 높은지 의 여부를 검출하여 그 결과로서 검출 신호를 발생하는 전압 검출 회로를 더 포함한다.
반도체 집적 회로 장치는 상기 패드에 연결되고, 상기 검출 신호에 응답하여 배타적으로 활성화되는 상기 제 1 및 제 2 제어 신호들을 발생하는 제어 신호 발생 회로를 더 포함한다.
(작용)
이러한 장치에 의하면, 플로팅 상태에서 입력 패드의 전압이 전원 전압보다 낮아질 때, 입력 패드가 전원 전압까지 충분히 구동될 수 있다.
(실시예)
이하 본 발명에 따른 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.
본 발명의 신규한 반도체 집적 회로 장치는 풀업 모드에서 입력 패드를 동작 전압 또는 전원 전압으로 구동할 수 있는 전압 인터페이스 회로 또는 입력 회로를 포함한다. 즉, 입력 패드가 풀업 모드에서 전원 전압으로 충분히 구동될 수 있다.
여기서, 풀업 모드(pull-up mode)란 입력 패드가 전원 전압보다 높은 고전압을 가진 상태에서 플로팅되는 것을 의미한다.
본 발명에 따른 반도체 집적 회로 장치의 전압 인터페이스 회로는 신호 라인들 또는 버스를 통해 입력 패드에 연결되는 다른 반도체 집적 회로 장치의 동작 전압보다 낮은 동작 전압을 사용한다. 하지만, 본 발명에 따른 반도체 집적 회로 장치가 이것에 제한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에서 사용되는 용어들 "전압 인터페이스 회로" 및 "동작 전압"은 "입력 회로" 및 "전원 전압"과 동일한 의미로 사용된다. 그리고, 본 발명에서 사용되는 용어 "고전압"은 전원 전압보다 높은 전압을 의미한다.
도 3은 본 발명에 따른 반도체 집적 회로 장치의 전압 인터페이스 회로를 보여주는 블럭도이다. 도 3을 참조하면, 전압 인터페이스 회로(100)는 입력 패드(200)와 내부 로직(300) 사이에 연결된다. 전압 인터페이스 회로(100)는 전압 변환용 NMOS 트랜지스터(MN10)와 풀업 트랜지스터로서 동작하는 2개의 PMOS 트랜지스터들(MP10, MP12)를 포함한다. NMOS 트랜지스터(MN10)는 입력 패드(200)와 내부 로직(300) 사이에 형성되는 전류 통로와 전원 전압(VDD)에 연결되는 게이트 전극을 갖는다. NMOS 트랜지스터(MN10)는 입력 패드(200)에 인가되는 고전압을 전원 전압(VDD)보다 낮은 전압(예를 들면, VDD-Vth)(Vth는 NMOS 트랜지스터의 문턱 전압을 나타냄)으로 변환한다.
입력 패드(200)에 연결되는 제 1 전류 전극(드레인/소오스)을 갖는 PMOS 트랜지스터(MP10)는 전원 전압(VDD)에 연결되는 제 2 전류 전극(소오스/드레인)을 갖는다. PMOS 트랜지스터(MP12)는 전원 전압(VDD)과 ND1 노드 사이에 형성되는 전류 통로를 갖는다. PMOS 트랜지스터들(MP10, MP12)은 신호 발생기(160)로부터 출력되는 제어 신호들(PU1, PU2)에 의해서 각각 제어된다.
본 발명에 따른 전압 인터페이스 회로(100)는 가변 전압 발생기(120), 전압 검출기(140) 그리고 신호 발생기(160)를 더 포함한다. 가변 전압 발생기(120)는 입력 패드(200)에 연결되고, 입력 패드(200)의 전압(이하, "패드 전압"이라 칭함)에 따라 가변되는 전압 (이하, "가변 전압"이라 칭함)(VF1)을 발생한다. 예를 들면, 패드 전압이 전원 전압(VDD)보다 높을 때 가변 전압(VF1)은 전원 전압(VDD)이 되고, 패드 전압이 전원 전압(VDD)보다 낮을 때 가변 전압(VF1)은 패드 전압이 된다.
여기서, 가변 전압 발생기(120)로부터 생성되는 가변 전압(VF1)은 PMOS 트랜지스터(MP10)의 벌크 전압으로서 사용된다. 계속해서 도 3을 참조하면, 전압 검출기(140)는 입력 패드(200)에 연결되고, 패드 전압이 전원 전압(VDD)보다 높은 지의 여부를 검출하여 그 결과로서 검출 신호(DET)를 출력한다. 전압 검출기(140)는 패드 전압이 전원 전압(VDD)보다 높을 때 로우 레벨의 검출 신호(DET)를 출력하고, 패드 전압이 전원 전압(VDD)보다 낮을 때 하이 레벨의 검출 신호(DET)를 출력한다. 신호 발생기(160)는 검출 신호(DET)에 응답하여 상기 PMOS 트랜지스터들(MP10, MP12)을 각각 제어하기 위한 제어 신호들(PU1, PU2)을 발생한다.
예를 들면, 패드 전압이 전원 전압(VDD)보다 높을 때, 신호 발생기(160)는 패드 전압을 갖는 하이 레벨의 제어 신호(PU1)와 접지 전압(GND)을 갖는 로우 레벨의 제어 신호(PU2)를 출력하며, 그 결과 PMOS 트랜지스터(MP10)는 턴 오프되고 PMOS 트랜지스터(MP12)는 턴 온된다. 패드 전압이 전원 전압(VDD)보다 낮을 때, 신호 발생기(160)는 접지 전압(GND)을 갖는 로우 레벨의 제어 신호(PU1)와 전원 전압(VDD)을 갖는 하이 레벨의 제어 신호(PU2)를 출력하며, 그 결과 PMOS 트랜지스터(MP10)는 턴 온되고 PMOS 트랜지스터(MP12)는 턴 오프된다.
도 4는 도 3에 도시된 가변 전압 발생기의 바람직한 실시예를 보여주는 회로도이다.
본 발명의 가변 전압 발생기(120)는 2개의 PMOS 트랜지스터들(MP14, MP16)로 구성된다. PMOS 트랜지스터(MP14)는 전원 전압(VDD)과 출력 단자(VF1) 사이에 형성되는 전류 통로 및 패드 전압(VPAD)에 연결되는 게이트 전극을 갖는다. PMOS 트랜지스터(MP16)는 출력 단자(VF1)와 패드 전압(VPAD) 사이에 형성되는 전류 통로 및 전원 전압(VDD)에 연결되는 게이트 전극을 갖는다. 전원 전압(VDD)이 패드 전압(VPAD)보다 낮을 때, PMOS 트랜지스터(MP16)는 턴 온되고 PMOS 트랜지스터 (MP14)는 턴 오프된다. 가변 전압(VF1)은 PMOS 트랜지스터(MP16)를 통해 패드 전압(VPAD)이 된다. 전원 전압(VDD)이 패드 전압(VPAD)보다 높을 때, PMOS 트랜지스터(MP16)는 턴 오프되고 PMOS 트랜지스터 (MP14)는 턴 온된다. 가변 전압(VF1)은 PMOS 트랜지스터(MP14)를 통해 전원 전압(VDD)이 된다.
도 5는 도 3에 도시된 전압 검출기와 신호 발생기의 바람직한 실시예를 보여주는 회로도이다.
본 발명의 전압 검출기(140)는 복수의 다이오드-연결된 MOS트랜지스터들(MN12-MN16), 2개의 NMOS 트랜지스터들(MN18, MN20), MOS 커패시터(CAP), 그리고 PMOS 트랜지스터(MP18)로 구성된다.
다이오드-연결된 MOS 트랜지스터들(MN12-MN16)은 입력 패드(200)와 NMOS 트랜지스터(MN20)의 게이트 전극 사이에 직렬 연결된다. NMOS 트랜지스터(MN20)의 게이트 전극과 접지 전압 사이에는 MOS 커패시터(CAP)가 연결된다. 검출 신호(DET)를 출력하기 위한 출력 단자(ND2)와 접지 전압(GND) 사이에는, NMOS 트랜지스터(MN20)의 전류 통로가 형성된다. PMOS 트랜지스터(MP18)는 전원 전압(VDD)과 출력 단자(ND2) 사이에 형성되는 전류 통로 및 NMOS 트랜지스터(MN18)를 통해 입력 패드(200)에 연결되는 게이트 전극을 갖는다. NMOS 트랜지스터(MN18)의 게이트 전극에는 도 4에 도시된 가변 전압 발생기(120)로부터의 가변 전압(VF1)이 공급된다.
여기서, 상기 다이오드-연결된 MOS 트랜지스터들(MN12-MN16)에 의해서 강하되는 전압은, 예를 들면, 전원 전압(VDD)과 동일하다.
계속해서 도 5를 참조하면, 본 발명의 신호 발생기(160)는 제어 신호들(PU1, PU2)를 각각 출력하기 위한 출력 단자들(ND3, ND4), 3개의 NMOS 트랜지스터들(MN22, MN24, MN26)과 3개의 PMOS 트랜지스터들(MP20, MP22, MP24)로 구성된다. PMOS 트랜지스터(MP20)는 입력 패드(200)와 출력 단자(ND3) 사이에 형성되는 전류 통로 및 전원 전압(VDD)에 연결되는 게이트 전극을 갖는다. PMOS 트랜지스터(MP20)의 벌크 전압으로서 상기 가변 전압 발생기(120)로부터의 가변 전압(VF1)이 사용된다. 상기 검출 신호(DET)에 연결되는 게이트 전극을 갖는 NMOS 트랜지스터(MN22)는 ND5 노드와 접지 전압(GND) 사이에 형성되는 전류 통로를 갖는다. NMOS 트랜지스터(MN24)는 출력 단자(ND3)와 ND5 노드 사이에 형성되는 전류 통로 및 전원 전압(VDD)에 연결되는 게이트 전극을 갖는다. PMOS 트랜지스터들(MP22, MP24)은 전원 전압(VDD)과 출력 단자(ND4) 사이에 직렬 형성되는 전류 통로들을 갖고, NMOS 트랜지스터(MN26)는 출력 단자(ND4)와 접지 전압(GND) 사이에 형성되는 전류 통로를 갖는다. PMOS 트랜지스터(MP22)의 게이트 전극은 출력 단자(ND3)에 연결되고, PMOS 및 NMOS 트랜지스터들(MP24, MN26)의 게이트 전극들은 ND5 노드에 공통으로 연결된다.
본 발명에 있어서, 풀업 트랜지스터로서 동작하는 PMOS 트랜지스터(MP10)와 신호 발생기(160)의 PMOS 트랜지스터(MP20)의 벌크 전압으로서 가변 전압(VF1)이 사용되는 이유는 입력 패드(200)에 전원 전압(VDD)보다 높은 레벨의 전압이 인가될 경우 발생할 수 있는 내부 다이오드의 턴-온 문제를 방지하기 위함이다.
본 발명에 따른 반도체 집적 회로 장치의 동작이 참조 도면들 도 3 내지 도 5에 의거하여 이하 상세히 설명된다.
본 발명의 반도체 집적 회로 장치에 구현되는 전압 인터페이스 회로(100)는, 일반적인 전압 인터페이스 회로 또는 입력 회로와 마찬가지로, 입력 패드(200)에 인가되는 고전압을 전원 전압(VDD)보다 낮은 전압으로 변환하는 기능을 수행한다.
뿐만 아니라, 고전압을 갖는 입력 패드(200)가 플로팅되는 경우 또는 풀업 모드시에, 전압 인터페이스 회로(100)는 입력 패드(200)를 전원 전압(VDD)까지 충분히 구동할 수 있다. 좀 더 구체적으로 설명하면 다음과 같다.
임의의 데이터 신호가 다른 집적 회로 장치로부터 입력 패드(200)에 인가되는 도중에, 데이터 신호의 전송이 중단될 수 있다. 플로팅 상태에서, 입력 패드(200)가 고전압을 갖는다고 가정하자.
이러한 가정에 따르면, 패드 전압(VPAD)이 전원 전압(VDD)보다 높기 때문에, 가변 전압 발생기(120)로부터 출력되는 가변 전압(VF1)은 패드 전압(VPAD)이 된다.
전압 검출기(140)에 있어서, PMOS 트랜지스터(MP18)의 게이트 전압은 NMOS 트랜지스터(MN18)를 통해 (VPAD-Vth) 전압이 되며, 이는 NMOS 트랜지스터(MN18)의 게이트 전압이 패드 전압(VPAD)과 동일한 레벨의 가변 전압(VF1)이 되기 때문이다.
그러므로, PMOS 트랜지스터(MP18)는 턴 오프된다. 이와 동시에, NMOS 트랜지스터(MN20)의 게이트 전압은 다이오드-연결된 NMOS 트랜지스터들(MN12-MN16)을 통해 (VPAD-VDD) 전압이 되고, NNMOS 트랜지스터(MN20)는 턴 온된다. 이는 패드 전압(VPAD)과 전원 전압(VDD) 사이의 전압차가 접지 전압보다 높기 때문이다.
따라서, 전압 검출기(140)의 출력 단자(ND2)는 NMOS 트랜지스터(MN20)를 통해 접지된다. 즉, 전압 검출기(140)는 로우 레벨의 검출 신호(DET)를 출력한다.
신호 발생기(160)에 있어서, PMOS 트랜지스터(MP20)의 소오스 전압(VPAD)이 그것의 게이트 전압(VDD)보다 높기 때문에, PMOS 트랜지스터(MP20)는 턴 온되고 입력 패드(200)의 전압이 출력 단자(ND3)로 전달된다. NMOS 트랜지스터(MN22)가 로우레벨의 검출 신호(DET)에 의해서 턴 오프되기 때문에, ND5 노드에는 NMOS 트랜지스터(MN24)를 통해 출력 단자(ND3)의 패드 전압(VPAD)이 전달된다.
이러한 동작의 결과로서, PMOS 트랜지스터들(MP22, MP24)는 턴 오프되는 반면에, NMOS 트랜지스터(MN26)는 턴 온된다. 따라서, 패드 전압(VPAD)을 갖는 제어 신호(PU1)가 출력 단자(ND3)로부터 출력되고, 접지 전압(GND)을 갖는 제어 신호(PU2)가 출력 단자(ND4)로부터 출력된다.
결론적으로, PMOS 트랜지스터(MP10)는 완전히 턴 오프되며, 입력 패드(200)에 유입된 높은 전압으로부터 보호될 수 있다. PMOS 트랜지스터(MP12)는 턴 온되며, 입력 패드(200)는 PMOS 트랜지스터(MP12)에 의해서 (VDD-Vth) 전압 (Vth는 NMOS 트랜지스터-MN10-의 문턱 전압을 나타냄)까지 구동될 것이다. 입력 패드(200)의 전압이 전원 전압(VDD)보다 낮아지기 때문에, 가변 전압 발생기(120)로부터 출력되는 가변 전압(VF1)은 전원 전압(VDD)이 된다. 전압 검출기(140)에 있어서, 전압 검출기(140)의 NMOS 트랜지스터(MN20)는 턴 오프되고 그것의 PMOS 트랜지스터(MP18)는 턴 온된다. 좀 더 구체적으로는, 패드 전압(VPAD)이 다이오드-연결된 NMOS 트랜지스터들(MN12-MN16)에 의해서 전원 전압(VDD)만큼 강하되기 때문에, NMOS 트랜지스터(MN20)의 게이트 전압은 접지 전압(GND) 또는 그 보다 낮은 전압이 된다.
즉, NMOS 트랜지스터(MN20)는 턴 오프된다. PMOS 트랜지스터(MP18)의 게이트 전압이 대략 (VDD-Vth) 전압이 되고 NMOS 트랜지스터의 문턱 전압이 PMOS 트랜지스터의 문턱 전압보다 높기 때문에, PMOS 트랜지스터(MP18)는 약하게 턴 온된다. 따라서, 출력 단자(ND2)로부터 하이 레벨의 검출 신호(DET)가 출력된다.
신호 발생기(160)에 있어서, 게이트가 전원 전압(VDD)에 연결되어 있는 PMOS 트랜지스터(MP20)는 턴 오프된다. NMOS 트랜지스터(MN22)는 전원 전압(VDD)을 갖는 검출 신호(DET)에 의해서 턴 온되고, ND5 노드는 턴 온된 트랜지스터(MN22)를 통해 접지된다. 마찬가지로, 출력 단자(ND3)의 전압은 NMOS 트랜지스터(MN24)를 통해 접지 전압(GND)이 된다. 이러한 동작의 결과로서, PMOS 트랜지스터들(MP22, MP24)는 턴 온되는 반면에, NMOS 트랜지스터(MN26)는 턴 오프된다.
따라서, 접지 전압(GND)을 갖는 제어 신호(PU1)가 출력 단자(ND3)로부터 출력되고, 전원 전압(VDD)을 갖는 제어 신호(PU2)가 출력 단자(ND4)로부터 출력된다.
결론적으로, 접지 전압(GND)의 제어 신호(PU1)에 의해서 PMOS 트랜지스터(MP10)가 턴 온되고, 전원 전압(VDD)의 제어 신호(PU2)에 의해서 PMOS 트랜지스터(MP12)가 턴 오프되기 때문에, 입력 패드(200)는 PMOS 트랜지스터(MP10)에 의해서 전원 전압(VDD)까지 구동될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 풀업 모드에서 입력 패드가 전원 전압까지 충분히 구동될 수 있다.

Claims (25)

  1. 패드와 내부 회로 사이에 연결되고, 상기 패드에 인가되는 입력 전압을 상기 내부 회로의 동작 전압보다 낮은 전압으로 변환하는 전압 변환 트랜지스터와;
    상기 동작 전압과 상기 패드 사이에 연결되는 제 1 풀업 트랜지스터와;
    상기 전압 변환 트랜지스터와 상기 내부 회로 사이의 접속 노드 및 상기 동작 전압 사이에 연결되는 제 2 풀업 트랜지스터와; 그리고
    상기 패드가 플로팅 상태일 때, 상기 제 1 및 제 2 풀업 트랜지스터들이 상기 패드 상의 전압에 따라 배타적으로 동작하도록 상기 제 1 및 제 2 풀업 트랜지스터들을 제어하는 제어 회로를 포함하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 풀업 트랜지스터들 각각은 PMOS 트랜지스터로 구성되는 반도체 집적 회로 장치.
  3. 제 2 항에 있어서,
    상기 제어 회로는 상기 패드 상의 전압을 검출하여 상기 제 1 및 제 2 풀업 트랜지스터들 각각을 제어하기 위한 제 1 및 제 2 제어 신호들을 발생하되, 상기 제 1 및 제 2 제어 신호들은 배타적으로 활성화되는 반도체 집적 회로 장치.
  4. 제 2 항에 있어서,
    상기 플로팅 상태의 패드의 전압이 상기 동작 전압보다 높을 때, 상기 제어 회로는 상기 제 1 풀업 트랜지스터를 비활성화시키고 상기 제 2 풀업 트랜지스터를 활성화시키는 반도체 집적 회로 장치.
  5. 제 2 항에 있어서,
    상기 플로팅 상태의 패드의 전압이 상기동작 전압보다 낮을 때, 상기 제어 회로는 상기 제 1 풀업 트랜지스터를 활성화시키고 상기 제 2 풀업 트랜지스터를 비활성화시키는 반도체 집적 회로 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제어 회로는 상기 동작 전압이 상기 패드의 전압보다 높은 지의 여부에 따라 가변 가능한 전압을 발생하는 가변 전압 발생기를 포함하며, 상기 가변 가능한 전압은 상기 제 1 풀업 트랜지스터의 벌크 전압으로 사용되는 반도체 집적 회로 장치.
  7. 제 6 항에 있어서,
    상기 제어 회로는
    상기 패드의 전압 및 상기 가변 가능한 전압을 받아들이고, 상기 패드의 전압이 상기 동작 전압보다 높은지 의 여부를 나타내는 검출 신호를 발생하는 전압검출기와; 그리고
    상기 패드에 연결되고, 상기 검출 신호에 응답하여 상기 제 1 및 제 2 제어 신호들을 발생하는 신호 발생기를 포함하는 반도체 집적 회로 장치.
  8. 제 7 항에 있어서,
    상기 가변 전압 발생기는 제 1 및 제 2 PMOS 트랜지스터들로 구성되고, 상기 제 1 PMOS 트랜지스터는 상기 동작 전압과 상기 가변 가능한 전압 사이에 형성되는 전류 통로 및 상기 패드에 연결된 게이트 전극을 가지며, 상기 제 2 PMOS 트랜지스터는 상기 패드와 상기 가변 가능한 전압 사이에 형성되는 전류 통로 및 상기 동작 전압에 연결된 게이트 전극을 갖는 반도체 집적 회로 장치.
  9. 제 7 항에 있어서,
    상기 전압 검출기는 상기 패드의 전압이 상기 동작 전압보다 높을 때 로우 레벨의 검출 신호를 출력하고, 상기 패드의 전압이 상기 동작 전압보다 낮을 때 하이 레벨의 검출 신호를 출력하는 반도체 집적 회로 장치.
  10. 제 9 항에 있어서,
    상기 전압 검출기는 상기 검출 신호를 출력하기 위한 출력 단자와;
    상기 패드와 노드 사이에 직렬 연결되는 복수 개의 다이오드-연결된 MOS 트랜지스터들과;
    상기 노드와 접지 전압 사이에 연결되는 커패시터와;
    상기 동작 전압과 상기 출력 단자 사이에 형성되는 전류 통로를 갖는 PMOS 트랜지스터와;
    상기 패드와 상기 PMOS 트랜지스터의 게이트 전극 사이에 형성된 전류 통로 및 상기 가변 가능한 전압에 연결된 게이트 전압을 갖는 제 1 NMOS 트랜지스터와; 그리고
    상기 전압 검출기의 출력 단자와 상기 접지 전압 사이에 형성된 전류 통로 및 상기 노드에 연결되는 게이트 전극을 갖는 제 2 NMOS 트랜지스터를 포함하는 반도체 집적 회로 장치.
  11. 제 10 항에 있어서,
    상기 동작 전압은 상기 다이오드-연결된 MOS 트랜지스터들의 문턱 전압들의 합과 같은 반도체 집적 회로 장치.
  12. 제 7 항에 있어서,
    상기 신호 발생기는 상기
    제 1 제어 신호를 출력하기 위한 제 1 출력 단자와;
    상기 제 2 제어 신호를 출력하기 위한 제 2 출력 단자와;
    상기 패드와 상기 제 1 출력 단자 사이에 형성되는 전류 통로 및 상기 동작 전압에 연결되는 게이트 전극을 갖는 제 1 PMOS 트랜지스터와;
    소정 노드와 접지 전압 사이에 형성되는 전류 통로 및 상기 검출 신호를 받아들이도록 연결되는 게이트 전극을 갖는 제 1 NMOS 트랜지스터와;
    상기 제 1 출력 단자와 상기 노드 사이에 형성되는 전류 통로 및 상기 동작 전압에 연결되는 게이트 전극을 갖는 제 2 NMOS 트랜지스터와;
    상기 제 2 출력 단자와 상기 접지 전압 사이에 형성되는 전류 통로 및 상기 노드에 연결되는 게이트 전극을 갖는 제 3 NMOS 트랜지스터와; 그리고
    상기 동작 전압과 상기 제 2 출력 단자 사이에 직렬 연결되는 전류 통로들을 갖는 제 2 및 제 3 PMOS 트랜지스터들을 포함하고, 상기 제 2 및 제 3 PMOS 트랜지스터들 각각은 상기 제 1 출력 단자와 상기 노드에 각각 연결되는 게이트 전극들을 갖는 반도체 집적 회로 장치.
  13. 제 12 항에 있어서,
    상기 가변 전압 발생기로부터의 가변 가능한 전압은 상기 제 1 PMOS 트랜지스터의 벌크 전압으로 사용되는 반도체 집적 회로 장치.
  14. 제 13 항에 있어서,
    상기 패드의 전압이 상기 동작 전압보다 높을 때, 상기 제 1 제어 신호는 상기 패드의 전압을 갖는 하이 레벨이 되고 상기 제 2 제어 신호는 상기 접지 전압을 갖는 로우 레벨이 되는 반도체 집적 회로 장치.
  15. 제 13 항에 있어서,
    상기 패드의 전압이 상기 동작 전압보다 낮을 때, 상기 제 1 제어 신호는 상기 접지 전압을 갖는 로우 레벨이 되고 상기 제 2 제어 신호는 상기 동작 전압을 갖는 하이 레벨이 되는 반도체 집적 회로 장치.
  16. 패드에 연결되는 제 1 전류 전극, 내부 회로에 연결되는 제 2 전류 전극, 상기 내부 회로에 사용되는 전원 전압에 연결되는 게이트 전극을 갖는 NMOS 트랜지스터와;
    상기 전원 전압에 연결되는 제 1 전류 전극, 상기 패드에 연결되는 제 2 전류 전극, 그리고 제 1 제어 신호를 받아들이도록 연결되는 게이트 전극을 갖는 제 1 PMOS 트랜지스터와;
    상기 전원 전압에 연결되는 제 1 전류 전극, 상기 NMOS 트랜지스터의 제 2 전류 전극에 연결되는 제 2 전류 전극, 그리고 제 2 제어 신호를 받아들이도록 연결되는 게이트 전극을 갖는 제 2 PMOS 트랜지스터와;
    상기 패드의 전압이 상기 전원 전압보다 높은지 의 여부를 검출하여 그 결과로서 검출 신호를 발생하는 전압 검출 회로와; 그리고
    상기 패드에 연결되고, 상기 검출 신호에 응답하여 배타적으로 활성화되는 상기 제 1 및 제 2 제어 신호들을 발생하는 제어 신호 발생 회로를 포함하는 반도체 집적 회로 장치.
  17. 제 16 항에 있어서,
    상기 동작 전압이 상기 패드의 전압보다 높은 지의 여부에 따라 가변 가능한 전압을 발생하는 가변 전압 발생 회로를 더 포함하며, 상기 가변 가능한 전압은 상기 제 1 PMOS 트랜지스터의 벌크 전압으로 사용되는 반도체 집적 회로 장치.
  18. 제 17 항에 있어서,
    상기 가변 전압 발생 회로는 제 3 및 제 4 PMOS 트랜지스터들로 구성되고, 상기 제 3 PMOS 트랜지스터는 상기 전원 전압과 상기 가변 가능한 전압 사이에 형성되는 전류 통로 및 상기 패드에 연결된 게이트 전극을 가지며, 상기 제 4 PMOS 트랜지스터는 상기 패드와 상기 가변 가능한 전압 사이에 형성되는 전류 통로 및 상기 전원 전압에 연결된 게이트 전극을 갖는 반도체 집적 회로 장치.
  19. 제 16 항에 있어서,
    상기 전압 검출 회로는 상기 패드의 전압이 상기 전원 전압보다 높을 때 로우 레벨의 검출 신호를 출력하고, 상기 패드의 전압이 상기 전원 전압보다 낮을 때 하이 레벨의 검출 신호를 출력하는 반도체 집적 회로 장치.
  20. 제 19 항에 있어서,
    상기 전압 검출 회로는 상기 검출 신호를 출력하기 위한 출력 단자와; 상기 패드와 노드 사이에 직렬 연결되는 복수 개의 다이오드-연결된 MOS 트랜지스터들과; 상기 노드와 접지 전압 사이에 연결되는 커패시터와; 상기 전원 전압과 상기 출력 단자 사이에 형성되는 전류 통로를 갖는 제 5 PMOS 트랜지스터와; 상기 패드와 상기 제 5 PMOS 트랜지스터의 게이트 전극 사이에 형성된 전류 통로 및 상기 가변 가능한 전압에 연결된 게이트 전압을 갖는 제 1 NMOS 트랜지스터와; 그리고 상기 전압 검출기의 출력 단자와 상기 접지 전압 사이에 형성된 전류 통로 및 상기 노드에 연결되는 게이트 전극을 갖는 제 2 NMOS 트랜지스터를 포함하는 반도체 집적 회로 장치.
  21. 제 20 항에 있어서,
    상기 다이오드-연결된 MOS 트랜지스터들의 문턱 전압들의 합은 상기 전원 전압과 같은 반도체 집적 회로 장치.
  22. 제 16 항에 있어서,
    상기 신호 발생 회로는 상기 제 1 제어 신호를 출력하기 위한 제 1 출력 단자와; 상기 제 2 제어 신호를 출력하기 위한 제 2 출력 단자와; 상기 패드와 상기 제 1 출력 단자 사이에 형성되는 전류 통로 및 상기 전원 전압에 연결되는 게이트 전극을 갖는 제 5 PMOS 트랜지스터와; 소정 노드와 접지 전압 사이에 형성되는 전류 통로 및 상기 검출 신호를 받아들이도록 연결되는 게이트 전극을 갖는 제 1 NMOS 트랜지스터와; 상기 제 1 출력 단자와 상기 노드 사이에 형성되는 전류 통로 및 상기 전원 전압에 연결되는 게이트 전극을 갖는 제 2 NMOS 트랜지스터와; 상기제 2 출력 단자와 상기 접지 전압 사이에 형성되는 전류 통로 및 상기 노드에 연결되는 게이트 전극을 갖는 제 3 NMOS 트랜지스터와; 그리고 상기 전원 전압과 상기 제 2 출력 단자 사이에 직렬 연결되는 전류 통로들을 갖는 제 6 및 제 7 PMOS 트랜지스터들을 포함하고, 상기 제 6 및 제 7 PMOS 트랜지스터들 각각은 상기 제 1 출력 단자와 상기 노드에 각각 연결되는 게이트 전극들을 갖는 반도체 집적 회로 장치.
  23. 제 22 항에 있어서,
    상기 가변 전압 발생 회로로부터의 가변 가능한 전압은 상기 제 5 PMOS 트랜지스터의 벌크 전압으로 사용되는 반도체 집적 회로 장치.
  24. 제 23 항에 있어서,
    상기 패드의 전압이 상기 동작 전압보다 높을 때, 상기 제 1 제어 신호는 상기 패드의 전압을 갖는 하이 레벨이 되고 상기 제 2 제어 신호는 상기 접지 전압을 갖는 로우 레벨이 되는 반도체 집적 회로 장치.
  25. 제 23 항에 있어서,
    상기 패드의 전압이 상기 동작 전압보다 낮을 때, 상기 제 1 제어 신호는 상기 접지 전압을 갖는 로우 레벨이 되고 상기 제 2 제어 신호는 상기 동작 전압을 갖는 하이 레벨이 되는 반도체 집적 회로 장치.
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