JPH11234117A

JPH11234117A - 多数の供給電圧に対処するプログラマブル・バイアスを有する出力バッファおよびその方法

Info

Publication number: JPH11234117A
Application number: JP10341989A
Authority: JP
Inventors: Hector Sanchez; ヘクター・サンチェス; Carmine Nicoletta; カーミン・ニコレッタ; Joshua Siegel; ジョシュア・シーゲル; Jose Alvarez; ジョーズ・アルバーツ
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1997-12-09
Filing date: 1998-12-01
Publication date: 1999-08-27
Anticipated expiration: 2018-12-01
Also published as: US5917358A; JP3590535B2

Abstract

(57)【要約】【課題】ゲート酸化物に損傷を与えることなく、異な
る電圧範囲間のインターフェースを行う出力バッファを
提供する。【解決手段】出力バッファ（１００）は、一方の電圧
範囲から第２の電圧範囲に入力信号を変換する。第２の
電圧範囲は、第１の範囲と同一でもよく、あるいはそれ
よりも大きくてもよい。いくつかの方法の１つによっ
て、特定の範囲をプログラムすることが可能である。こ
の特徴によって、出力バッファは、２つの電圧範囲との
両立を必要とするデバイスにおける使用に特に適したも
のとする。出力バッファは、バイアス発生器（１１０）
を用いて、その種々のトランジスタのゲート酸化物間の
電圧を、第１の電圧範囲と一致するレベルに制限する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気回路に関し、
更に特定すれば、ディジタル出力バッファ回路に関する
ものである。

【０００２】

【従来の技術】半導体技術は継続的に発展し、最先端の
半導体では、トランジスタ・サイズの幾何学的形状が縮
小し、電圧源用の電圧が低下している。今や、非常に薄
いゲート酸化物材料によって、更に小型化されたトラン
ジスタが製造されるようになっている。その結果、かか
るトランジスタの誘電体ブレークダウン電圧が低下して
いる。このため、電圧源の低下は、電力消費を削減する
ために望ましく、しかも非常に薄いゲート酸化物材料の
損傷を回避するために必要でもある。また、電圧源は、
たとえ直接トランジスタに影響を与えないとしても、利
点に成り得る。電圧源の低下によって、それが接続され
るトランジスタの寿命が延びる。一方、最先端の半導体
製品に結合される他の半導体製品には、未だブレークダ
ウン電圧がかなり高いデバイスを有し、より高い供給電
圧を用いているものもある。

【０００３】長年にわたり、半導体設計者は、供給電圧
の種々のレベル間の変換という問題に対処してきた。例
えば、技術がＴＴＬ(Transistor to Transistor Logic)
からＭＯＳ（金属酸化物シリコン）技術に移転した際、
ＴＴＬおよびＭＯＳ技術間で、電圧レベルをシフトする
必要があった。加えて、供給電圧が１５ボルトから５ボ
ルトへ、更に３ボルトへと徐々に低下するに連れて、設
計者は、異なる電圧系統間で動作可能なインターフェー
ス回路を作成した。しかしながら、これらの設計は、そ
の殆どが単にある電圧で動作する一方のシステムと、異
なる電圧で動作する第２のシステムとの間でインターフ
ェースを可能とするという問題に照準を当てたものであ
った。かかるシステムは、典型的に、電圧が高い方のシ
ステムによって、トランジスタのブレークダウン電圧が
脅かされることに対処するという課題がなかった。

【０００４】

【発明が解決しようとする課題】最先端のマイクロプロ
セッサと共に動作するチップや集積回路には、メモリ，
メモリ・コントローラ，およびその他の周辺素子のよう
に、多くのものがある。しかしながら、かかる周辺素子
およびメモリでは、マイクロプロセッサのような迅速さ
でその供給電圧が変更されることも、その電圧レベルが
低下させることもなかった。マイクロプロセッサのよう
な、最先端の集積回路よりもかなり電圧が高い周辺回路
間でインターフェースを可能にする際、設計者は、しば
しば、整バイアス技法(well biasing technique)を用い
て、集積回路に意図した供給電圧よりも大幅に高い電圧
信号を当該集積回路が受信するときの衝撃を最少に抑え
ようとする。用いられる整バイアス技法は、回路内の出
力ノードから出力段の電源への電荷の漏れを防止する。
従来の回路は、典型的に、より高い電圧レベルを受信
し、それよりも低い電圧レベルで動作するシステムにお
いてこれらの電圧レベルを使用するように対処するもの
であった。しかしながら、かかるシステムは、典型的
に、薄いゲート酸化物によるトランジスタの損傷につい
て考慮しておらず、またそれを補償する必要もなかっ
た。技術が発展するに連れて、トランジスタ間に許容さ
れる最大電圧が、出力バスに対する供給電圧の低下より
も格段に速く低下していった。その結果、出力バスにお
ける非常に高い供給電圧とインターフェースする場合
に、トランジスタおよびトランジスタ・ゲート酸化物の
保全性(integrity)を保証することが可能な回路および
方法が必要となっている。

【０００５】本発明の特徴および利点は、添付図面と関
連付けた以下の詳細な説明から更に明白に理解されよ
う。図面において、同様の参照番号は、同様のおよび対
応する部分を引用するものとする。

【０００６】

【発明の実施の形態】図１は、本発明の一実施例によ
る、出力バッファ１００のブロック図を示す。出力バッ
ファ１００は、一方の電圧範囲から第２の電圧範囲に入
力信号を変換する。出力バッファ１００は、ディジタル
回路の周辺素子，または出力パッドに有利に用いること
ができる。第２の電圧範囲は、第１の範囲と同一でもよ
く、あるいはそれよりも高くてもよい。特定の範囲は、
いくつかの手段の１つによってプログラム可能である。
この特徴は、出力バッファ１００を、２つの電圧範囲と
の両立を必要とするデバイスにおける使用に特に適した
ものとする。通常、出力バッファは、高い方の電圧範囲
に耐えなければならない。出力バッファが高い方の電圧
範囲に耐えることができない場合、そのトランジスタ
は、製品寿命の全域にわたって信頼性が低いものとなっ
てしまう。しかしながら、出力バッファ１００は、第１
の電圧範囲即ち低い方の電圧範囲のみに耐えればよいト
ランジスタを用いて製造される。出力バッファ１００の
設計は、バイアス回路を用いて、その種々のトランジス
タのゲート酸化物間の電圧を、第１の電圧範囲と一致す
るレベルに制限する。この制限により、出力バッファ１
００はその寿命全体にわたって正しく動作することが可
能となる。

【０００７】引き続き図１を参照して、入力段１０２
は、制御信号ENABLE_1.8，ENABLE，データ入力DATA_I
N，および３つの電圧源、接地(GND)，Ｖ_DD，ＯＶ_DDを受
信する。また、入力段１０２は、３つのバイアス電圧TR
ISTATE_2.5，N_BIAS，P_BIASも受信する。入力段１０２
は、２つの制御信号P_DRIVER，N_DRIVERを発生する。出
力段１０４は、制御信号P_DRIVER，N_DRIVERおよび３つ
の電圧源、接地(GND)，Ｖ_D _D，ＯＶ_DDを受信する。ま
た、出力段１０４は、２つのバイアス電圧N_BIAS，P_BI
ASも受信する。出力段１０４は、データ出力信号DATA_O
UTを発生する。DATA_OUTはパッド１０６に接続されてい
る。種々の制御信号をバイアス発生器１１０に送出する
前に、デコーダ１０８がこれらを処理する。バイアス発
生器１１０は、２つのバイアス電圧TRISTATE_2.5，P_BI
ASを発生する。入力段１０２については、図２と関連付
けて以下で更に詳しく説明する。出力段１０４について
は、図３と関連付けて以下で更に詳しく説明する。デコ
ーダ１０８については、図４と関連付けて以下で更に詳
しく説明する。バイアス発生器１１０については、図５
と関連付けて以下で更に詳しく説明する。

【０００８】本発明の一実施例では、接地(GND)とＶ_DD
との差は１．８ボルトである。接地(GND)とＯＶ_DDとの
差は、１．８，２．５，または３．３ボルトである。通
常、Ｖ _DDは、出力バッファ１００の入力に接続されてい
る回路（図示せず）によって用いられる内部電圧レベル
に対応する。典型的に、Ｖ_DDは、これら内部回路の性能
に対して最適化される。半導体プロセス技術者がより速
くより小さなトランジスタを作成するに連れて、Ｖ_DDは
時とともに低下しつつある。逆に、ＯＶ_DDは、外部イン
ターフェースの動作電圧に対応する。典型的に、この電
圧レベルの低下は、内部電圧レベルの低下を遅らせる。
したがって、ＯＶ_DDが周期的にＶ_DDよりも大きくなるこ
とは一般的である。最終的には、ＯＶ_DDは低下してＶ_DD
と等しくなる。

【０００９】出力バッファ１００の動作は、その種々の
動作モードに関して説明することが好都合であろう。種
々の動作モードとは、（１）下位互換モード(backward
compatible mode)、（２）高性能モード、および（３）
中間性能モードである。これら３つのモードの各々は、
データを出力する機能的サブモードと、データを出力し
ない三状態サブモードとを有する。下位互換動作モード
では、出力バッファ１００に接続されている内部回路は
１．８ボルト（Ｖ_DD）で動作する。外部インターフェー
ス（ＯＶ_DD）は、３．３ボルトで動作する。高性能モー
ドでは、内部回路（Ｖ_DD）および外部インターフェース
（ＯＶ_DD）は双方共１．８ボルトで動作する。中間性能
動作モードでは、出力バッファ１００に接続されている
内部回路は１．８ボルト（Ｖ_DD）で動作し、外部インタ
ーフェース（ＯＶ_DD）は２．５ボルトで動作する。CONT
ROL SIGNALS上の論理値の適正な組み合わせによって、
特定のモードがプログラム可能である。

【００１０】図１および図４に示す種々の信号の説明
は、図の動作の理解に役立つであろう。

【００１１】DATA_INは、GNDからＶ_DDまで変化するディ
ジタル論理入力である。論理回路（図示せず）が、この
論理信号を発生する。

【００１２】DATA_OUTは、GNDからＯＶ_DDまで変化する
ディジタル論理出力である。出力段１０４は、この論理
信号を発生する。論理的に、DATA_OUTはDATA_INに等し
い。

【００１３】ENABLE（「CONTROL SIGNALS」の１つ）
は、論理信号である。ENABLEがインアクティブの場合、
出力バッファ１００は高インピーダンス（Ｚ）状態に置
かれる。ENABLEがアクティブの場合、出力バッファは、
以下に述べるように、DATA_OUTを発生する。

【００１４】ENABLE_1.8（「CONTROL SIGNALS」の１
つ）は、論理信号である。ENABLE_1.8およびENABLEがア
クティブの場合、出力バッファ１００はDATA_OUTを発生
する。DATA_OUTは、０ボルトから１．８ボルトまで変化
する。この信号は、以下で述べる高性能モードをアクテ
ィブにする。ENABLE_1.8がインアクティブの場合、出力
バッファ１００は高インピーダンス（Ｚ）状態に置かれ
るか、あるいは他のモードで動作する。

【００１５】ENABLE_2.5（「CONTROL SIGNALS」の１
つ）は、論理信号である。ENABLE_2.5およびENABLEがア
クティブの場合、出力バッファ１００はDATA_OUTを発生
する。DATA_OUTは０ボルトから２．５ボルトまで変化す
る。この信号は、以下で述べる中間性能モードをアクテ
ィブにする。ENABLE_2.5がインアクティブの場合、出力
バッファ１００は高インピーダンス（Ｚ）状態に置かれ
るか、あるいは他のモードで動作する。

【００１６】ENALBE_3.3（「CONTROL SIGNALS」の１
つ）は、論理信号である。ENABLE_3.3およびENABLEがア
クティブの場合、出力バッファ１００はDATA_OUTを発生
する。DATA_OUTは０ボルトから３．３ボルトまで変化す
る。この信号は、以下で述べる下位互換モードをアクテ
ィブにする。ENABLE_3.3がインアクティブの場合、出力
バッファ１００は高インピーダンス（Ｚ）状態に置かれ
るか、あるいは他のモードで動作する。

【００１７】GNDは低電圧源である。

【００１８】N_BIASは、バイアス電圧であり、入力段１
０２内のｎ−型金属酸化物半導体電界効果トランジスタ
（ＭＯＳＦＥＴまたは単にトランジスタ）にバイアスを
かける。図示の実施例では、N_BIASはＶ_DDに接続されて
いる。

【００１９】N_DRIVERは、入力段１０２によって出力さ
れる論理信号である。N_DRIVERはアクティブ・ハイ信号
である。N_DRIVERがアクティブの場合、出力バッファ１
００は、DATA_OUT上にロー論理レベルを発生する。N_DR
IVERがインアクティブの場合、出力バッファ１００は、
高インピーダンス（Ｚ）状態に置かれるか、あるいはハ
イ論理レベルを出力する。信号ENABLEおよびP_DRIVER
は、出力バッファ１００が高インピーダンス（Ｚ）状態
に置かれているのか、あるいはハイ論理レベルを出力す
るのかについて判定を行う。N_DRIVERは０ボルトから
１．８ボルトまで変化する。

【００２０】ＯＶ_DDは、外部インターフェース回路が用
いる高電圧源である。ＯＶ_DDは、外部インターフェース
の技術に応じて、変化することができる。

【００２１】P_BIASは、バイアス電圧であり、入力段１
０２および出力段１０４内にあるｐ−型ＭＯＳＦＥＴに
バイアスをかける。バイアス発生器１１０は、以下で述
べるようにこの電圧を発生する。

【００２２】P_DRIVERは、入力段１０２によって出力さ
れる論理信号である。P_DRIVERは、アクティブ・ロー信
号である。P_DRIVERがアクティブの場合、出力バッファ
１００は、DATA_OUT上にハイ論理レベルを発生する。P_
DRIVERがインアクティブの場合、出力バッファ１００
は、高インピーダンス（Ｚ）状態に置かれるか、あるい
はロー論理レベルを出力する。信号ENABLEおよびN_DRIV
ERは、出力バッファ１００が高インピーダンス（Ｚ）状
態に置かれているのか、あるいはロー論理レベルを出力
するのかについて判定を行う。P_DRIVERは、動作モード
に応じて、１．７ボルトから３．３ボルトまで、０ボル
トから１．８ボルトまで、または１．１ボルトから２．
５ボルトまで変化する。

【００２３】TRISTATE_2.5は、バイアス電圧であり、出
力バッファ１００が中間性能モードの三状態サブモード
に置かれた場合、直ちにP_DRIVERをＯＶ_DDに強制する。
この電圧を発生するのはバイアス発生器１１０である。

【００２４】Ｖ_DDは、出力バッファ１００の入力および
出力バッファ１００に接続されている回路（図示せず）
が用いる高電圧源である。図示の実施例では、Ｖ_DDは
１．８ボルトである。

【００２５】３つの動作モードは多数の技法によって選
択可能である。例えば、製造時に、イネーブル信号を適
正な電圧レベル（接地またはＶ_DD）に接続し、特定のモ
ードを選択することができる。これらの接続を行うに
は、対象のイネーブル信号を正しい電圧レベルに永久的
に結合する、特殊設計のパッケージに集積回路を実装す
る。また、出力バッファ１００のイネーブル信号を、最
終パッケージから露出する１組のピンに接続してもよ
い。システム設計者は、適正な電圧をピンに接続するこ
とによって、動作モードを選択することができる。更
に、出力バッファ１００は、ユーザに見ることができる
レジスタに接続することも可能である。レジスタの内容
は、特定の動作モードを選択することができる。この場
合、ユーザは、ソフトウエア・アプリケーションまたは
オペレーティング・システム（ＯＳ）を通じて、特定の
値をレジスタに書き込むことによってモードを指定する
ことができる。特定のモードの選択は、自動化すること
も可能である。インターフェースの動作電圧を検出する
回路が、そのインターフェース電圧に対応する特定モー
ドを自動的に選択することができる。最初に述べたパッ
ケージのオプションを除いて、これらの技法は各々動的
または静的に行うことができる。動的な実施態様では、
特定のモードを経時的に変化させることも可能である。
静的な実施態様では、特定のモードを１回選択する。更
に、モードの変化は、どの外部ピンに出力バッファが接
続されていたかに応じて行うことも可能である。例え
ば、データ・プロセッサでは、高速キャッシュ専用のあ
るピンに接続されていれば、高性能モードで動作させる
ことが可能である。逆に、標準的なバス・インターフェ
ース専用の他のピンに接続されていれば、下位互換モー
ドで動作させることが可能である。（１）下位互換モード下位互換動作モードでは、出力バッファ１００に接続さ
れている内部回路（Ｖ _DD）は１．８ボルトで動作する。
このモードでは、入力DATA_IN上の信号は、０ボルトか
ら１．８ボルトの範囲を取る(swing)。外部インターフ
ェース（ＯＶ_DD）は３．３ボルトで動作する。外部イン
ターフェース上の信号は、０ボルトから３．３ボルトの
範囲を取る。

【００２６】機能的サブモードでは、ENABLEおよびENAB
LE_3.3はアクティブとなる。逆に、ENABLE_1.8およびEN
ABLE_2.5はインアクティブとなる。バイアス発生器１１
０は、P_BIAS上に第１電圧レベル（１．２ボルト）を発
生し、あるトランジスタのゲート−ソース間／ドレイン
電圧(gate-to-source/drain voltage)を制限し、それら
のゲート誘電体ブレークダウンを超過するのを回避す
る。DATA_IN入力がハイ（Ｖ_DD）の場合、入力段１０２
はP_DRIVERを１．７ボルト（P_BIAS＋Ｖｔｐ)に接続
し、N_DRIVERをGNDに接続する。Ｖｔｐは、ｐ−型ＭＯ
ＳＦＥＴのスレシホルド電圧である。最後に、出力段１
０４はパッド１０６をＯＶ_DDに駆動する。DATA_IN入力
がロー（GND）の場合、入力段１０２はP_DRIVERをＯＶ
_DDに接続し、N_DRIVERをＶ_DDに接続する。出力段１０４
は、パッド１０６をGNDに接続する。尚、P_DRIVERおよ
びN_DRIVER上にある電圧は制限されていることを注記し
ておく。即ち、P_DRIVERは３．３から１．７ボルトまで
変化する。N_DRIVERはGND（０ボルト）から１．８ボル
トまで変化する。これらの制限の結果、ゲート−ソース
間／ドレイン電圧は、ｐ−型ＭＯＳＦＥＴに対しては
２．１ボルト未満となり、ｎ−型ＭＯＳＦＥＴに対して
は１．８ボルト未満となる。

【００２７】三状態サブモードでは、ENABLEはインアク
ティブとなる。バイアス発生器１１０は、P_BIAS上に第
２電圧レベル（１．８ボルト）を発生し、あるトランジ
スタのゲート−ソース間／ドレイン電圧を制限し、それ
らのゲート誘電体ブレークダウンを超過するのを回避す
る。DATA_IN入力には無関係に、入力段１０２は、P_DRI
VERをＯＶ_DDに接続し、N_DRIVERをGNDに接続する。出力
段１０４は、パッド１０６を高インピーダンス（Ｚ）状
態に置く。ここで注記すべきは、P_DRIVERが３．３ボル
トに制限され、N_DRIVERがGND（０ボルト）に制限され
ていることである。パッド１０６上の電圧がGND（０ボ
ルト）から３．３ボルトまで変化すると仮定した場合、
これらの制限の結果、ｐ−型ＭＯＳＦＥＴに対してゲー
ト−ソース間／ドレイン電圧は１．５ボルト未満とな
り、ｎ−型ＭＯＳＦＥＴに対して１．５ボルトのゲート
−ソース間電圧未満となる。

【００２８】出力バッファ１００が三状態モードから出
ると、P_BIASは１．８ボルトから１．２ボルトに変化す
る。（２）高性能モード高性能モードでは、内部回路（Ｖ_DD）および外部インタ
ーフェース（ＯＶ_DD）双方が１．８ボルトで動作する。
このモードでは、入力DATA_IN上の信号および外部イン
ターフェース上の信号は、０ボルトから１．８ボルトま
での範囲を取る。

【００２９】機能的サブモードでは、ENABLEおよびENAB
LE_1.8はアクティブとなる。逆に、ENABLE_2.5およびEN
ABLE_3.3はインアクティブとなる。バイアス発生器１１
０は、P_BIAS上に０ボルトの第３電圧レベルを発生す
る。DATA_IN入力がハイ（Ｖ_DD）の場合、入力段１０２
はP_DRIVERをGND（０ボルト）に接続し、N_DRIVERをGND
に接続する。最後に、出力段１０４は、パッド１０６を
ＯＶ_DD（Ｖ_DDに等しい）に駆動する。DATA_IN入力がロ
ー（GND)の場合、入力段１０２はP_DRIVERをＯＶ_D _D（Ｖ
_DDに等しい）に接続し、N_DRIVERをＶ_DDに接続する。出
力段１０４は、パッド１０６をGNDに駆動する。このモ
ードでは、P_DRIVERおよびN_DRIVER上にある電圧は、
１．８ボルトの範囲を超過しない。

【００３０】三状態サブモードでは、ENABLEはインアク
ティブとなる。バイアス発生器１１０は、P_BIAS上に第
３電圧レベル（０ボルト）を発生し、あるトランジスタ
のゲート−ソース間／ドレイン電圧を制限し、それらの
ゲート誘電体ブレークダウンを超過するのを回避する。
DATA_IN入力には無関係に、入力段１０２はP_DRIVERを
ＯＶ_DD（Ｖ_DDに等しい）に接続し、N_DRIVERをGNDに接
続する。出力段１０４は、パッド１０６を高インピーダ
ンス（Ｚ）状態に置く。ここで注記すべきは、P_DRIVER
が１．８ボルトに制限され、N_DRIVERがGND（０ボル
ト）に制限されることである。パッド１０６上の電圧が
GND（０ボルト）から１．８ボルトまで変化すると仮定
した場合、これらの制限によって、ゲート−ソース間／
ドレイン電圧は、ｐ−型ＭＯＳＦＥＴに対して１．８ボ
ルト未満となり、ｎ−型ＭＯＳＦＥＴに対して１．８ボ
ルト未満となる。（３）中間性能モード中間性能モードでは、出力バッファ１００に接続されて
いる内部回路（Ｖ_DD）は１．８ボルトで動作する。この
モードでは、入力DATA_IN上の信号は、０ボルトから
１．８ボルトの範囲を取る。外部インターフェース（Ｏ
Ｖ_DD）は２．６ボルトで動作する。外部インターフェー
ス上の信号は、０ボルトから２．５ボルトの範囲を取
る。

【００３１】機能的サブモードでは、ENABLEおよびENAB
LE_2.5はアクティブとなる。逆に、ENABLE_1.8およびEN
ABLE_3.3はインアクティブとなる。バイアス発生器１１
０は、P_BIAS上に第４電圧レベル（０．６ボルト）を発
生し、あるトランジスタのゲート−ソース間／ドレイン
電圧を制限し、それらのゲート誘電体ブレークダウンを
超過することを回避する。DATA_IN入力がハイ（Ｖ_DD）
の場合、入力段１０２はP_DRIVERを１．１ボルト（P_BI
AS＋Ｖｔｐ）に接続し、N_DRIVERをGNDに接続する。最
後に、出力段１０４はパッド１０６をＯＶ_DDに駆動す
る。DATA_IN入力がロー（GND ）の場合、入力段１０２
はP_DRIVERをＯＶ_DDに接続し、N_DRIVERをＶ_DDに接続す
る。出力段１０４はパッド１０６をGNDに駆動する。
尚、P_DRIVERおよびN_DRIVER上にある電圧は制限されて
いることを注記しておく。即ち、P_DRIVERは２．５から
１．１ボルトまで変化する。N_DRIVERはGND（０ボル
ト）から１．８ボルトまで変化する。これらの制限の結
果、ゲート−ソース間／ドレイン電圧は、ｐ−型ＭＯＳ
ＦＥＴに対して１．９ボルト未満となり、ｎ−型ＭＯＳ
ＦＥＴに対して１．８ボルト未満となる。

【００３２】三状態サブモードでは、ENABLEはインアク
ティブとなる。バイアス発生器１１０は、P_BIAS上に第
２電圧レベル（１．８ボルト）を発生し、あるトランジ
スタのゲート−ソース間／ドレイン電圧を制限し、それ
らのゲート誘電体ブレークダウンを超過するのを回避す
る。TRISTATE_2.5もアクティブとなる。TRISTATE_2.5
は、（GND＋Ｖｔｐ）即ち約０．５ボルトに等しい電圧
レベルを発生する。DATA_IN入力には無関係に、入力段
１０２はP_DRIVERをＯＶ_DDに接続し、N_DRIVERをGNDに
接続する。出力段１０４は、パッド１０６を高インピー
ダンス（Ｚ）状態に置く。ここで注記すべきは、P_DRIV
ERが２．５ボルトに制限され、N_DRIVERがGND（０ボル
ト）に制限されていることである。パッド１０６上の電
圧がGND（０ボルト）から２．５ボルトまで変化すると
仮定した場合、これらの制限の結果、ゲート−ソース間
／ドレイン電圧は、ｐ−型ＭＯＳＦＥＴに対して２．０
ボルト未満となり、ｎ−型ＭＯＳＦＥＴに対して１．８
ボルト未満となる。

【００３３】出力バッファ１００が三状態モードから出
ると、BIAS_TRISTATE_2.5は０．５ボルトからＶ
_DD（１．８ボルト）に変化する。同時に、P_BIASは１．
８ボルトから０．６ボルトに変化する。

【００３４】図示の実施例では、P_BIASは入力段１０２
および出力段１０４双方に接続されている。他の実施例
では、２つのバイアス発生器を入力段１０２および出力
段１０４に別個に接続することができる。また、N_BIAS
という名称の信号をＶ_DDに接続する。他の実施例では、
１つ以上のバイアス発生器がこれらの信号を発生するこ
とができる。当業者は、この記載と関連付けることによ
って、バイアス発生器の数および独立性を調節し、各用
途に特定の制約に合わせることができよう。

【００３５】図２は、図１に示した入力段１０２の構成
図である。４つのトランジスタ２００，２０２，２０
４，２０６が、ＯＶ_DDとGNDとの間に直列に接続されて
いる。即ち、ｐ−型ＭＯＳＦＥＴ２００の第１電流電極
が電圧源ＯＶ_DDを受信する。トランジスタ２００の第２
電流電極が、ｐ−型ＭＯＳＦＥＴ２０２の第１電流電極
に接続されている。トランジスタ２０２の第２電流電極
が、ｎ−型ＭＯＳＦＥＴ２０４の第１電流電極に接続さ
れている。トランジスタ２０２の制御電極が、電圧P_BI
ASを受信する。トランジスタ２０２の第１電流電極も、
この本体に接続されている。トランジスタ２０４の第２
電流電極が、ｎ−型ＭＯＳＦＥＴ２０６の第１電流電極
に接続されている。トランジスタ２０４の制御電極が、
バイアス電圧N_BIASを受信する。トランジスタ２０６の
第２電流電極が、電圧源GNDを受信する。

【００３６】また、ＯＶ_DDとGNDとの間には、４つのト
ランジスタ２０８，２１０，２１２，２１４も直列に接
続されている。即ち、ｐ−型ＭＯＳＦＥＴ２０８の第１
電流電極が電圧源ＯＶ_DDを受信する。トランジスタ２０
８の第２電流電極が、ｐ−型ＭＯＳＦＥＴ２１０の第１
電流電極に接続されている。トランジスタ２０８の第２
電流電極は、信号P_DRIVERを発生する。トランジスタ２
０８の制御電極が、トランジスタ２００の第２電流電極
に接続されている。トランジスタ２１０の第２電流電極
が、ｎ−型ＭＯＳＦＥＴ２１２の第１電流電極に接続さ
れている。トランジスタ２１０の制御電極が、トランジ
スタ２０２の制御電極に接続され、これによって電圧P_
BIASを受信する。トランジスタ２１０の第１電流電極
は、その本体にも接続されている。トランジスタ２１２
の第２電流電極が、ｎ−型ＭＯＳＦＥＴ２１４の第１電
流電極に接続されている。トランジスタ２１２の第２電
流電極は、信号N_DRIVERを発生する。トランジスタ２１
２の制御電極が、トランジスタ２０４の制御電極に接続
されている。トランジスタ２１４の第２電流電極が、電
圧源GNDを受信する。

【００３７】ｐ−型ＭＯＳＦＥＴ２１６の第１電流電極
が、トランジスタ２０４，２１２の制御電極に接続され
ている。トランジスタ２１６の第２電流電極が、トラン
ジスタ２０６の第１電流電極に接続されている。トラン
ジスタ２１６の制御電極が、トランジスタ２１２の第２
電流電極に接続されている。ＮＡＮＤゲート２１８の第
１入力が、データ入力DATA_INを受信する。ＮＡＮＤゲ
ート２１８の第２入力が、制御信号ENABLEを受信する。
ＮＡＮＤゲート２１８の出力が、トランジスタ２０６の
制御電極，および反転器２２０の入力に接続されてい
る。反転器２２０の出力が、トランジスタ２１４の制御
電極に接続されている。ｐ−型ＭＯＳＦＥＴ２２２の
第１電流電極が、電圧源ＯＶ_DDを受信する。トランジス
タ２２２の第２電流電極が、トランジスタ２００の第２
電流電極に接続されている。トランジスタ２２２の制御
電極が、電圧源Ｖ_DDを受信する。ｐ−型ＭＯＳＦＥＴ２
２４の第１電流電極が、電圧源ＯＶ_DDを受信する。トラ
ンジスタ２２４の第２電流電極が、トランジスタ２０８
の第２電流電極に接続されている。トランジスタ２２４
の制御電極が電圧源Ｖ_DDを受信する。

【００３８】２つのトランジスタ２２６，２２８が、ト
ランジスタ２０２，２０４周囲にバイパス経路を形成す
る。即ち、ｎ−型ＭＯＳＦＥＴ２２６の第１電流電極
が、トランジスタ２０２の第１電流電極に接続されてい
る。トランジスタ２２６の第２電流電極が、ｎ−型ＭＯ
ＳＦＥＴ２２８の第１電流電極に接続されている。トラ
ンジスタ２２６の第２電流電極は、バイアス電圧TRISTA
TE_2.5も受信する。トランジスタ２２８の第２電流電極
が、トランジスタ２０４の第２電流電極に接続されてい
る。トランジスタ２２６の制御電極が、電圧レベルＶ_DD
に接続されている。トランジスタ２２８の制御電極が、
制御信号ENABLE_1.8を受信する。同様に、２つのトラン
ジスタ２３０，２３２が、トランジスタ２１０，２１２
周囲にバイパス経路を形成する。即ち、ｎ−型ＭＯＳＦ
ＥＴ２３０の第１電流電極が、トランジスタ２１０の第
１電流電極に接続されている。トランジスタ２３０の第
２電流電極が、ｎ−型ＭＯＳＦＥＴ２３２の第１電流電
極に接続されている。トランジスタ２３２の第２電流電
極が、トランジスタ２１２の第２電流電極に接続されて
いる。トランジスタ２３０の制御電極が、電圧レベルＶ
_DDに接続されている。トランジスタ２３２の制御電極
が、制御信号ENABLE_1.8を受信する。

【００３９】動作において、トランジスタ２００，２０
６，２０８，２１４は、電圧変換回路を形成する。信号
ENABLE上のアクティブ論理レベルによってイネーブルさ
れたとき、ＮＡＮＤゲート２１８が入力DATA_INを最初
に反転する。トランジスタ２００，２０６は、この入力
の２回目の反転を行う。最後に、トランジスタ２０８，
２１４が、この入力の３回目の反転を行う。出力P_DRIV
ER，N_DRIVERは、入力DATA_INの論理的相補である。出
力P_DRIVER，N_DRIVERは、差電圧レベルを発生するが、
これらの電圧レベルは同じ論理レベルに対応する。更
に、これらの電圧レベルは、内部電圧源GNDおよびＶ_DD
とはその大きさが異なる。信号ENABLE上のインアクティ
ブ論理レベルによってディゼーブルされたとき、出力P_
DRIVER，N_DRIVERはハイ論理レベルに対応する。

【００４０】トランジスタ２０２，２０４，２１０，２
１２は、電圧制限回路を形成する。この電圧制限回路
は、入力段１０２内のトランジスタ上にあるゲート−ソ
ース間／ドレイン電圧が、それらのゲート誘電体ブレー
クダウン電圧を超過しないことを保証する。以下で述べ
るように、入力段１０２も出力段１０４を保護する。図
示の実施例では、ゲート誘電体ブレークダウン電圧は
２．４ボルトである。通常、ｎ−型ＭＯＳＦＥＴ２０
４，２１２は、トランジスタ２０６，２１４を過剰なド
レイン−ゲート間電圧から保護する。同様に、ｐ−型Ｍ
ＯＳＦＥＴ２０２，２１０は、トランジスタ２００，２
０８を過剰なドレイン−ゲート電圧から保護する。

【００４１】DATA_INがローの場合、トランジスタ２０
６，２０４は導通状態となる。したがって、トランジス
タ２０４の第１電流電極はGNDに結合される。トランジ
スタ２０２は、トランジスタ２００の第２電流電極上の
電圧を、（GND＋P_BIAS＋Ｖｔｐ）に等しい値に制限す
る。この電圧レベルは、トランジスタ２０８を導通レベ
ルとし、P_DRIVERをＯＶ_DDに引き上げる。また、トラン
ジスタ２１０も導通し、電圧レベルＯＶ_DDをトランジス
タ２１２の第１電流電極に渡す。トランジスタ２１２
は、N_DRIVER上の電圧を(N_BIAS−Ｖｔｎ）に制限す
る。Ｖｔｎは、ｎ−型ＭＯＳＦＥＴに対するスレシホル
ド電圧である。

【００４２】逆に、DATA_INがハイの場合、トランジス
タ２１４，２１２が導通状態となる。したがって、トラ
ンジスタ２１２の第１電流電極はGNDに結合される。ト
ランジスタ２１０は、P_DRIVER上の電圧を（P_BIAS＋Ｖ
ｔｐ）に等しい値に制限する。この電圧レベルは、トラ
ンジスタ２００を導通状態とし、トランジスタ２０２の
第１電流電極をＯＶ_DDに引き上げる。また、トランジス
タ２０２も導通状態となり、電圧レベルＯＶ_DDをトラン
ジスタ２０４の第１電流電極に渡す。トランジスタ２０
４は、トランジスタ２０６の第１電流電極上の電圧を
（N_BIAS−Ｖｔｎ）に制限する。しかしながら、トラン
ジスタ２１６は、トランジスタ２０６の第１電流電極を
N_BIASに引き上げる。トランジスタ２１６は、トランジ
スタ２０６の第１電流電極がN_BIAS以上に上昇しないこ
とを保証する。

【００４３】出力バッファ１００がイネーブルされてお
らず、かつDATA_INがロー論理レベルに対応する場合、
前述のように動作する。

【００４４】トランジスタ２２６，２２８，２３０，２
３２は、電圧制限回路周囲にバイパス路を形成する。高
性能モードでは、Ｖ_DDおよびＯＶ_DDは双方とも１．８ボ
ルトである。この場合、入力電圧を他の領域に変換する
必要はなく、種々のゲート誘電体を保護する必要もな
い。その結果、トランジスタ２００，２０８双方の第２
電流電極は、トランジスタ２０６，２１４の第１電流電
極にそれぞれ直接接続される。この経路によって、P_DR
IVERはGNDからＯＶ_DDまで最大限変動することが可能と
なる。この電圧範囲が、出力バッファ１００の性能を向
上させることになる。

【００４５】トランジスタ２２２，２２４は、弱いトラ
ンジスタである。これらのトランジスタは、トランジス
タ２００，２０８の第２電流電極によって形成される２
つのノードに、細流電流(trickle current)を供給す
る。トランジスタ２２２，２２４は、トランジスタ２０
２，２１０によって失われた電流を供給することによ
り、トランジスタ２０２，２１０の第１電流電極が（P_
BIAS＋Ｖｔｐ）以下に低下しないことを保証する。

【００４６】BIAS_TRISTATE_2.5は、低電圧レベルであ
り、イネーブルされると直ちにトランジスタ２０８を導
通状態に強制する。トランジスタ２０８は、中間性能モ
ードにある間、出力バッファ１００が高インピーダンス
（Ｚ）状態に置かれると直ちに、PDRIVERをＯＶ_DDに駆
動する。

【００４７】図３は、図１に示した出力段１０４の構成
図である。抵抗３００の第１端子および抵抗３０２の第
１端子が共に接続され、出力DATA_OUTを発生する。抵抗
３００の第２端子が、ｐ−型ＭＯＳＦＥＴ３０４の第１
電流電極に接続されている。トランジスタ３０４の第２
電流電極が、ｐ−型ＭＯＳＦＥＴ３０６の第１電流電極
に接続されている。トランジスタ３０４の制御電極が、
バイアス電圧P_BIASを受信する。トランジスタ３０６の
第２電流電極が、供給電圧ＯＶ_DDを受信する。トランジ
スタ３０６の制御電極が、制御信号P_DRIVERを受信す
る。供給電圧ＯＶ _DDは、トランジスタ３０４，３０６双
方の本体にも接続されている。抵抗３０２の第２端子
が、ｎ−型ＭＯＳＦＥＴ３０８の第１電流電極に接続さ
れている。トランジスタ３０８の第２電流電極が、ｎ−
型ＭＯＳＦＥＴ３１０の第１電流電極に接続されてい
る。トランジスタ３０８の制御電極がバイアス電圧N_BI
ASを受信する。トランジスタ３１０の第２電流電源が電
圧源GNDを受信する。トランジスタ３１０の制御電極
が、ＮＯＲゲート３１２の出力に接続されている。ＮＯ
Ｒゲート３１２の第１入力が、反転器３１４の出力に接
続されている。ＮＯＲゲート３１２の第２入力が反転器
３１６の出力に接続されている。反転器３１４の入力が
制御信号N_DRIVERを受信する。反転器３１４への入力
は、ｐ−型ＭＯＳＦＥＴ３１８の第１電流電極にも接続
されている。トランジスタ３１８の第２電流電極が、電
圧源Ｖ_DDを受信する。トランジスタ３１８の制御電極
が、反転器３１４の出力に接続されている。反転器３１
６の入力が制御信号ENABLEを受信する。

【００４８】動作において、出力段１０４は三状態可能
な反転器である。ENABLEがアクティブの場合、トランジ
スタ３０６，３１０は、入力DATA_INをバッファする。
即ち、DATA_INがロー論理レベルの場合、P_DRIVERおよ
びN_DRIVERは双方とも論理ハイ値となる。ハイ論理値
は、トランジスタ３０６を非導通状態に置き、トランジ
スタ３１０を導通状態に置く。トランジスタ３１０は、
抵抗３００，３０２の第１端子によって形成されるノー
ドをGNDに引き下げる。DATA_INがハイ論理レベルの場
合、P_DRIVERおよびN_DRIVERは双方とも論理ロー値とな
る。ロー論理値は、トランジスタ３０６を導通状態に置
き、トランジスタ３１０を非導通状態に置く。トランジ
スタ３０６は、抵抗３００，３０２の第１端子によって
形成されるノードを、ＯＶ_DDに引き上げる。ENABLEがイ
ンアクティブの場合、入力段１０２はP_DRIVERをハイ論
理レベルに駆動し、トランジスタ３０６を非導通状態に
置く。インアクティブなENABLE信号は、ＮＯＲゲート３
１２にロー論理レベルを発生させ、更に、トランジスタ
３１０を非導通状態に置く。この「三状態」において、
抵抗３００，３０２の第１端子によって形成されるノー
ドは、いずれの電圧レベルにも駆動されない。

【００４９】トランジスタ３０４，３０８は、出力段１
０４上のトランジスタ上にあるゲート−ソース間／ドレ
イン電圧が、それらのゲート誘電体ブレークダウン電圧
を超過しないことを保証する。通常、ｐ−型ＭＯＳＦＥ
Ｔ３０４は、トランジスタ３０６を過剰なドレイン−ゲ
ート間電圧から保護する。同様に、ｎ−型ＭＯＳＦＥＴ
３０８は、トランジスタ３１０を過剰なドレイン−ゲー
ト電圧から保護する。

【００５０】DATA_INがローの場合、トランジスタ３０
４，３０６は非導通状態となる。逆に、トランジスタ３
０８，３１０は導通状態となる。したがって、トランジ
スタ３１０は、抵抗３００，３０２の第１端子によって
形成されるノードを、GNDに引き下げる。トランジスタ
３０４，３０６の接続によって形成されたノードは、
（P_BIAS＋Ｖｔｐ）に等しい電圧レベルとなる。逆に、
トランジスタ３０８，３１０の接続によって形成された
ノードは、GNDに等しい電圧レベルとなる。トランジス
タ３０６のゲート−ソース間電圧は、（P_DRIVER−ＯＶ
_DD）または（ＯＶ _DD−ＯＶ_DD）即ち０ボルトとなる。ト
ランジスタ３０４のゲート−ソース間電圧は、（P_BIAS
−（P_BIAS＋Ｖｔｐ））即ち単に（−Ｖｔｐ）となる。
トランジスタ３１０のゲート−ソース間電圧は、（Ｖ_DD
−GND）即ち単にＶ_DDとなる。トランジスタ３０８のゲ
ート−ソース間電圧は、（N_BIAS−GND）または（Ｖ_DD
−GND）即ち単にＶ_DDとなる。

【００５１】DATA_INがハイの場合、トランジスタ３０
４，３０６は導通状態となる。逆に、トランジスタ３１
０，３０８は非導通状態となる。したがって、トランジ
スタ３０６は抵抗３００，３０２の第１端子によって形
成されるノードを、ＯＶ_DDに引き上げる。トランジスタ
３０４，３０６の接続によって形成されたノードは、Ｏ
Ｖ_DDに等しい電圧レベルとなる。逆に、トランジスタ３
０８，３１０の接続によって形成されたノードは、（N_
BIAS−Ｖｔｎ）または（Ｖ_DD−Ｖｔｎ）に等しい電圧レ
ベルとなる。トランジスタ３０６のゲート−ソース間電
圧は、（P_DRIVER−ＯＶ_DD）または（（P_BIAS＋Ｖｔ
ｐ）−ＯＶ_DD）となる。トランジスタ３０４のゲート−
ソース間電圧は、（P_BIAS−ＯＶ_DD）となる。トランジ
スタ３１０のゲート−ソース間電圧は、（GND−GND）即
ち単に０ボルトとなる。トランジスタ３０８のゲート−
ソース間電圧は、（N_BIAS−（Ｖ_DD−Ｖｔｎ）または
（Ｖ_DD−（Ｖ_DD−Ｖｔｎ））即ち単にＶｔｎとなる。ト
ランジスタ３１８は、N_DRIVERがN_BIAS以上に上昇しな
いことを保証する。

【００５２】直列接続された抵抗３００，３０２は、２
つの目的に供する。第１に、抵抗３００，３０２は、出
力バッファ１００の出力インピーダンスを、パッド１０
６に接続されたデバイスの入力ンピーダンスと一致させ
る。第２に、抵抗３００，３０２は、トランジスタ３０
４，３０６，３０８，３１０が全てオンの場合に、これ
らを通過する電流を最少に抑える。この電流は、しばし
ば「クローバー(crowbar)」電流と呼ばれている。クロ
ーバー電流が発生するのは、出力段１０４がある状態か
ら他方の状態に切り替わり、かつトランジスタ３０６，
３１０が双方とも一時的にオンとなっている場合であ
る。

【００５３】図４は、図１に図示したデコーダ１０８の
ブロック図を示す。反転器４００の出力が、制御信号BI
AS_1.8を発生する。反転器４００の入力が、反転器４０
２の出力に接続されている。反転器４０２の入力が、制
御信号ENABLE_1.8を受信する。反転器４０４の出力が、
制御信号BIAS_TRISTATEを発生する。反転器４０４の入
力が、ＮＡＮＤゲート４０６の出力に接続されている。
ＮＡＮＤゲート４０６の第１入力が、反転器４０２の出
力に接続されている。ＮＡＮＤゲート４０６の第２入力
が、反転器４０８の出力に接続されている。反転器４０
８の入力が、制御信号ENABLEを受信する。反転器４１０
の出力が、制御信号BIAS_2.5を発生する。反転器４１０
の入力が、ＮＡＮＤゲート４１２の出力に接続されてい
る。ＮＡＮＤゲート４１２の第１入力が、制御信号ENAB
LEを受信する。ＮＡＮＤゲート４１２の第２入力が、制
御信号ENABLE_2.5を受信する。反転器４１４の出力が、
制御信号BIAS_TRISTATE_2.5を発生する。反転器４１４
の入力が、ＮＡＮＤゲート４１６の出力に接続されてい
る。ＮＡＮＤゲート４１６の第１入力が、反転器４０８
の出力に接続されている。ＮＡＮＤゲート４１６の第２
入力が、制御信号ENABLE_2.5を受信する。反転器４１８
の出力が、制御信号BIAS_3.3を発生する。反転器４１８
の入力が、ＮＡＮＤゲート４２０の出力に接続されてい
る。ＮＡＮＤゲート４２０の第１入力が、制御信号ENAB
LEを受信する。ＮＡＮＤゲート４２０の第２入力が、制
御信号ENABLE_3.3を受信する。

【００５４】図５は、図１に図示したバイアス発生器１
１０の構成図を示す。バイアス発生器１１０は、第１部
分５００および第２部分５０２から成る。第１部分５０
０は、バイアス電圧P_BIASを発生する。第２部分５０２
は、バイアス電圧TRISTATE_2.5を発生する。

【００５５】第１部分５００について説明を続ける。４
つのｐ−型ＭＯＳＦＥＴ５０４，５０６，５０８，５１
０が、電圧源Ｖ_DDと電圧源GNDとの間に直列に接続され
ている。即ち、トランジスタ５０４の第１電流電極が、
電圧源Ｖ_DDを受信する。トランジスタ５０４の第２電流
電極が、トランジスタ５０６の第１電流電極に接続され
ている。トランジスタ５０６の第２電流電極が、その制
御電極、およびトランジスタ５０８の第１電流電極に接
続されている。トランジスタ５０６の第２電流電極は、
バイアス電圧P_BIASを発生する。トランジスタ５０８の
第２電流電極が、その制御電極、およびトランジスタ５
１０の第１電流電極に接続されている。トランジスタ５
１０の第２電流電極が、電圧源GNDを受信する。トラン
ジスタ５０４，５０６，５０８，５１０の各々の第１電
流電極は、それらの各本体に接続されている。

【００５６】ｐ−型ＭＯＳＦＥＴ５１２の第１電流電極
が、電圧源Ｖ_DDを受信する。トランジスタ５１２の第２
電流電極が、トランジスタ５０４の制御電極に接続され
ている。トランジスタ５１２の制御電極が、反転器５１
４の出力に接続されている。反転器５１４の入力が、制
御信号BIAS_1.8を受信する。トランジスタ５０４の制御
電極は、ｎ−型ＭＯＳＦＥＴ５１６の第１電流電極にも
接続されている。トランジスタ５１６の第２電流電極
が、反転器５１８の出力に接続されている。トランジス
タ５１６の制御電極および反転器５１８の入力が、制御
信号BIAS_3.3を受信する。パス・ゲート５２０の第１端
子が、トランジスタ５１６の第１電流電極に接続されて
いる。パス・ゲート５２０の第２端子が、トランジスタ
５０４の第２電流電極に接続されている。パス・ゲート
５２０のｎ−型ＭＯＳＦＥＴの制御電極が、制御信号BI
AS_2.5を受信する。パス・ゲート５２０内のｐ−型ＭＯ
ＳＦＥＴの制御電極が、反転器５２２の出力に接続され
ている。反転器５２２の入力が、制御信号BIAS_2.5を受
信する。ｎ−型ＭＯＳＦＥＴ５２４の第１電流電極が、
トランジスタ５０８の第２電流電極に接続されている。
トランジスタ５２４の第２電流電極が、電圧源GNDを受
信する。トランジスタ５２４の制御電極が、反転器５１
８の出力に接続されている。

【００５７】３つのコンデンサ５２６，５２８，５３０
が、第１部分５００の出力と電圧源GNDとの間に接続さ
れている。コンデンサ５２６は、トランジスタ５０６の
第２電流電極に直接接続されている。コンデンサ５２
８，５３０は、個々に２つのパス・ゲート５３２，５３
４を介して、トランジスタ５０６の第２電流電極に接続
されている。即ち、コンデンサ５２６の第１端子が、ト
ランジスタ５０６の第２電流電極に接続されている。コ
ンデンサ５２６の第２端子が、電圧源GNDを受信する。
コンデンサ５２８の第１端子が、パス・ゲート５３２の
第１端子に接続されている。コンデンサ５２８の第２端
子が、電圧源GNDを受信する。パス・ゲート５３２の第
２端子が、トランジスタ５０６の第２電流電極に接続さ
れている。コンデンサ５３０の第１端子が、パス・ゲー
ト５３４の第１端子に接続されている。コンデンサ５３
０の第２端子が、電圧源GNDを受信する。パス・ゲート
５３４の第２端子が、トランジスタ５０６の第２電流電
極に接続されている。

【００５８】ｎ−型ＭＯＳＦＥＴ５３６が、コンデンサ
５２８に並列に接続されている。トランジスタ５３６の
第１電流電極が、コンデンサ５２８の第１端子に接続さ
れている。トランジスタ５３６の第２電流電極が、電圧
源GNDを受信する。トランジスタ５３６の制御電極が、
ＮＯＲゲート５３８の出力に接続されている。ＮＯＲゲ
ート５３８の出力は、パス・ゲート５３２内のｐ−型デ
バイス、および反転器５４０の入力にも接続されてい
る。反転器５４０の出力は、パス・ゲート５３２内のｎ
−型デバイスに接続されている。

【００５９】ｎ−型ＭＯＳＦＥＴ５４２が、コンデンサ
５３０に並列に接続されている。トランジスタ５４２の
第１電流電極が、コンデンサ５３０の第１端子に接続さ
れている。トランジスタ５４２の第２電流電極が、電圧
源GNDを受信する。トランジスタ５４２の制御電極が、
制御信号BIAS_TRISTATEを受信する。制御信号BIAS_TRIS
TATEは、パス・ゲート５３４内のｐ−型デバイスにも接
続されている。反転器５４４の出力が、パス・ゲート５
３４内のｎ−型デバイスに接続されている。反転器５４
４の入力が、制御信号BIAS_TRISTATEを受信する。

【００６０】ｎ−型ＭＯＳＦＥＴ５４６およびｐ−型Ｍ
ＯＳＦＥＴ５４８も、第１部分５００の出力に接続され
ている。トランジスタ５４６の第１電流電極が、トラン
ジスタ５０６の第２電流電極に接続されている。トラン
ジスタ５４６の第２電流電極が、電圧源GNDを受信す
る。トランジスタ５４６の制御電極が、制御信号BIAS_
1.8を受信する。トランジスタ５４８の第１電流電極
が、トランジスタ５０６の第２電流電極に接続されてい
る。トランジスタ５４８の第２電流電極が、電圧源Ｖ _DD
を受信する。トランジスタ５４８の制御電極が、反転器
５４４の出力に接続されている。

【００６１】動作において、４つのトランジスタ５０
４，５０６，５０８，５１０は、第１部分５００の出力
において、２つの電圧レベルの１つ、２／３^*Ｖ_DDまた
は１／３^*Ｖ_DDを発生する。２つのトランジスタ５４
６，５４８は、第１部分５００の出力において２つの電
圧レベルの１つ、Ｖ_DDまたはGNDを発生する。第１部分
５００の制御信号入力の各々は、互いに他方を除外す
る。

【００６２】ディゼーブルされた場合または三状態動作
サブモードに置かれた場合、制御信号BIAS_TRISTATEは
アクティブとなり、他の制御信号は全てインアクティブ
となる。BIAS_TRISTATEは、トランジスタ５４８を導通
状態に置き、第１部分５００の出力を電圧源Ｖ_DDに引き
上げる。

【００６３】下位互換モードでは、P_BIASは２／３^*Ｖ
_DD即ち１．２ボルトに等しくなる。この場合、制御信号
BIAS_3.3がアクティブとなり、ロー論理レベルをトラン
ジスタ５０４の制御電極に結合する。トランジスタ５０
４のロー論理レベルが、これを導通状態に置く。トラン
ジスタ５０６，５０８，５１０は、これによって、３つ
のダイオード接続トランジスタを形成する。この構成で
は、第１部分５００の出力は、事実上、第１「ダイオー
ド」トランジスタ５０６と、第２「ダイオード」トラン
ジスタ５０８との間から取られる。

【００６４】高性能モードでは、P_BIASはGND即ち０ボ
ルトに等しくなる。この場合、制御信号BIAS_1.8はアク
ティブとなり、電圧源Ｖ_DDをトランジスタ５０４の制御
電極に接続する。トランジスタ５０４の制御電極上のハ
イ値が、これを非導通状態に置く。一旦直列接続されて
いるトランジスタのいずれか１つが非導通状態となる
と、トランジスタ５０６の第２電流電極はフロート状態
となる。しかしながら、制御信号BIAS_1.8は、トランジ
スタ５４６も導通状態に置くので、第１部分５００の出
力を電圧レベルGNDに引き下げる。

【００６５】中間性能モードでは、P_BIASは１／３^*Ｖ
_DD即ち０．６ボルトに等しくなる。この場合、制御信号
BIAS_2.5はアクティブとなり、トランジスタ５０４の制
御電極を、パス・ゲート５２０を通じて、その第２電流
電極に結合する。これによって、トランジスタ５０４は
ダイオードとして構成される。また、制御信号BIAS_2.5
は、トランジスタ５０８の第２電流電極を電圧源GNDに
直接接続する。トランジスタ５１０は、第１部分５００
の動作においては、その一部をなさない。これによっ
て、トランジスタ５０４，５０６，５０８は、３つのダ
イオード接続トランジスタを形成する。この構成では、
第１部分５００の出力は、第２「ダイオード」トランジ
スタ５０６と第３「ダイオード」トランジスタ５０８と
の間から取られる。

【００６６】コンデンサ５２６，５２８，５３０は、電
荷再分配回路を形成する。コンデンサ５２６の容量は、
第１部分５００によって出力される電圧を、出力バッフ
ァ１００内またはその付近にあり得るあらゆるノイズか
ら隔離するのに役立つ。コンデンサ５２８，５３０は、
トランジスタ５０４，５０６，５０８，５１０の必要な
サイズを縮小する。第１部分５００が三状態から出る
と、コンデンサ５２８，５３０の一方または双方は、そ
れらの対応するパス・ゲートを通じて、出力に接続され
る。すると、選択されたコンデンサ（群）は、以前には
コンデンサ５２６のみに蓄積されていた電荷を共有即ち
再分配することができる。この電荷再分配方法論によ
り、第１部分５００は、トランジスタ５０４，５０６，
５０８，５１０の所与のサイズで通常達成可能なものよ
りも、高速かつ低電力で動作することが可能となる。

【００６７】高性能モードでは、コンデンサ５２８，５
３０は常に第１部分５００の出力に接続されている。下
位互換動作モードでは、コンデンサ５２６，５２８は初
期状態において出力に接続されている。出力バッファ１
００が三状態サブモードから出ると、３つのコンデンサ
は全て出力に接続される。第１部分５００によって出力
される電圧は、電圧および相対容量(relative capacita
nce)の関数である。

【００６８】

【数１】ここで、Ｃは、参照されるエレメントの容量である。図
示の実施例では、３つの容量は等しい。したがって、P_
BIASは、Ｖ_DD ^*（２／３）即ち１．２ボルトに等しくな
る。中間性能動作モードでは、コンデンサ５２６のみが
初期状態において出力に接続されている。出力バッファ
１００が三状態サブモードから出ると、この場合も３つ
のコンデンサ全てが出力に接続される。第１部分５００
によって出力される電圧は、電圧および相対容量の関数
である。

【００６９】

【数２】図示の実施例では、３つの容量は等しい。したがって、
P_BIASは、Ｖ_DD ^*（１／３）即ち０．６ボルトに等しく
なる。下位互換モードおよび中間性能モードでは、トラ
ンジスタ５３６，５４２は、コンデンサが出力に接続さ
れていない場合、それらに関連するコンデンサを放電さ
せる。

【００７０】続いて第２部分５０２を説明する。ｐ−型
ＭＯＳＦＥＴ５５０の第１電流電極およびｐ−型ＭＯＳ
ＦＥＴ５５２の第１電流電極が互いに接続され、バイア
ス電圧TRISTATE_2.5を発生する。トランジスタ５５０の
第２電流電極が、ｐ−型ＭＯＳＦＥＴ５５４の第１電流
電極に接続されている。トランジスタ５５４の第２電流
電極が、電圧源Ｖ_DDを受信する。トランジスタ５５２の
第２電流電極が、電圧源GNDを受信する。トランジスタ
５５２の制御電極が、反転器５５６の出力に接続されて
いる。反転器５５６の入力が、制御信号BIAS_TRISTATE_
2.5を受信する。５つの追加の反転器５５８，５６０，
５６２，５６４，５６６が、入力から出力に直列に接続
されている。反転器５６６の出力が、トランジスタ５５
４の制御電極に接続されている。反転器５６０の出力
が、トランジスタ５５０の制御電極に接続されている。

【００７１】動作において、第２部分５０２自体は、出
力バッファ１００がイネーブルされると、三状態とな
る。即ち、トランジスタ５２２または５５４のいずれも
が導通状態にない。出力バッファ１００がディゼーブル
され、中間性能モードから三状態モードに入ると、第２
部分５０２は、トランジスタ５５２を導通状態に置くこ
とによって、（Ｖｔｐ＋GND）に等しいバイアス電圧を
出力する。トランジスタ５５０は、トランジスタ５５４
が導通状態になる前に、非導通状態に置かれる。このイ
ベントの順序により、クローバー電流がトランジスタ５
５０，５５２，５５４に流れないことを保証する。第２
部分５０２は、出力バッファ１００が三状態サブモード
を出て中間性能モードになると、パルスを発生する。最
初に、トランジスタ５５２が非導通状態に置かれる。次
に、トランジスタ５５０が導通状態に置かれる。尚、ト
ランジスタ５５４は既に導通状態にあることに注意され
たい。次に、第２部分５０２は、出力TRISTATE_2.5を電
圧源Ｖ_DDに駆動する。３ゲート遅延長の後、トランジス
タ５５４がオフとなり、第２部分５０２の出力を三状態
とする。

【００７２】当業者は、本発明の精神から逸脱すること
なく、変更や変形が可能であることを認めよう。例え
ば、図２に示した電圧制限回路におけるｐ−型ＭＯＳＦ
ＥＴおよびｎ−型ＭＯＳＦＥＴを逆にしてもよい。ま
た、図示の実施例では、N_BIASをＶ_DDに接続した。他の
実施例では、P_BIASと同様に、N_BIASをプログラムして
もよい。同様に、電圧制限回路内の各トランジスタおよ
び／またはトランジスタ３０４，３０８の双方を、別個
にプログラムしてもよい。したがって、本発明は、特許
請求の範囲に該当する全ての変形および変更を包含する
ことを意図するものである。

【図面の簡単な説明】

【図１】本発明の一実施例による出力バッファのブロッ
ク図。

【図２】図１に示した入力段の構成図。

【図３】図１に示した出力段の構成図。

【図４】図１に示したデコーダのブロック図。

【図５】図１に示したバイアス発生器の構成図。

【符号の説明】

１００出力バッファ１０２入力段１０４出力段１０６パッド１０８デコーダ１１０バイアス発生器２００，２０２，２０４，２０６トランジスタ２０２，２０８，２１０，２１６，２２２，２２４，３
０４，３０６，３１８，５０４，５０６，５０８，５１
０，５１２，５４８ｐ−型ＭＯＳＦＥＴ２０４，２０６，２１２，２１４，２２６，２２８，２
３０，２３２，３０８，３１０，５１６，５２４，５３
６，５４２，５４６，５５０，５５２，５５４ｎ−型Ｍ
ＯＳＦＥＴ２１８，４０６，４１２，４１６，４２０ＮＡＮＤ
ゲート２２０，３１４，３１６，４００，４０２，４０４，４
０８，４１０，４１４，４１８，５１４，５１８，５２
２，５４０，５４４，５５６，５５８，５６０，５６
２，５６４，５６６反転器３００，３０２抵抗３１２ＮＯＲゲート５００第１部分５０２第２部分５２０，５３２，５３４パス・ゲート５２６，５２８，５３０コンデンサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョシュア・シーゲルアメリカ合衆国テキサス州オースチン、エー・ロックブリッジ・テラス1718 (72)発明者ジョーズ・アルバーツアメリカ合衆国テキサス州リーンダー、イングリッシュ・リバー・ループ15346

Claims

【特許請求の範囲】

【請求項１】ある回路において第１電圧を有する入力信
号を、第２電圧を有する出力電圧にバッファする方法で
あって：前記回路を、所定のゲート誘電体ブレークダウ
ン電圧のトランジスタを有し、第１および第２供給電圧
と共に用いる電圧変換回路として実施する段階であっ
て、前記第１供給電圧は、前記所定のゲート誘電体ブレ
ークダウン電圧制限を超過せず、前記第２供給電圧は、
前記所定のゲート誘電体ブレークダウン電圧制限を超過
する、段階；前記回路の入力端子において、前記入力信
号を受信する段階であって、前記入力信号の前記第１電
圧が前記第１供給電圧に等しい、段階；制御回路を用い
て、複数のバイアス電圧値から、少なくとも１つのバイ
アス電圧をプログラム可能に選択する段階であって、前
記少なくとも１つのバイアス電圧は、前記第２供給電圧
と用いるのに適した大きさを有し、前記少なくとも１つ
のバイアス電圧の大きさは、前記所定のゲート誘電体ブ
レークダウン電圧が前記回路内のいずれの場所において
も超過されないように選択され、前記制御回路は、前記
回路のユーザが前記第２供給電圧に他の電圧の大きさを
選択したことに応答して、前記少なくとも１つのバイア
ス電圧を、前記複数のバイアス電圧値間の他の値に変更
可能とする、段階；および出力端子において、前記出力
信号を選択的に与え、前記出力信号が前記第２供給電圧
にほぼ等しい、段階；から成ることを特徴とする方法。
【請求項２】出力バッファであって：基準電圧に基づい
て２つの供給電圧で動作する電圧レベル変換器（１０
２，１０４）であって、第１供給電圧が、前記電圧レベ
ル変換器内のトランジスタの最大ゲート誘電体ブレーク
ダウン電圧値より小さい大きさを有し、第２供給電圧
が、前記最大ゲート誘電体ブレークダウン電圧値より大
きな大きさを有し、前記電圧レベル変換器は、前記第１
供給電圧以下の入力信号を受信し、前記第２供給電圧以
下の出力信号を与える、電圧レベル変換器（１０２，１
０４）；少なくとも１つの制御入力値を受信し、前記電
圧レベル変換器と共に用いる少なくとも１つのバイス電
圧を選択する、バイアス電圧選択信号を与えるデコーダ
（１０８）；および前記デコーダおよび前記電圧レベル
変換器に結合されたバイアス電圧発生器（１１０）であ
って、該バイアス電圧発生器は、前記電圧レベル変換器
に、前記少なくとも１つの制御入力値によって決定され
る複数の所定の相違値の１つを有する、前記少なくとも
１つのバイアス電圧を供給し、前記少なくとも１つのバ
イアス電圧は、前記最大ゲート誘電体ブレークダウン電
圧値が、既知の最大第２供給電圧値に対して、前記電圧
レベル変換器内にいずれの場所においても超過されない
ことを保証する電圧の大きさを有する、バイアス電圧発
生器（１１０）；から成ることを特徴とする出力バッフ
ァ。
【請求項３】出力バッファであって：接地電位を基準と
する第１および第２供給電圧によって給電するように構
成された入力段（１０２）であって、前記第２供給電圧
は、前記第１供給電圧よりも大きな電圧の大きさを有
し、前記第２供給電圧は、前記出力バッファの出力の１
論理状態の電圧の大きさであり、前記第１供給電圧は、
所定の制御電極誘電体ブレークダウン電圧制限を超過せ
ず、前記第２供給電圧は前記所定の制御電極誘電体ブレ
ークダウン電圧制限を超過し、前記入力段は、データ入
力端子と、該入力段を２つの動作電圧モードの一方に置
くイネーブル信号とを有し、前記入力段は、第１導電型
のトランジスタを駆動するための第１駆動出力信号を与
え、かつ第２導電型のトランジスタを駆動するための第
２駆動出力信号を与え、前記入力段は、各々、前記所定
の制御電極誘電体ブレークダウン電圧制限を超過しな
い、制御電極誘電体ブレークダウン電圧制限を有するト
ランジスタ群によって実施される、入力段（１０２）；
前記出力バッファのユーザに応答して供給される電圧値
選択信号に応答して、前記出力バッファを動作させるた
めに、複数の供給電圧レベルのどれが選択されているか
を示す制御信号を受信する入力を有するデコーダ（１０
８）；前記デコーダに結合されたバイアス発生器（１１
０）であって、該バイアス発生器は、少なくとも１つの
バイアス信号を前記入力段に供給し、該少なくとも１つ
のバイアス信号は、前記制御信号に応答して選択され、
前記出力バッファ内のいずれのトランジスタのいずれの
ゲート誘電体電圧ブレークダウン電圧をも損傷する値を
超過しない電圧の大きさを有する、バイアス発生器（１
１０）；および前記入力段に結合され、前記第１および
第２駆動出力信号を受信し、かつ前記バイアス発生器に
結合された出力段（１０４）であって、前記データ入力
端子において受信される入力信号の電圧変換である、前
記出力バッファの出力を与える出力段（１０４）；から
成ることを特徴とする出力バッファ。