KR20080087886A - 얇은­산화물 전계 효과 트랜지스터들을 이용하는 디지털 출력 드라이버 및 입력 버퍼 - Google Patents

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Abstract

디지털 출력 드라이버는 얇은-산화물 FET들로 구성된 전치 드라이버(300) 및 드라이버(360)를 포함한다. 전치 드라이버(310)는 디지털 입력 신호에 기초하여 제1 디지털 신호(14) 및 제2 디지털 신호(16)를 생성한다. 제1 디지털 신호는 제1 (예를 들어, 패드) 공급 전압(VPAD) 및 중간 전압(VINT)에 의해 결정된 제1 전압 범위를 갖는다. 제2 디지털 신호는 제2 (예를 들어, 코어) 공급 전압(VCORE) 및 회로 접지(VSCS)에 의해 결정된 제2 전압 범위를 갖는다. 드라이버는 제1 및 제2 디지털 신호들을 수신하고 제1 공급 전압 및 회로 접지에 의해 결정된 제3 전압 범위를 갖는 디지털 출력 신호(VOUT)를 제공한다. 전치 드라이버는 래치(320) 및 래치 드라이버(330)를 포함할 수도 있다. 래치는 디지털 입력 신호에 대한 현재 로직 값을 저장한다. 래치 드라이버는 논리 값을 래치에 기록한다. 래치 드라이버는 논리 값을 기록하는 짧은 시간 기간 동안 이네이블되며, 그 후 턴오프된다.

Description

얇은­산화물 전계 효과 트랜지스터들을 이용하는 디지털 출력 드라이버 및 입력 버퍼{DIGITAL OUTPUT DRIVER AND INPUT BUFFER USING THIN-OXIDE FIELD EFFECT TRANSISTORS}
본 발명은 전자 부품에 관한 것이며, 특히 집접 회로(IC)와 관련한 디지털 출력 드라이버 및 입력 버퍼에 관한 것이다.
디지털 IC들은 통신 장치, 컴퓨터, 소비재 전자 장치 등과 같은 다양한 애플리케이션에 사용된다. 많은 디지털 IC들이 상보형 금속 산화물 반도체(COMS)로 제조되는데, 이들은 N-채널 전계 효과 트랜지스터(N-FET)들 및 P-채널 FET(P-FET)들을 이용한다. FET들은 또한 트랜지스터 장치 또는 간단히 장치로 불려진다.
디지털 IC는 얇은 산화물 FET들, 두꺼운 산화물 FET들, 또는 얇은 산화물 및 두꺼운 산화물 FET들의 결합을 이용할 수도 있다. 일반적으로, 얇은 산화물 FET는 낮은 공급 전압에서 동작할 수 있으며, 얇은 산화물 층, 낮은 임계 전압, 및 낮은 항복 전압을 갖는다. 대조적으로, 두꺼운 산화물 FET는 높은 공급 전압에 견딜 수 있으며, 두꺼운 산화물 층, 높은 임계 전압, 및 높은 항복 전압을 갖는다.
프로세서들에 사용되는 것과 같은 많은 디지털 IC들은 대부분 또는 오로지 얇은 산화물 반도체들로 설계된다. 이는 얇은 산화물 FET들이 IC 제조 기술에서의 진보에 의해 제조 가능한 더 작은 트랜지스터 크기들로 신속하게 축소되기 때문이다. 더욱이 얇은 산화물 FET는 더 낮은 공급 전압들에서 동작할 수 있으며, 이는 더 낮은 전력 소모를 초래한다. 따라서, 얇은 산화물 FET들은 배터리 전력으로 동작하는 휴대용 전자 장치들에 대해 매우 바람직하다.
디지털 IC는 통상적으로 예를 들어, 메모리 장치들과 같은 하나 이상의 외부 장치들과 인터페이스한다. 외부 장치들은 디지털 IC에 대한 다이 공급 전압보다 큰 입/출력(I/0) 전압을 사용할 수도 있다. 더 높은 I/C 전압을 수용하기 위해, 디지털 I/C 내의 I/C 회로는 더 높은 I/C 전압을 조절할 수 있는 두꺼운 산화물 FET들로 제조될 수도 있다.
디지털 IC의 경우, 얇은 산화물 FET들은 소정 개수의 마스크들을 이용하여 제조될 수도 있으며, 이는 디지털 IC를 제조하기 위해 사용되는 IC 프로세스에 달려있을 수 있다. 두꺼운 산화물 FET들은 얇은 산화물 FET들에 요구되는 마스크들 외에 소정 개수의 마스크들로 제조될 수도 있다. 주어진 IC 다이 영역에 대해, IC 다이의 가격은 IC 다이를 제조하기 위해 필요한 마스크들의 전체 개수에 대략 비례한다. 따라서, 얇은 산화물 FET들만을 이용하여 더 높은 I/O 전압으로 인터페이스하는 것이 바람직할 있으며, 그로 인해 두꺼운 산화물 FET들에 대해 요구되는 추가의 마스크들은 제조 원가를 감소시키기 위해 사용되지 않을 수 있다.
따라서, 얇은 산화물 FET들을 이용하여 더 높은 I/O 전압과 인터페이스할 수 있는 디지털 출력 드라이버가 기술 분야에 요구된다.
얇은 산화물 FET와 함께 구현될 수 있으며, 우수한 성능을 갖는 디지털 출력 드라이버 및 디지털 입력 버퍼가 개시된다. 디지털 출력 드라이버는 전치 드라이버 및 드라이버를 포함한다. 전치 드라이버는 회로 디지털 IC 내부의 회로로부터 디지털 입력 신호를 수신하고 디지털 입력 신호에 기초하여 제1 및 제2 디지털 신호들을 생성한다. 드라이버는 제1 및 제2 디지털 신호들을 수신하고 외부 장치에 디지털 출력 신호를 제공한다. 제1 디지털 신호는 제1 공급 전압 및 중간 전압에 의해 결정된 제1 전압 범위를 갖는다. 제2 디지털 신호는 제2 공급 전압 및 회로 접지에 의해 결정된 제2 전압 범위를 갖는다. 디지털 출력 신호는 제1 공급 전압 및 회로 접지에 의해 결정된 제3 전압 범위를 갖는다. 제1 공급 전압은 패드 공급 전압(VPAD)일 수도 있는데, 이는 외부 장치에 대한 I/O 전압이다. 제2 공급 전압은 제1 공급 전압보다 낮으며 디지털 IC 내의 회로에 대한 코어 공급 전압(VCORE)일 수도 있다.
일 실시예에서, 전치 드라이버는 래치 및 래치 드라이버를 포함한다. 래치는 디지털 입력 신호에 대한 현재 논리 값을 저장하며 제1 공급 전압 및 중간 전압 사이에 결합된 두 개의 인버터로 구현될 수도 있다. 래치 드라이버는 논리 값을 래치에 기록한다. 래치 드라이버는 논리 값을 기록하기 위해 짧은 기간의 시간 동안만 이네이블되고 그 후 턴오프될 수도 있다. 래치 드라이버는 (1) 논리 하이를 래치에 기록하기 위해 래치 내의 제1 노드를 풀 다운하도록 구성되며 함께 적측된 N-FET들의 제1 세트 및 (2) 논리 로우를 래치에 기록하기 위해 래치 내의 제2 노드를 풀다운하도록 구성되며 함께 적층된 N-FET들의 제2 세트를 포함할 수도 있다. 일 세트의 N-FET들은 래치에 논리 값(예를 들어, 논리 하이 또는 로우)을 기록하기 위해 짧은 기간의 시간 동안 턴온될 수도 있다. 전치 드라이버는 제1 디지털 신호를 버퍼링하기 위한 제1 버퍼 및/또는 디지털 입력 신호를 버퍼링하기 위한 제2 버퍼를 더 포함할 수도 있다.
일 실시예에서, 드라이버는 서로 적층된 적어도 두 개의 P-FET 및 적어도 두 개의 N-FET를 포함한다. 최상부의 P-FET는 제1 디지털 신호를 수신하고 , 최하부의 N-FET는 제2 디지털 신호를 수신한다. 전치 드라이버 및 드라이버의 경우, 서로 적층하기 위한 N-KET의 수 및 P-FET의 수가 F-FET들 및 N-FET들에 대한 제1 및 제2 공급 전압들 및 전압 한계에 기초하여 결정될 수도 있다.
본 발명의 디지털 입력 버퍼는 물론 다양한 특징 및 실시예가 이하에 더욱 상세하게 기술된다.
본 발명의 특징 및 특성은 도면을 참조하여 이하에서 더욱 명확하게 설명될 것이며, 동일한 도면 번호는 대응하는 구성을 나타낸다.
도1은 무선 장치의 블록도이다.
도2는 출력 드라이버 및 입력 버퍼로 구성된 I/C 회로를 나타낸다.
도3은 출력 드라이버의 블록도이다.
도4는 출력 드라이버의 개략도이다.
도5는 출력 드라이버 내의 래치 드라이버에 대한 디지털 신호에 대한 타이밍 도이다.
도6은 래치 드라이버 내의 게이터 제어 회로의 개략도이다.
도7은 출력 드라이버 내의 래치의 개략도이다.
도8은 입력 버퍼의 개략도이다.
"예"라는 용어는 "예, 실례 또는 설명"의 의미로 사용된다. 개시된 소정의 실시예 또는 설계는 "예"로서 설명되며 다른 실시예 또는 설계들에 비해 바람직하거나 우월한 것을 한정하는 것은 아니다.
설명된 디지털 출력 드라이버는 다양한 디지털 IC에 사용될 수도 있다. 예를 들어, 디지털 출력 드라이버는 주문형 집적 회로(ASIC), 디지털 신호 프로세서(DSP), 프로그램 가능한 논리 장치(PLD), 필드 프로그램 가능한 게이트 어레이(FPGA), 프로세서, 제어기, 마이크로프로세서, 무선 주파수 IC(RFIC) 등에 사용될 수도 있다. 디지털 출력 드라이버는 무선 통신 장치, 셀룰러폰, 개인용 디지털 보조기(PDA), 휴대용 컴퓨터 등과 같은 다양한 전자 장치에 사용될 수도 있다. 간략화를 위해, 이하에서는 디지털 출력 드라이버는 예를 들어 셀룰러폰과 같은 무선 장치 내의 ASIC에 대해 개시된다.
도1은 무선 장치(100)의 블록도를 도시한다. 수신 경로를 통해, 안테나(112)는 기지국들 및/또는 위성들에 의해 송신된 RF 신호들을 수신하며, 수신된 RF 신호를 수신기(RCVR(114))에 제공한다. 수신기(114)는 수신된 RF 신호를 프로세싱(예를 들어, 필터링, 증폭, 주파수 하향 변환 및 디지털화)하고, 추가의 프로 세싱을 위해 샘플들을 ASIC(120)에 제공한다. 송신 경로를 통해, ASIC(120)는 송신될 데이터를 프로세시하고 송신기(TMTR(116))로 데이터 칩들을 제공한다. 송신기(116)는 데이터 칩들을 프로세싱(예를 들어, 아날로그로 변환, 필터링, 증폭 및 주파수 상향 변환)하고 출력 RF 신호를 생성하는데, 이는 안테나(112)를 통해 송신된다.
ASIC(120)는 통신 및 다른 기능들을 지원하는 다양한 프로세싱 유닛들을 포함한다. 도1에 도시된 실시예의 경우, ASIC(120)는 모뎀 프로세서(122), 오디오/비디오 프로세서(124), 애플리케이션 프로세서(126), 메인 제어기/프로세서(130), I/O 제어기(132), 및 메모리 제어기(134)를 포함한다. 모뎀 프로세서(122)는 데이터 송신 및 수신을 위한 프로세싱, 예를 들어, 인코딩, 변조, 복조, 디코딩 등을 실행한다. 오디오/비디오 프로세서(124)는 오디오 및 비디오에 대한 프로세싱을 실행한다. 애플리케이션 프로세서(126)는 예를 들어, 다중 경로 호출(multy-way calls), 웹 브라우징, 게임, 사용자 인터페이스 등과 같은 다양한 애플리케이션을 위한 프로세싱을 실행한다. I/O 제어기(132)는 오디오 유닛(142), 디스플레이 유닛(144) 및 키 패드(146)과 같은 외부 장치와 인터페이스한다. 메모리 제어기(134)는 외부 메모리(148)와 인터페이스하며, 이는 SDRAM, 플래시 등을 포함할 수도 있다.
도2는 도1의 ASIC(120) 내의 디지털 I/O 패드(210)에 사용될 수도 있는 I/O 회로(220)를 도시한다. I/O 패드(210)는 ASIC(120) 내부 회로와 외부 회로 사이의 상호 접속을 제공한다. I/O 패드(210)는 본드 와이어, 리드 프레임 핑거(도1에 미 도시) 등을 통해 IC 패키지의 외부 핀에 전기적으로 결합될 수 있다. I/O 패드(120)는 I/O 패드에 대해 신호 드라이브 및 버퍼링을 제공하는 I/O 회로(220)과 관련된다.
도2에 도시된 실시예의 경우, I/O 회로(220)는 출력 드라이버(230), 입력 버퍼(240), 및 정전기 방전 방지 회로(ESD)(250)를 포함한다. 출력 드라이버(230)는 I/O 패드(210)를 통해 ASIC에 의해 전달되고 있는 디지털 신호에 대한 신호 드라이브 및 레벨 시프팅을 제공한다. 출력 드라이브(230)는 이하에 기술된 바와 같이 구현될 수도 있다. 입력 버퍼(240)는 I/O 패드(210)를 통해 수신된 디지털 신호에 대한 버퍼링을 제공한다. ESD(250)는 정전기 방전에 대한 보호를 제공하며 공급 전압과 I/O 패드(210) 사이에 결합된 클램프 다이오드로 구현될 수도 있다.
도2에 도시된 바와 같이, I/O 패드(210)를 통해 송신 및 수신되는 디지털 신호들은 높운 패드 공급 전압(VPAD)을 가지며, 그에 따라 ASIC(120) 내부의 디지털 신호들은 낮은 코어 공급 전압(VCORE)을 갖는다. 예를 들어, VPDA는 3.3, 2.6 또는 1.8 볼트(V)일 수도 있으며, VCORE는 1.0 또는 1.2 볼트일 수도 있다. 출력 드라이버(230)는 VCORE와 VPDA 사이에서 레벨 시프팅을 실행한다. 출력 드라이버(230)는 이하의 특징을 가져야 한다.
● 코어와 패드 공급 전압들 사이에 어떠한 누설도 없음; 및
● 코어와 공급 전압들 사이에 신뢰할만하고 올바른 중계(translation)
이러한 바람직한 특성들은 이하에 설명된 출력 드라이버에 의해 달성될 수도 있다.
도3은 출력 드라이버(230a)의 블록도이며, 이는 도2의 출력 드라이버(230)의 일 실시예이다. 이러한 실시예의 경우, 출력 드라이버(230a)는 전치 드라이버(310) 및 드라이버(360)를 포함한다. 전치 드라이버(310)는 래치(320), 래치 드라이버(330), 및 버퍼(340 및 350)를 포함한다. 래치, 드라이버(330)는 ASIC(120) 내의 회로로부터 디지털 입력 신호(VIN)을 수신하며, VIN 신호에 대한 논리 값의 변화를 검출하며, 검출된 논리 값을 래치(320)에 기록한다. 래치(320)는 래치 드라이버(330)에 의해 기록된 논리 값을 저장하며, 래치 출력 신호(VL)를 제공한다. 버퍼(340)는 VL 신호를 버퍼링하고 제1 드라이버 신호(V1)를 제공한다. 버퍼(350)는 VIN 신호를 버퍼링하고 제2 드라이버 신호(V2)를 제공한다. V1 및 V2 신호들은 동일한 논리 값을 갖지만 상이한 전압 레벨이다. 드라이버(360)는 V1 및 V2 신호들을 수신하고 관련된 I/O 패드(210)에 대해 디지털 출력 신호(VOUT)를 제공한다.
도3은 출력 드라이버(230a) 내의 각각의 회로 엘리먼트에 대한 공급 전압들을 도시한다. 래치(230)는 VPAD와 중간 공급 전압(VINT) 사이에서 동작한다. 래치 드라이버(330)는 상위 공급 전압(VCORE 또는 VINT일 수도 있음)과 하위 공급 전압(VSCC) 사이에서 동작하는데, 하위 공급 전압은 통상적으로 접지 또는 0V이다. 버퍼(340)는 VPAD와 VINT 사이에서 동작한다. 버퍼(350)는 VCORE와 VSCC 사이에서 동작 한다. 드라이버(360)는 VPAD와 낮은 공급 전압(VSSP) 사이에서 동작하며, 낮은 공급 전압은 통상적으로 접지 또는 0V이다.
도3은 또한 출력 드라이버(230a) 내의 각각의 신호에 대한 전압들의 범위를 도시한다. VIN 및 V2 신호들은 0V 내지 VCORE의 범위를 갖는다. VL 및 V1 신호들은 VINT 내지 VPAD의 범위를 가지며, 그로 인해 더 높은 패드 공급 전압으로 시프팅된다. VOUT 신호는 0V 내지 VPAD의 범위를 갖는다. 도3에 나타낸 바와 같이, 낮은 신호 경로를 따르는 신호들은 ASIC(120) 내부의 디지털 신호와 동일한 전압 범위에 있다. 높은 신호 경로를 따르는 신호들은 VINT 및 VPAD 사이의 높은 전압 범위에 있다.
VINT는 이하의 조건을 충족하도록 생성될 수도 있다.
VINT ≥ VPAD - Vgs _ max 식(l), 및
Figure 112008057453163-PCT00001
식(2)
여기서, Vgs _ max는 얇은 산화물 FET에 대한 게이트-소스 최대 전압이며; Vtp는 드라이버(360)에 사용된 얇은 산화물 P-FET에 대한 임계 전압이며,
Figure 112008057453163-PCT00002
는 스케일링 팩터이다.
예를 들어, 식(1)의 상황만을 고려하면, 만일 VPAD=2.7V 이고 Vgs _ max=1.4V이면, VINT≥1.3V이다. 다른 예로써, 만일 VPAD=1.8V 이고 Vgs _ max=1.4V이면, VINT≥0.5V 이다. 식(1)에서 나타낸 바와 같이 한정된 VINT로 인해, 상위 신호 경로의 디지털 신호는 논리 하이의 경우 VPAD보다 작거나 같은 전입을 가지며, 논리 로우인 경우 VPAD - Vgs _ max 보다 크거나 같은 전압을 가질 것이다. 식(1)의 조건은 FET의 소정의 두 단자의 양단 최대 전압이, FET가 턴온 및 도전될 때 특정 한계 내에 있음을 보장한다. 식(2)의 조건은 드라이버(360)의 P-FET가 턴온되는 것을 보장한다.
Figure 112008057453163-PCT00003
는 P-FET가 완전히 턴온되는 것을 보장하기 위해 2 또는 3으로 설정될 수도 있다. VINT는 예를 들어, 온-칩 전압 조정기, 전류 소스 바이어스 회로을 사용하여 다양한 방식으로 생성될 수도 있다. VINT는 ASIC(120)에 제공되는 외부 전압일 수도 있다. VINT는 Vgs _ max가 침해되지 않도록 VPAD를 추적하도록 설계될 수도 있다.
일반적으로, FET들은 적층될 수도 있으며, VINT는 (1) 게이터와 소스 또는 드레인 양단에 인가된 최대 전압(Vgs _ max), 및 (2) 드레인 및 소스 양단에 인가된 최대 전압(Vds_max)가 모두 FET들 각각에 대해 충족되도록 생성될 수도 있다. 적층 및 증가된 채널 길이들은 Vds와 관련한 이슈들을 감소시키는 경향이 있으며, 및 Vgs와 Vgd는 더욱 더 임계 파라미터가 된다.
도4는 출력 드라이버(230b)의 개략도이며, 출력 드라이버는 도3의 출력 드라이버(230a)의 실시예이다. 이러한 실시예의 경우, 래치(320)는 백투백 연결된 두 개의 인버터들(420 및 422)을 포함한다. 인버터(420)의 출력은 인버터(422)의 입 력에 연결되며, 인버터(422)의 출력은 인버터(420)의 입력에 연결된다. 각각의 인버터는 상위 공급 전압을 위해 VPAD에 연결되며, 하위 공급 전압을 위해 VINT에 연결된다. 각각의 인버터는 VINT 내지 VPAD의 전압 범위를 갖는 디지털 출력 신호를 제공한다.
도4에 도시된 실시예의 경우, 래치 드라이버(330)는 N-FET들(430, 432, 440 및 442), 게이트 제어 회로(434 및 444), 및 인버터(446)를 포함한다. N-FET들(430 및 432)는 적층되여 좌측 브랜치를 형성한다. N-FET(430)는 VSCC에 연결된 소스 및 N-FET(432)의 소스에 연결된 드레인을 갖는다. N-FET(432)는 노드(N1)에 연결된 드레인을 갖는데, 상기 노드는 인버터(420)의 입력이다. N-FET들(430 및 432)의 게이트들은 게이트 제어 회로(434)에 연결되는데, 게이트 제어 회로는 또한 VIN 신호를 수신한다. N-FET들(440 및 442)은 또한 적층되어 우측 브랜치를 형성한다. N-FET(440)는 VSCC에 연결된 소스 및 N-FET(442)의 소스에 연결된 드레인을 갖는다. N-FET(442)는 노드(N2)에 연결된 드레인을 갖는데, 상기 노드는 인버터(422)의 입력이다. N-FET들(440 및 442)의 게이트들은 게이트 제어 회로(444)에 연결되는데, 게이트 제어 회로는 또한
Figure 112008057453163-PCT00004
신호를 수신한다. 인버터(446)는 VIN 신호를 수신하고
Figure 112008057453163-PCT00005
신호를 제공하는데, 이는 반전된 VIN 신호이다.
래치(320) 및 래치 드라이버(330)는 다음과 같이 동작한다. 처음에, 래치 드라이버(330)의 우측 및 좌측 브랜치들은 턴오프된다. 브랜치는 브랜치에서 하나 또는 둘 모두의 N-FET를 턴오프함으로써 턴오프될 수 있다. 만일 VIN 신호가 논리 로우(대략 0V)로부터 논리 하이(대략 VCORE)로 전환되면, N-FET들(430 및 432)는 게이트 제어 회로(434)에 의해 짧은 시간 기간 동안 턴온되며, 노드(N1)를 논리 로우로 풀 다운시킨다. 짧은 시간 기간 후, N-FET(430) 및/또는 N-FET(432)는 게이트 제어 회로(434)에 의해 턴오프된다. 래치(320)는 노드(N1)에서 논리 로우를 래칭하고 유지시킨다. 특히, 인버터(420)는 노드(N1)에서 논리 로우를 센싱하고 노드(N2)에서 논리 하이를 제공하며, 인버터(422)는 노드(N2)에서 논리 하이를 센싱하고 노드(N1)에서 논리 로우를 제공한다.
대조적으로, 만일 VIN 신호가 논리 하이로부터 논리 로우로 전환하면, N-FET들(440 및 442)는 게이트 제어 회로(444)에 의해 짧은 시간 기간 동안 턴온되며, 노드(N2)를 논리 로우로 풀 다운시킨다. 짧은 시간 기간 후, N-FET(440) 및/또는 N-FET(442)는 게이트 제어 회로(444)에 의해 턴오프된다. 래치(320)는 노드(N2)에서 논리 로우를 래칭하고 유지시킨다. 특히, 인버터(422)는 노드(N1)에서 논리 하이를 제공하며, 인버터(420)는 노드(N2)에서 논리 로우를 제공한다.
따라서, 래치 드라이버(330)는 제로를 VIN 신호의 논리 값에 따라 노드(N1) 또는 노드(N2) 중 하나에 "기록"한다. 좌측 브랜치는 제로를 노드(N1)에 기록하기 위해 턴온되며, 우측 브랜치는 제로를 노드(N2)에 기록하기 위해 턴온된다. 좌측 브랜치가 턴온될 때, 전류는 N-FET(430 및 432)를 통해 흐르며, N-FET(430)의 드레인은 상승하며, 노드(N1)에서의 전압은 N-FET(430) 및 N-FET(432) 양단에서 분할된다. 만일 N-FET들(430 및 432)이 동일한 크기 또는 디멘존을 가지면, 노드 N1에서의 전압은 N-FET(430) 및 N-FET(432) 양단에서 균등하게 분할된다.
도4는 두 개의 N-FET들이 각각의 브랜치에 대해 적층된 실시예를 도시한다. 일반적으로, 각각의 브랜치에 대한 적층을 위한 N-FET들의 개수(L)는 다음과 같이 주어진다.
Figure 112008057453163-PCT00006
식(3)
여기서,
Figure 112008057453163-PCT00007
는 VPDA/Vgs _ max와 비교하여 다음의 더 큰 정수를 규정하는 한계 연산자를 의미한다. 예를 들어, 만일 VPDA=1.8V이고 VCORE=1.2V이면, 두 개의 적층된 N-FET들이 각각의 브랜치에 대해 사용되어야 한다. 만일 VPDA=2.6V이고 VCORE=1.2V이면, 3개의 적층된 N-FET들이 각각의 브랜치에 대해 사용되어야 한다. 각각의 브랜치에 대해 충분한 개수의 N-FET들을 사용하는 것은 (1) 게이트 및 드레임 또는 소스 양단에 인가된 최대 전압이 Vgs _ max 내에 있게 하고, (2) 드레인 및 소스 양단에 인가된 최대 전압이, N-FET가 턴온되고 도전될 때 각각의 N-FET에 대해 Vds _ max 내에 있게 하는 것을 보장한다.
도5는 도4에서 N-FET(430 및 432)의 게이트들 각각에 제공된 VIN 신호는 물론 VA 및 VB 신호들에 대한 타이밍도의 예를 도시한다. 이러한 실시예의 경우, VIN 및 VA 신호들은 처음에 논리 로우에 있으며, VB 신호는 논리 하이에 있다. N-FET(430)가 턴오프되고, N-FET(432)가 턴온되며, 좌측 브랜치가 턴오프된다. 시간(T1)에서, VIN 신호는 논리 로우에서 논리 하이로 전환되며, VA 신호는 또한 논리 하이로 전환된다. N-FET(430 및 432)는 모두 턴온되며, 좌측 브랜치는 턴온되고 노드(N1)를 논리 로우가 되게 한다. 짧은 시간 후, 시간(T2)에서, VB 신호는 논리 로우로 전환한다. N-FET(432)는 턴온되고, 좌측 브랜치는 턴오프된다. 따라서, N-FET들(430 및 432)는 시간(T1)과 시간(T2) 사이의 짧은 시간 기간(TON) 동안만 모두 턴온된다. 시간(T3)에서, VIN 신호는 논리 하이에서 논리 로우로 전환되며, VA 신호는 또한 논리 로우로 전환되며, VB 신호는 논리 하이로 전환된다. N-FET(430)는 턴온되며, N-FET(432)는 턴온되며, 좌측 브랜치는 오프를 유지한다.
일반적으로, N-FET(430)에 대한 VA 신호 및 N-FET(432)에 대한 VB 신호는, 좌측 브랜치가 노드(N1)에 제로를 기록하기에 충분히 긴 시간 기간 동안 이네이블되도록 다양한 방식으로 생성될 수도 있다. 도5는 VA 및 VB 신호들의 일 실시예를 도 시한다. 다른 실시예에서, VA 및 VB 신호들은, N-FET(430)가 VIN 신호가 논리 하이일 때 턴오프되도록 교환된다. 또 다른 실시예에서, VA 및 VB 신호들은 시간(T1)에서 모두 논리 하이로 전환하며, VA 신호 및/또는 VB 신호는 시간(T2)에서 논리 로우로 전환한다. VA 및 VB 신호들은 또한 다른 방식으로 한정될 수도 있다. VA 및 VB 신호들은 VIN 신호,
Figure 112008057453163-PCT00008
신호 또는 VIN 및
Figure 112008057453163-PCT00009
신호들 모두에 기초하여 생성될 수도 있다.
도5는 또한 두 개의 N-FET들(430 및 432)가 서로 적층된 경우에 대한 VIN, VA 및 VB 신호들 각각에 대한 전압들의 예로든 범위를 나타낸다. 만일 두 개 이상의 N-FET들이 서로 적층되면, 각각의 N-FET에 대한 게이트 제어 신호는 N-FET들의 적층 내의 N-FET의 위치에 의해 결정될 수도 있는 적절한 전압 범위 내에 있다. 각각의 N-FET에 대한 게이트 제어 신호는 (1) N-FET에 대한 Vgs 및 Vds가 각각 Vgs _ max 및 Vds _ max 내에 있으며, (2) N-FET가 충분한 그리고 필요한 정도까지 턴온되도록 생성된다.
도6은 N-FET들(430 및 432) 각각에 대해 도5에 도시된 VA 및 VB 신호들을 생성할 수 있는 게이트 제어 신호(434)의 실시예를 도시한다. 이러한 실시예의 경우, 게이트 제어 회로(434)는 K 개의 직렬 결합된 인버터들(610a 내지 610k) 및 NAND 게이트(612)를 포함하는데, 여기서 K는 1보다 큰 짝수의 정수이다. VIN 신호는 VA 신호로서 직접 제공된다. VIN 신호는 또한 인버터(610a)의 입력에 제공되며 인버터들(610a 내지 610k)에 의해 지연되는데, 이는 Ton의 전체 지연을 제공한다. NAND 게이트(612)는 하나의 입력부를 통해 VIN 신호를 수신하고, 다른 입력부를 통해 인버터(610k)로부터 지연된 VIN 신호를 수신하며, N-FET(432)에 대해 VB 신호를 제공한다.
도5 및 도6에 도시된 실시예는 소정의 바람직한 특징을 제공한다. 우선, VB 신호는 심지어 도5의 시간(T3)에서 VA 신호의 하강 에지 시에도 VA 신호를 따른다. 이는 N-FET(430)가 N-FET(432)가 턴온되기 전에 턴오프되는 것을 보장한다. 따라서, 좌측 브랜치는 시간(T3)에서 VIN 및 VA 신호들의 하강 에지 동안 OFF를 유지하며, N1에 저장된 전하를 방해하지 않는다. 두 번째, 소정의 바람직한 TON 지연은 충분한 개수의 인버터들(610)을 사용함으로써 달성될 수도 있다.
도6은 도5에 도시된 VA 및 VB 신호들을 발생시키는 실시예를 도시한다. 이러한 신호들은 또한 다른 회로들로 생성될 수도 있으며, 이는 본 발명의 사상 내에 있다. 전술한 바와 같이, VA 및 VB 신호들은 다른 방식으로 한정될 수도 있으며, 다른 회로들은 VA 및 VB 신호들의 이러한 다른 버젼들을 생성하기 위해 사용될 수도 있다. 래치 드라이버(330)의 우측 브랜치와 관련한 N-FET들(440 및 442)에 대한 게이트 제어 신호들은 N-FET들(430 및 432)에 대한 VA 및 VB 신호들과 동일한 방식으로 생성될 수도 있다.
다시 도4를 참조하면, 노드(N1)에서의 기생 캐패시턴스 및 N-FET들(430 및 432)의 드라이브 성능은 노드(N1)을 논리 로우로 풀다운하기 위해 N-FET들을 턴온하도록 시간의 양을 결정한다. 도6에 도시된 일 실시예에서, N-FET들(430 및 432)는 고정된 시간 기간(TON) 동안 턴온되는데, 이는 노드(N1)를 논리 로우로 풀다운하기 위해 필요한 시간의 예상 양보다 더 길거나 같을 수도 있다. 다른 실시예에서, N-FET들(430 및 432)은 센스 회로에 의해 결정된 가변 시간 기간 동안 턴온된다. 센스 회로는 노드(N1)에서 전압을 감지하고 이러한 전압이 충분히 낮을 때 N-FET(430 및/또는 432)를 턴오프한다.
도7은 래치(320)의 실시예의 개략도이다. 이러한 실시예의 경우, 인버터(420)는 N-FET(712)와 적층된 P-FET(710)를포함한다. P-FET(710) 및 N-FET(712)의 게이트들은 서로 결합되며 인버터(420)의 입력을 형성한다. P-FET(710) 및 N-FET(712)의 드레인들은 서로 결합되며 인버터(420)의 출력을 형성한다. P-FET(710)의 소스는 VPAD에 결합되며, N-FET(712)의 소스는 VINT와 결합된다. 인버터(422)는 각각 P-FET 및 N-FET(712)와 유사한 방식으로 결합된 P-FET(720) 및 N-FET(722)를 포함한다. 인버터(420 및 422)는 VPAD와 VINT 사이에서 동작한다.
다시 도4를 참조하면, 래치 드라이버(330)는 VIN 신호에 기초하여 노드(N1) 또는 노드(N2) 중 중 하나에 제로를 기록한다. 래치(320)는 기록되고 있는 노드에 기초하여 논리 로우 또는 논리 하이로서 이러한 제로를 저장한다. 래치(320)는 논리 하이에 대해 VPAD에 있으며 논리 로우에 대해 VINT에 있는 레벨 시프팅된 VL 신호를 제공한다.
도4는 또한 출력 드라이버(230b) 내에서의 드라이버(360)의 실시예를 도시한다. 이러한 실시예의 경우, 드라이버(360)는 서로 적층된 P-FET들(460 및462) 및 N-FET들(464 및 466)을 포함한다. P-FET(460)의 소스는 VPAD에 결합되며, 게이트는 버퍼(340)로부터 V1 신호를 수신하고, 드레인은 P-FET(462)의 소스에 결합된다. P-FET(462)의 게이트는 VP 바이어스 신호를 수신하며, 드레인은 N-FET(464)의 드레인에 결합된다. N-FET(464)의 게이트를 VN 바이어스 신호를 수신하고, 소스는 N-FET(466)의 드레인에 결합된다. N-FET(466)의 게이트는 버퍼(350)로부터 V2 신호를 수신하고 소스는 VSSP에 결합된다.
VP 및 VN 바이어스 신호는 P-FET(462) 및 N-FET(464)를 각각 언제나 턴온시킨다. VP 바이어스 신호는 P-FET들(460 및 462)이 자신들의 Vgs _ max 한계를 넘는 것을 방지하기 위해 선택된 전압을 갖는다. 마찬가지로, VN 바이어스 신호는 N-FET 들(464 및 466)이 자신들의 Vgs _ max 한계를 넘는 것을 방지하기 위해 선택된 전압을 갖는다. 신뢰도가 이러한 전압 공급들 중 하나에 대한 전압을 사용함으로써 보장될 수 있는 경우, VN 바이어스 신호는 VCORE 또는 VINT로부터 생성될 수도 있으며, VCORE 또는 VINT에 직접 결합될 수도 있다. VPAD 및 VINT에 대한 전압으로 신뢰도가 보장될 수 있으면, VP 바이어스 신호는 VINT에 직접 결합될 수도 있다. 택일적으로, VP 바이어스 신호는 원하는 전압을 제공할 수 있는 기준 회로로 생성될 수도 있다.
P-FET들(462 및 462) 및 N-FET들(464 및 466)은 인버터로서 동작한다. V1 및
V2 신호가 논리 로우이면, P-FET(460)는 V1 신호에 의해 턴온되며, N-FET(466)는 V2 신호에 의해 턴오프되며, P-FET들(460 및 462)은 VOUT 신호가 VPAD가 되게 한다. 대조적으로, V1 및 V2 신호들이 논리 하이에 있으면, P-FET(460)는 V1 신호에 의해 턴오프되며, N-FET(466)는 V2 신호에 의해 턴온되며, N-FET들(464 및 466)은 VOUT 신호가 VSSP가 되게 한다. 따라서 VOUT 신호는, 심지어 드라이버(360) 내의 각각의 FET가 전체 범위의 단지 소량으로 스윙하더라도 0V로부터 VPAD까지의 전체 전압으로 스윙한다. 만일 P-FET들(460 및 462)이 동일한 크기를 가지면, VPAD와 VOUT 사이의 전압은 두 개의 P-FET들 사이에서 동일하게 분할된다. 마찬가지로, 만일 N-FET들(464 및 466)이 동일한 크기를 가지면, VOUT과 VSSP 사이의 전압은 두 N-FET들 사이에서 동일하게 분할된다.
도4는 두 개의 P-FET 및 두 개의 N-FET가 드라이버(360)에 적층된 실시예를 나타낸다. 적층을 위한 P-FET의 개수(L) 및 N-FET의 개수(L)는 식(3)에 도시된 바와 같이 결정된다. L-1개의 P-FET는 언제나 턴온될 수도 있으며, 하나의 P-FET(예를 들어, 최상부 P-FET)는 V1 신호로 제어될 수도 있다. 마찬가지로, L-1개의 N-FET는 언제나 턴온될 수도 있으며, 하나의 N-FET(예를 들어, 최하부 N-FET)는 V2 신호로 제어될 수도 있다. L-1 개의 바이어스 신호는 언제나 턴온되는 L-1 개의 P-FET에 대해 사용될 수도 있으며, L-1 개의 바이어스 신호들은 언제나 턴온되는 L-1 개의 N-FET에 대해 사용될 수도 있다. 이러한 바이어스 신호들은 모든 P-FET 및 N-FET들이 자신들의 Vgs - max 한계들을 위반하지 않도록 VCORE, VINT 및/또는 VPAD에 기초하여 생성될 수도 있다.
드라이버(360)에 의한 신호 반전은 다양한 방식으로 보상될 수도 있다. 예를 들어, 버퍼들(340 및 350)은 인버터들로 대체될 수도 있으며, VIN 신호가 반전되고, VIN 신호가 게이트 제어 회로(444)로 제공될 수도 있으며,
Figure 112008057453163-PCT00010
신호는 게이트 제어 회로(434)에 제공될 수도 있다.
설명된 출력 드라이버는 다양한 장점을 가질 수도 있다. 우선, 전치 드라이 버(310) 내의 회로는 디지털 신호들에 기초하여 동작할 수도 있다. 각각의 디지털 신호는 특정 전압 범위에 대한 상위 전압과 하위 전압 사이의 송신한다. 이는 전치 드라이버에 대한 바이어스 및 기준 전압들을 생성할 필요를 제거한다. 두 번째, 정상 상태 동안 정전기에 대한 어떠한 누설 경로들이 존재하지 않는다. 각각의 회로는 일단 정상 상태에 도달하면 턴오프된다. 세 번째, N-FET들은 래치 드라이버(330)에서 풀다운 트랜지스터들로서 사용될 수도 있다. N-FET들은 노드를 풀다운시키는 데 있어서 P-FET들보다 훨씬 더 효과적이다. 네 번째, 드라이버에 대한 디지털 VIN 및 VL 신호들은 고속의 동작 속도를 달성하기 위해 버퍼링될 수도 있다. 다섯 번째, 단지 소정의 VPAD 및 VCORE 전압들이 충분한 개수의 N-FET들 및 P-FET들을 적층하고 래치 드라이버(330)에서 적절한 게이트 제어 신호들을 생성함으로써 지원될 수도 있다.
도8은 입력 버퍼(240a)의 개략도이며, 도2의 입력 버퍼(240)의 실시예이다. 이러한 실시예의 경우, 입력 버퍼(240a)는 N-FET(810), P-FET(812), 및 인버터(814 및 816)을 포함한다. N-FET(810)의 드레인은 I/O 패드(210)에 결합되며, 게이트는 VINT에 결합되며, 소스는 인버터(814)의 입력에 결합된다. P-FET(812)의 소스는 VCORE에 결합되며, 게이트는 인버터(814)의 출력에 결합되며, 드레인은 인버터(814)의 입력에 결합된다. 인버터들(814 및 816)은 직렬로 결합된다. 인버터(816)는 전압 변환된 디지털 신호를 제공한다. 출력 드라이버에 대해 생성된 VINT는 입력 버퍼에 대해 유리하게 사용된다.
N-FET(810)는 I/O 패드(210)로부터 수신된 디지털 신호를 감쇠시킨다. N-FET(810)는, 인버터(814)의 입력인 노드(A)에서의 전압이 노드 A가 I/O 패드(210)로부터 유도될 때 큰 값 이하로 유지되는 것을 보장한다. 일반적으로, L-1개의 N-FET가 적층될 수도 있으며, I/O 패드(210)와 인버터(814)의 입력 사이에서 결합되는데, L은 식(3)에 도시된 바와 같이 결정될 수도 있다. P-FET(812)는, 일단 인버터(814)가 트립되면, 노드 A가 VCORE로 상승하는 것을 보장한다. P-FET(814)에 의한 풀업 작용은 인버터(814)의 속도를 증가시키는 양의 피드백 형태이며, 입력 상승 에지에 대한 우수한 스위칭이 존재하는 것을 보장한다.
개시된 출력 드라이버는 CMOS, N-MOS, P-MOS, 바이폴라, 바이폴라-CMOS(Bi-CMOS) 등과 같은 다양한 IC 프로세서들로 제조될 수도 있다. 출력 드라이버는 전술한 바와 같이, 다양한 IC 타입에 대해 사용될 수도 있다.
개시된 실시예의 앞선 설명은 당업자가 본원 발명을 이용할 수 있도록 제공된다. 이러한 실시예에 대한 다양한 변경이 기술 분야의 당업자에게 명백할 것이며, 한정된 일반 원칙은 본 발명의 사상을 벗어나지 않고 다른 실시예에 적용될 것이다. 따라서, 본 발명은 실시예에 한정되지 않으며, 개시된 원리 및 신규한 특징과 조화를 이룬다.

Claims (29)

  1. 집적 회로로서,
    제1 공급 전압과 중간 전압에 의해 결정된 제1 전압 범위를 갖는 제1 디지털 신호를 제공하도록 구성된 래치; 및
    상기 래치에 결합되며, 상기 제1 디지털 신호 및 제2 디지털 신호를 수신하고 디지털 출력 신호를 제공하도록 구성된, 드라이버를 포함하며, 상기 제2 디지털 신호는 제2 공급 전압 및 회로 접지에 의해 결정된 제2 전압 범위에 있으며, 상기 디지털 출력 신호는 제1 공급 전압과 회로 접지에 의해 결정된 제3 전압 범위를 가지며, 상기 제1 공급 전압은 제2 공급 전압보다 큰,
    집적 회로.
  2. 제1항에 있어서,
    상기 래치는 상기 제1 공급 전압과 상기 중간 전압 사이에 연결된 제1 및 제2 인버터들을 포함하는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서,
    상기 래치에 연결되고 논리 값들을 상기 래치에 기록하도록 구성된 래치를 더 포함하는 것을 특징으로 하는 집적 회로.
  4. 제3항에 있어서,
    상기 래치는 제1 및 제2 노드를 포함하며, 상기 래치 드라이버는 논리 값을 상기 래치에 기록하기 위해 제1 또는 제2 노드를 풀다운하도록 구성된 것을 특징으로 하는 집적 회로.
    4. The integrated circuit of claim 3, wherein the latch comprises first and second nodes, and wherein the latch driver is configured to pull down the first or second node to write a logic value to the latch.
  5. 제4항에 있어서,
    상기 래치 드라이버는 논리 값을 기록하기 위한 미리 결정된 시간 기간 동안 상기 제1 또는 제2 노드를 풀다운하고 상기 미리 결정된 시간 기간 이후 턴오프되도록 구성된 것을 특징으로 하는 집적 회로.
  6. 제1항에 있어서,
    상기 래치에 연결된 래치 드라이버를 더 포함하며, 상기 래치 드라이버는,
    서로 적층되고, 논리 하이를 상기 래치에 기록하기 위해 상기 래치 내의 제1 노드를 풀다운시키도록 구성된, 적어도 두 개의 N-채널 전계 효과 트랜지스터(N-FET)의 제1 세트, 및
    서로 적층되고, 논리 로우를 상기 래치에 기록하기 위해 상기 래치 내의 제2 노드를 풀다운시키도록 구성된, 적어도 두 개의 N-FET의 제2 세트를 포함하는 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서,
    상기 래치 드라이버는 적어도 두 개의 N-FET의 제1 세트에 대한 적어도 두 개의 제어 신호의 제1 세트를 생성하도록 구성된 제1 제어 세트, 및 적어도 두 개의 N-FET의 제2 세트에 대한 적어도 두 개의 제어 신호의 제2 세트를 생성하도록 구성된 제2 제어 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  8. 제7항에 있어서,
    적어도 두 개의 제어 신호들의 상기 제1 세트는 상기 논리 하이를 상기 래치에 기록하도록 미리 결정된 시간 기간 동안 적어도 두 개의 N-FET의 상기 제1 세트를 턴온시키며, 미리 결정된 시간 기간 이후 상기 N-FET들 중 적어도 하나를 턴오프시키는 것을 특징으로 하는 집적 회로.
  9. 제1항에 있어서,
    상기 래치 및 상기 드라이버에 연결되며, 상기 제1 디지털 신호를 수신하고, 제1 전압 범위를 갖는 상기 제1 버퍼링된 신호를 제공하도록 구성된 제1 버퍼를 더 포함하며, 상기 드라이버는 상기 제1 버퍼링된 신호를 수신하도록 구성된 것을 특징으로 하는 집적 회로.
  10. 제9항에 있어서,
    상기 드라이버에 연결되며, 디지털 입력 신호를 수신하고 상기 제2 디지털 신호를 제공하도록 구성된 제2 버퍼를 더 포함하는 것을 특징으로 하는 집적 회로.
  11. 제1항에 있어서,
    상기 드라이버는 적어도 두 개의 P-채널 전계 효과 트랜지스터(P-FET) 및 상기 제1 공급 전압과 회로 접지 사이에 연결된 적어도 두 개의 N-채널 전계 효과 트랜지스터(N-FET)를 포함하는 것을 특징으로 하는 집적 회로.
  12. 제11항에 있어서,
    상기 적어도 두 개의 P-FET 및 적어도 두 개의 N-FET는 서로 적층되며, 적어도 두 개의 P-FET 중 최상부 P-FET가 상기 제1 디지털 신호를 수신하고, 상기 적어도 두 개의 P-FET 중 최하위 N-FET가 상기 제2 디지털 신호를 수신하는 것을 특징으로 하는 집적 회로.
  13. 제1항에 있어서,
    상기 래치 및 상기 드라이버는 얇은 산화를 전계 효과 트랜지스터들만을 포함하는 것을 특징으로 하는 집적 회로.
  14. 제1항에 있어서,
    상기 제3 전압 범위를 갖는 디지털 입력 신호를 수신하고 상기 제2 전압 범위를 갖는 버퍼링된 디지털 입력 신호를 제공하도록 구성된 입력 버퍼를 더 포함하는 것을 특징으로 하는 집적 회로.
  15. 집적 회로로서,
    디지털 입력 신호에 기초하여 제1 및 제2 디지털 신호들을 생성하도록 구성된 전치 드라이버를 포함하는데, 상기 제1 디지털 신호는 제1 공급 전압 및 중간 전압에 의해 결정된 제1 전압 범위를 가지며, 상기 제2 디지털 신호는 제2 공급 전압과 회로 접지에 의해 결ㅈ렁된 제2 전압 범위를 가지며, 상기 제1 공급 전압은 상기 제2 공급 전압보다 크며; 및
    전치 드라이버에 연결되며, 상기 제1 및 제2 디지털 신호들을 수신하고 상기 제1 공급 전압 및 회로 접지에 의해 결정된 제3 전압 범위를 갖는 디지털 출력 신호를 제공하도록 구성된 드라이버를 포함하는,
    집적 회로.
  16. 제15항에 있어서,
    것을 특징으로 하는 집적 회로.
    16. The Integrated circuit of claim .15, wherein the pre-driver is configured to generate at least one digital control signal based on the digital input signal and to generate the first digital signal with the at least one digital control signal.
  17. 제15항에 있어서,
    것을 특징으로 하는 집적 회로.
    17. The integrated circuit of claim I 5, wherein the first supply voltage is for an external device coupled to the integrated circuit, and wherein the second supply voltage is for circuitry within the integrated circuit.
  18. 제15항에 있어서,
    상기 전치 드라이버 및 상기 드라이버는 얇은 산화물 전계 효과 트랜지스터(FET)들만을 포함하는 것을 특징으로 하는 집적 회로.
  19. 제18항에 있어서,
    상기 드라이버 및 상기 드라이버의 얇은 산화물 FET들 각각은, 상기 얇은 산화물 FET가 턴온되고 도전될 때, 상기 제2 공급 전압보다 작은 게이트-소스(Vgs) 전압을 갖는 것을 특징으로 하는 집적 회로.
  20. 디지털 입력 신호에 기초하여 제1 및 제2 디지털 신호들을 생성하는 수단을 포함하는데, 상기 제1 디지털 신호는 제1 공급 전압과 주간 전압에 의해 결정된 제1 전압 범위를 가지며, 상기 제2 디지털 신호는 제2 공급 전압과 회로 접지에 의해 결정된 제2 공급 전압을 가지며, 상기 제1 공급 전압은 상기 제2 공급 전압보다 크며; 및
    상기 제1 및 제2 디지털 신호들에 기초하여 디지털 출력 신호를 제공하는 수단을 포함하며, 상기 디지털 출력 신호는 상기 제1 공급 전압 및 회로 접지에 의해 결정된 제3 전압 범위를 갖는, 장치.
  21. 제20항에 있어서,
    상기 제1 및 제2 디지털 신호들을 생성하는 수단은 상기 제1 디지털 신호를 생성하기 위해 상기 디지털 입력 신호를 래칭하는 수단을 포함하는 것을 특징으로 하는 장치.
  22. 제21항에 있어서,
    상기 디지털 입력 신호를 래칭하는 수단은, 상기 디지털 입력 신호의 논리 값에 기초하여 제1 노드 또는 제2 노드를 풀다운하는 수단; 및
    상기 논리 값을 저장하는 수단을 포함하는 것을 특징으로 하는 장치
  23. 제20항에 있어서,
    상기 제1 및 제2 디지털 신호들을 생성하는 수단은,
    상기 디지털 입력 신호에 기초하여 적어도 하나의 디지털 제어 신호를 생성하는 수단, 및
    상기 적어도 하나의 디지털 제어 신호에 기초하여 상기 제1 디지털 신호를 생성하는 수단을 포함하는 것을 특징으로 하는 장치
  24. 디지털 입력 신호에 기초하여 제1 및 제2 디지털 신호들을 생성하는 단계를 포함하는데, 상기 제1 디지털 신호는 제1 공급 전압과 주간 전압에 의해 결정된 제1 전압 범위를 가지며, 상기 제2 디지털 신호는 제2 공급 전압과 회로 접지에 의해 결정된 제2 공급 전압을 가지며, 상기 제1 공급 전압은 상기 제2 공급 전압보다 크며; 및
    상기 제1 및 제2 디지털 신호들에 기초하여 디지털 출력 신호를 제공하는 단계를 포함하며, 상기 디지털 출력 신호는 상기 제1 공급 전압 및 회로 접지에 의해 결정된 제3 전압 범위를 갖는, 방법.
  25. 제24항에 있어서,
    상기 제1 및 제2 디지털 신호들을 생성하는 단계는 상기 제1 디지털 신호를 생성하기 위해 상기 디지털 입력 신호를 래칭하는 단계를 포함하는 것을 특징으로 하는 장치.
  26. 집적 회로로서,
    제1 공급 전압 및 중간 전압에 의해 결정된 제1 전압 범위를 갖는 내부 입력 신호를 수신하고, 상기 제1 전압 범위를 갖는 제1 디지털 신호를 생성하고, 제2 공급 전압 및 회로 접지에 의해 결정된 제2 전압 범위를 갖는 제2 디지털 신호를 생성하고, 및 상기 제1 공급 전압 및 회로 접지에 의해 결정된 제3 전압 범위를 갖는 디지털 출력 신호를 제공하도록 구성된 출력 드라이버를 포함하는데, 상기 제1 공급 전압은 상기 제2 공급 전압보다 크며; 및
    상기 제3 전압 범위를 갖는 외부 입력 신호를 수신하고 상기 제2 전압 범위를 갖는 버퍼링된 입력 신호를 제공하도록 구성된 입력 버퍼를 포함하는,
    집적 회로.
  27. 제26항에 있어서, 상기 입력 버퍼는,
    상기 중간 전압에 연결되고 상기 외부 입력 신호를 수신하도록 구성된 N-채널 전계 효과 트랜지스터(N-FET), 및
    상기 N-FET에 연결되며, 상기 N-FET를 통해 상기 외부 입력 신호를 수신하도록 구성된 인버터를 포함하는 것을 특징으로 하는 집적 회로.
  28. 제27항에 있어서, 상기 입력 버퍼는,
    상기 제2 공급 전압 및 상기 인버터의 입력 및 출력에 연결된 P-채널 전계 효과 트랜지스터(P-FET)를 더 포함하는 것을 특징으로 하는 집적 회로.
  29. 제26항에 있어서,
    상기 출력 드라이버 및 상기 입력 버퍼는 얇은 산화물 전계 효과 트랜지스터(FET)들만을 포함하는 것을 특징으로 하는 집적 회로.
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